JP2020155543A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、第１導電体層ＳＬと、複数の第２導電体層ＷＬと、第１ピラーＭＰと、第１コンタクトＨＲとを備える。複数の第２導電体層ＷＬは、第１導電体層ＳＬの上方で、互いが第１方向に離れて積層される。第１ピラーＭＰは、第１方向に沿って複数の第２導電体層ＷＬを貫通し、側面の一部が第１導電体層ＳＬと接触した第１半導体層３１を含み、第２導電体層ＷＬとの交差部分がメモリセルトランジスタＭＴとして機能する。第１コンタクトＨＲは、第１方向に沿って複数の第２導電体層ＷＬを貫通し、側面の一部が第１導電体層ＳＬと接触した第３導電体層４０を含む。ソース線駆動回路は、第１コンタクトＨＲを介して第１導電体層ＳＬと電気的に接続される。【選択図】図８

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８−１６０５２９号公報
半導体記憶装置の歩留まりを向上させる。
実施形態の半導体記憶装置は、第１導電体層と、複数の第２導電体層と、第１ピラーと、第１コンタクトとを備える。第１導電体層は、第１絶縁体層を介して基板の上方に設けられる。複数の第２導電体層は、第１導電体層の上方で、互いが第１方向に離れて積層される。第１ピラーは、第１方向に沿って複数の第２導電体層を貫通し、側面の一部が第１導電体層と接触した第１半導体層と、第１半導体層と複数の第２導電体層との間に設けられた第２絶縁体層とを含み、第２導電体層との交差部分がメモリセルトランジスタとして機能する。第１コンタクトは、第１方向に沿って複数の第２導電体層を貫通し、側面の一部が第１導電体層と接触した第３導電体層と、第３導電体層と複数の第２導電体層との間に設けられた第３絶縁体層とを含む。ソース線駆動回路は、第１コンタクトを介して第１導電体層と電気的に接続される。
実施形態に係る半導体記憶装置の構成例を示すブロック図。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のセル領域におけるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のセル領域におけるメモリセルアレイの断面構造の一例を示す図４のＶ−Ｖ線に沿った断面図。 実施形態に係る半導体記憶装置のセル領域におけるメモリピラーの断面構造の一例を示す図５のＶＩ−ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置のセル領域及びコンタクト領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のセル領域及びコンタクト領域における断面構造の一例を示す図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置のコンタクト領域における支持柱の断面構造の一例を示す図８のＩＸ−ＩＸ線に沿った断面図。 実施形態に係る半導体記憶装置のコンタクト領域におけるコンタクトの断面構造の一例を示す図８のＸ−Ｘ線に沿った断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。 実施形態の第１変形例に係る半導体記憶装置のセル領域及びコンタクト領域における断面構造の一例を示す断面図。 実施形態の第２変形例に係る半導体記憶装置のセル領域及びコンタクト領域における断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。
［１］半導体記憶装置１の構成
［１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。また、ドライバモジュール１４は、ソース線ＳＬに電圧を印加することが出来る。すなわち、ドライバモジュール１４は、ソース線ＳＬを駆動する回路でもある。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。すなわち、センスアンプモジュール１６は、ビット線ＢＬを駆動する回路でもある。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１５、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１５の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１５の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ワード線ＷＬ０〜ＷＬ７は、後述するメモリホールＬＭＨ内に形成された部分と交差し、ワード線ＷＬ８〜ＷＬ１５は、後述するメモリホールＵＭＨ内に形成された部分と交差している。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、本実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−３］メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する構造体を含む領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴを含んでいる。
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。スリットＳＬＴは、絶縁体を含み、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分断している。本例では、スリットＳＬＴによって区切られた領域が、１つのストリングユニットＳＵに対応している。つまり、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
以上で説明したメモリセルアレイ１０の平面レイアウトでは、セル領域ＣＡとコンタクト領域Ｃ４ｔａｐとのそれぞれが、Ｙ方向に延伸して設けられる。例えば、セル領域ＣＡとコンタクト領域Ｃ４ｔａｐとは、Ｘ方向に交互に配置される。セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。コンタクト領域Ｃ４ｔａｐは、例えばＮＡＮＤストリングＮＳに接続されたソース線ＳＬと、半導体基板とメモリセルアレイ１０との間に形成された回路とを電気的に接続するためのコンタクトが形成される領域である。以下に、メモリセルアレイ１０のセル領域ＣＡにおける詳細な構造と、コンタクト領域Ｃ４ｔａｐにおける詳細な構造とについて順に説明する。
（セル領域ＣＡにおける構造）
図４は、実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例を示している。図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、及び複数のビット線ＢＬを含んでいる。
複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば４列の千鳥状に配置される。尚、隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置はこれに限定されず、適宜変更され得る。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＭＰＣが設けられる。各メモリピラーＭＰは、コンタクトＭＰＣを介して対応するビット線ＢＬと電気的に接続される。
図５は、図４のＶ−Ｖ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。図５に示すように、メモリセルアレイ１０は、導電体層２１〜２６をさらに含んでいる。導電体層２１〜２６は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばセンスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２３の上方に、絶縁体層と導電体層２４とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれワード線ＷＬ８〜ＷＬ１５として使用される。導電体層２４は、例えばタングステンを含んでいる。
尚、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間の絶縁体層の厚さよりも厚く、隣り合う導電体層２４間の絶縁体層の厚さよりも厚い。言い換えると、最上層の導電体層２３と最下層の導電体層２４とのＺ方向における間隔は、隣り合う導電体層２３間のＺ方向における間隔よりも大きく、隣り合う導電体層２４間のＺ方向における間隔よりも大きい。
最上層の導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２５は、例えばタングステンを含んでいる。
導電体層２５の上方に、絶縁体層を介して導電体層２６が設けられる。導電体層２６は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２６は、Ｘ方向に沿って配列している。導電体層２６は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２５を貫通している。また、メモリピラーＭＰの各々は、下層のメモリホールＬＭＨ内に形成される第１部分と、上層のメモリホールＵＭＨ内に形成される第２部分とを有している。
具体的には、メモリホールＬＭＨに対応する第１部分は、導電体層２２及び２３を貫通している。また、メモリホールＬＭＨに対応する第１部分の底部は、導電体層２１が設けられた層内に位置している。言い換えると、メモリホールＬＭＨに対応する第１部分の底部は、導電体層２１を貫通せずに止まっている。メモリホールＵＭＨに対応する第２部分は、メモリホールＬＭＨに対応する第１部分の上方に設けられ、導電体層２４及び２５を貫通している。
また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、トンネル絶縁膜３２、絶縁膜３３、ブロック絶縁膜３４、及び半導体部３５を含んでいる。例えば、コア部材３０、半導体層３１、トンネル絶縁膜３２、絶縁膜３３、及びブロック絶縁膜３４は、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられる。
具体的には、コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、導電体層２５が設けられた層よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
半導体層３１は、コア部材３０の側面及び底面を覆っている。半導体層３１は、側面接触部ＳＣ１を有している。側面接触部ＳＣ１は、導電体層２１が設けられた層に含まれている。半導体層３１は、側面接触部ＳＣ１において導電体層２１に接触し、導電体層２１と電気的に接続される。半導体層３１は、例えばシリコンを含んでいる。
トンネル絶縁膜３２は、側面接触部ＳＣ１を除いて、半導体層３１の側面及び底面を覆っている。絶縁膜３３は、側面接触部ＳＣ１を除いて、トンネル絶縁膜３２の側面及び底面を覆っている。ブロック絶縁膜３４は、側面接触部ＳＣ１を除いて、絶縁膜３３の側面及び底面を覆っている。トンネル絶縁膜３２及びブロック絶縁膜３４のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
半導体部３５は、導電体層２５よりも上層に含まれ、例えば側面が半導体層３１の内壁に接し、底面がコア部材３０に接している。半導体部３５と半導体層３１との間は、電気的に接続されている。半導体部３５は、例えば半導体層３１と同様の材料で設けられる。
メモリピラーＭＰ内の半導体層３１及び半導体部３５の上面には、柱状のコンタクトＭＰＣが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＭＰＣが表示されている。当該領域においてコンタクトＭＰＣが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＭＰＣが接続される。コンタクトＭＰＣの上面には、１個の導電体層２６、すなわち１本のビット線ＢＬが接触している。１本のビット線ＢＬには、スリットＳＬＴで区切られた空間のそれぞれにおいて、１個のコンタクトＭＰＣが接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２５を分断している。スリットＳＬＴの上端は、導電体層２５と導電体層２６との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、実施形態に係る半導体記憶装置におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰとその周辺部分における断面構造を示している。
図６に示すように、導電体層２３を含む層では、例えばコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。トンネル絶縁膜３２は、半導体層３１の側面を囲っている。絶縁膜３３は、トンネル絶縁膜３２の側面を囲っている。ブロック絶縁膜３４は、絶縁膜３３の側面を囲っている。導電体層２３は、ブロック絶縁膜３４の側面を囲っている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分と、メモリピラーＭＰと導電体層２４とが交差する部分とのそれぞれが、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３３は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能し得る。
（コンタクト領域Ｃ４tapにおける構造）
図７は、実施形態に係る半導体記憶装置１のコンタクト領域Ｃ４ｔａｐにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例を示している。尚、図７に示された領域は、セル領域ＣＡの端部領域も含んでいる。図７に示すように、コンタクト領域Ｃ４ｔａｐにおいてメモリセルアレイ１０は、複数の支持柱ＨＲ、コンタクトＣ４、及び配線ＩＣを含んでいる。
また、コンタクト領域Ｃ４ｔａｐでは、領域ＣＲと領域ＰＲとのそれぞれが、Ｙ方向に延伸して設けられる。領域ＣＲは、セル領域ＣＡと隣接して設けられる。領域ＰＲは、領域ＣＲと隣接して且つセル領域ＣＡから離れて設けられる。領域ＣＲは、複数の支持柱ＨＲを含んでいる。領域ＰＲは、複数のコンタクトＣ４を含んでいる。尚、領域ＰＲには、支持柱ＨＲが含まれていても良い。
図示が省略されているが、領域ＣＲ内のソース線ＳＬと、セル領域ＣＡ内のソース線ＳＬとは連続的に設けられ、電気的に接続されている。領域ＰＲ内において、ソース線ＳＬは分断されていても良いし、分断されていなくても良い。領域ＰＲ内のソース線ＳＬは、セル領域ＣＡ及び領域ＣＲと異なる層構造で設けられても良い。以下では、領域ＰＲ内においてソース線ＳＬが分断されている場合について例示する。
複数の支持柱ＨＲは、それぞれの下端部がソース線ＳＬに電気的に接続される。例えば、複数の支持柱ＨＲは、領域ＣＲにおいて隣り合うスリットＳＬＴ間に配置される。複数のコンタクトＣ４は、それぞれの下端部がメモリセルアレイ１０下の配線に電気的に接続される。例えば、複数のコンタクトＣ４は、領域ＰＲにおいて隣り合うスリットＳＬＴ間に配置される。複数の配線ＩＣは、少なくとも２つの支持柱ＨＲと、少なくとも１つのコンタクトＣ４とに重なるように配置される。
複数の支持柱ＨＲには、配線ＩＣに重なっているものと、配線ＩＣに重なっていないものとが含まれている。配線ＩＣと重なった支持柱ＨＲ上には、当該配線ＩＣとの間に、上部コンタクトとしてのコンタクトＨＲＣが設けられる。配線ＩＣに重なっていない支持柱ＨＲ上には、上部コンタクトは設けられていない。配線ＩＣと重なった支持柱ＨＲは、コンタクトＨＲＣを介して、対応する配線ＩＣと電気的に接続される。コンタクトＣ４と、当該コンタクトＣ４と重なった配線ＩＣとの間には、コンタクトＣ４Ｃが設けられる。コンタクトＣ４は、コンタクトＣ４Ｃを介して、対応する配線ＩＣと電気的に接続される。
図７の例では、各ストリングユニットＳＵの領域において、２つの支持柱ＨＲと、１つのコンタクトＣ４とに重なるように、配線ＩＣが設けられている。そして、２つの支持柱ＨＲのそれぞれに対応してコンタクトＨＲＣが設けられ、コンタクトＣ４に対応してコンタクトＣ４Ｃが設けられている。つまり、ソース線ＳＬに並列接続された２つの支持柱ＨＲと、１つのコンタクトＣ４とが、配線ＩＣを介して電気的に接続されている。
尚、コンタクト領域Ｃ４ｔａｐにおけるメモリセルアレイ１０の平面レイアウトは種々の変形が可能であり、図７の例に限定されない。例えば、配線ＩＣは、３つ以上の支持柱ＨＲと重なるように設けられても良い。配線ＩＣと重なっている複数の支持柱ＨＲは、コンタクトＨＲＣが設けられ配線ＩＣと接続されているものと、コンタクトＨＲＣが設けられず配線ＩＣと接続されていないものとが混在してもよい。また、支持柱ＨＲ、コンタクトＣ４、及び配線ＩＣは、ストリングユニットＳＵ毎に独立して設けられなくても良い。
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のコンタクト領域Ｃ４ｔａｐにおける断面構造の一例を示している。尚、図８に示された領域は、セル領域ＣＡにおける１本のメモリピラーＭＰも含んでいる。図８に示すように、メモリセルアレイ１０はコンタクト領域Ｃ４ｔａｐにおいて、導電体層Ｄ２、絶縁体層２７、及び導電体層２８をさらに含んでいる。
導電体層Ｄ２は、例えばドライバモジュール１４に接続される配線であり、半導体基板２０と導電体層２１との間の層に設けられる。絶縁体層２７は、例えば導電体層２１（ソース線ＳＬ）を分断している。絶縁体層２７が設けられた領域が、領域ＰＲに対応している。尚、絶縁体層２７は必ずしも設けられなくともよいし、絶縁体層２７が設けられている領域に、導電体層２１とは層構造の異なる導電体層が設けられても良い。この場合、隣り合うセル領域ＣＡ内の導電体層２１（ソース線ＳＬ）が当該導電体層を介して電気的に接続される。導電体層２８は、例えば導電体層２６よりも上層に設けられ、配線ＩＣとして使用される。
支持柱ＨＲは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２５を貫通している。支持柱ＨＲの上端が含まれる層は、メモリピラーＭＰの上端が含まれる層よりも上層に含まれる。また、支持柱ＨＲの各々は、下層のホールＬＨＲ内に形成される第１部分と、上層のホールＵＨＲ内に形成される第２部分とを有している。
具体的には、ホールＬＨＲに対応する第１部分は、導電体層２２及び２３を貫通している。また、ホールＬＨＲに対応する第１部分の底部は、導電体層２１が設けられた層内に位置している。言い換えると、ホールＬＨＲに対応する第１部分の底部は、導電体層２１を貫通せずに止まっている。ホールＵＨＲに対応する第２部分は、ホールＬＨＲに対応する第１部分の上方に設けられ、導電体層２４及び２５を貫通している。支持柱ＨＲの第１部分の上端の高さ、すなわちホールＬＨＲに形成される第１部分の上端の高さは、メモリピラーＭＰの第１部分の上端の高さ、すなわちメモリホールＬＭＨに形成される第１部分の上端の高さと略等しい。
また、支持柱ＨＲは、例えば導電体層４０及び絶縁膜４１を含んでいる。例えば、導電体層４０及び絶縁膜４１は、支持柱ＨＲの第１部分と第２部分との間で連続的に設けられる。
具体的には、導電体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、導電体層４０の上端は、メモリピラーＭＰ内の半導体層３１の上端よりも上層に含まれ、導電体層４０の下端は、導電体層２１が設けられた層内に含まれる。導電体層４０は、導電体層２１が設けられた層に含まれた側面接触部ＳＣ２において導電体層２１に接触し、導電体層２１と電気的に接続される。導電体層４０は、金属であっても良いし、半導体であっても良い。例えば、導電体層４０は、タングステンを含んでいても良いし、シリコンを含んでいても良い。
絶縁膜４１は、導電体層４０の側面接触部ＳＣ２を除いて、導電体層４０の側面及び底面を覆っている。絶縁膜４１は、例えば酸化シリコンを含んでいる。
配線ＩＣと接続される支持柱ＨＲ上には、柱状のコンタクトＨＲＣが設けられる。具体的には、導電体層４０上に、コンタクトＨＲＣが設けられる。図示された領域では、２本の支持柱ＨＲのそれぞれの上面にコンタクトＨＲＣが設けられ、これらのコンタクトＨＲＣ上に１個の導電体層２８が接触している。
コンタクトＣ４は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２５及び絶縁体層２７を貫通している。コンタクトＣ４の上端は、支持柱ＨＲの上端よりも上層に含まれる。コンタクトＣ４の底部は、導電体層Ｄ２と接触している。コンタクトＣ４の外径は、支持柱ＨＲの外径よりも大きい。
また、コンタクトＣ４は、例えば導電体層５０及び絶縁膜５１を含んでいる。
具体的には、導電体層５０は、Ｚ方向に延伸して設けられる。例えば、導電体層５０の上端は、支持柱ＨＲ内の導電体層４０の上端よりも上層に含まれ、導電体層５０の下端は、導電体層Ｄ２に接触している。導電体層５０は、例えばタングステンを含んでいる。
絶縁膜５１は、導電体層５０の側面を覆っている。絶縁膜５１は、例えば酸化シリコンを含んでいる。
コンタクトＣ４上には、柱状のコンタクトＣ４Ｃが設けられる。コンタクトＣ４Ｃの上面は、導電体層２８に接触している。
図９は、図８のＩＸ−ＩＸ線に沿った断面図であり、実施形態に係る半導体記憶装置における支持柱ＨＲの断面構造の一例を示している。より具体的には、図９は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、支持柱ＨＲとその周辺部分における断面構造を示している。
図９に示すように、導電体層２３を含む層では、例えば導電体層４０は、支持柱ＨＲの中央部に設けられる。絶縁膜４１は、導電体層４０の側面を囲っている。導電体層２３は、絶縁膜４１の側面を囲っている。
図１０は、図８のＸ−Ｘ線に沿った断面図であり、実施形態に係る半導体記憶装置におけるコンタクトＣ４の断面構造の一例を示している。より具体的には、図１０は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、コンタクトＣ４とその周辺部分における断面構造を示している。
図１０に示すように、導電体層２３を含む層では、例えば導電体層５０は、コンタクトＣ４の中央部に設けられる。絶縁膜５１は、導電体層５０の側面を囲っている。導電体層２３は、絶縁膜５１の側面を囲っている。
以上で説明した支持柱ＨＲ及びコンタクトＣ４の構造では、導電体層４０及び導電体層５０が、ソース線ＳＬと導電体層Ｄ２との間の電流経路として機能する。つまり、ソース線ＳＬとして使用される導電体層２１は、導電体層４０、コンタクトＨＲＣ、配線ＩＣ、コンタクトＣ４Ｃ、導電体層５０を介して、導電体層Ｄ２と電気的に接続される。
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３及び導電体層２４の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層２５が割り当てられても良い。
メモリピラーＭＰと導電体層２６との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。同様に、支持柱ＨＲと配線ＩＣとの間、コンタクトＣ４と配線ＩＣとの間についても、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
［２］半導体記憶装置１の製造方法
以下に、実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図１１〜図２９のそれぞれは、実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。尚、以下で参照される各製造工程の断面図に表示された領域は、メモリピラーＭＰ、支持柱ＨＲ、コンタクトＣ４、及びスリットＳＬＴのそれぞれが形成される領域を含んでいる。
まず、図１１に示すように、ソース線部が形成される。ソース線部は、ソース線ＳＬとして使用される導電体層２１に対応する配線層の積層構造のことを示している。本工程では、まず半導体基板２０上に、導電体層Ｄ２を含む絶縁体層６０と、導電体層６１と、犠牲部材６２と、導電体層６３とが順に形成される。そして、導電体層６１、犠牲部材６２、及び導電体層６３の一部が除去され、除去された空間に絶縁体層２７が形成される。
導電体層Ｄ２の一部と絶縁体層２７とは、図７で説明した領域ＰＲに重なっている。図示が省略されているが、半導体基板２０と導電体層６１との間には、ドライバモジュール１４、センスアンプモジュール１６等に対応する回路が形成される。導電体層６１及び導電体層６３のそれぞれは、例えばリンがドープされたポリシリコンを含んでいる。犠牲部材６２としては、導電体層６１及び６３のそれぞれに対してエッチング選択比を大きくすることが可能な材料が選択される。絶縁体層２７は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
次に、図１２に示すように、導電体層６３及び絶縁体層２７上に、絶縁体層６４が形成される。絶縁体層６４上に、導電体層２２が形成される。導電体層２２上に、絶縁体層６５及び犠牲部材６６が交互に積層される。最上層の犠牲部材６６上に、絶縁体層６７が形成される。導電体層２２が、選択ゲート線ＳＧＳに対応している。絶縁体層６４、６５、及び６７のそれぞれは、例えば酸化シリコンを含んでいる。犠牲部材６６は、メモリピラーＭＰの第１部分と交差するワード線ＷＬに対応している。犠牲部材６６は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
次に、図１３に示すように、メモリホールＬＭＨ及びホールＬＨＲが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＬＭＨ及びホールＬＨＲに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＬＭＨ及びホールＬＨＲが形成される。
本工程で形成されるメモリホールＬＭＨ及びホールＬＨＲは、絶縁体層６４、６５、及び６７、犠牲部材６２及び６６、並びに導電体層６３のそれぞれを貫通し、メモリホールＬＭＨの底部及びホールＬＨＲの底部は、例えば導電体層６１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、図１４に示すように、メモリホールＬＭＨ内及びホールＬＨＲ内に犠牲部材６８が形成される。具体的には、まずメモリホールＬＭＨ及びホールＬＨＲが埋まるように、犠牲部材６８が形成される。そして、メモリホールＬＭＨ外及びホールＬＨＲ外に形成された犠牲部材６８が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。犠牲部材６８は、例えばアモルファスシリコンである。
次に、図１５に示すように、絶縁体層６７及び犠牲部材６８上に絶縁体層７０が形成される。絶縁体層７０上に、犠牲部材７１及び絶縁体層７２が交互に積層される。最上層の犠牲部材７１上に、絶縁体層７３が形成される。絶縁体層７０、７２、及び７３は、例えば酸化シリコンを含んでいる。犠牲部材７１が、メモリピラーＭＰの第２部分と交差するワード線ＷＬ及び選択ゲート線ＳＧＤに対応している。犠牲部材７１は、例えば窒化シリコンを含んでいる。
次に、図１６に示すように、メモリホールＵＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＵＭＨに対応する領域、すなわちメモリホールＬＭＨと重なった領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＵＭＨが形成される。
本工程で形成されるメモリホールＵＭＨは、メモリホールＬＭＨに埋め込まれた犠牲部材６８の上方に設けられる。メモリホールＵＭＨは、絶縁体層７０、７２、及び７３、並びに犠牲部材７１のそれぞれを貫通し、メモリホールＵＭＨの底部において、メモリホールＬＭＨ内の犠牲部材６８の一部が露出する。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図１７に示すように、メモリピラーＭＰが形成される。具体的には、まずメモリホールＬＭＨ内に形成された犠牲部材６８が、メモリホールＵＭＨを介したウェットエッチング等によって除去される。その後、メモリホールＬＭＨ及びＵＭＨ内にブロック絶縁膜３４、絶縁膜３３、トンネル絶縁膜３２、半導体層３１、及びコア部材３０が順に形成される。その後、絶縁体層７３の上面よりも上層に形成されたブロック絶縁膜３４、絶縁膜３３、トンネル絶縁膜３２、半導体層３１、及びコア部材３０が、例えばＣＭＰによって除去される。その後、コア部材３０の上端が、絶縁体層７３が形成された層内までエッチバックされ、コア部材３０が除去された領域に半導体部３５が形成される。その結果、メモリホールＬＭＨ及びＵＭＨ内に、メモリピラーＭＰに対応する構造が形成される。
次に、図１８に示すように、ホールＵＨＲが形成される。具体的には、まず絶縁体層７３及びメモリピラーＭＰの上面に、絶縁体層７４が形成される。その後、フォトリソグラフィ等によって、ホールＵＨＲに対応する領域、すなわちホールＬＨＲと重なった領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ホールＵＨＲが形成される。
本工程で形成されるホールＵＨＲは、ホールＬＨＲに埋め込まれた犠牲部材６８の上方に設けられる。ホールＵＨＲは、絶縁体層７０、７２、７３、及び７４、並びに犠牲部材７１のそれぞれを貫通し、ホールＵＨＲの底部において、ホールＬＨＲ内の犠牲部材６８の一部が露出する。本工程における異方性エッチングは、例えばＲＩＥである。また、絶縁体層７４は、例えば酸化シリコンを含んでいる。
次に、図１９に示すように、支持柱ＨＲが形成される。具体的には、まずホールＬＨＲ内に形成された犠牲部材６８がウェットエッチング等によって除去される。その後、ホールＬＨＲ及びＵＨＲ内に絶縁膜４１及び導電体層４０が形成される。そして、絶縁体層７４の上面よりも上層に形成された絶縁膜４１及び導電体層４０が、例えばＣＭＰによって除去される。
次に、図２０に示すように、コンタクトホールＣ４Ｈが形成される。具体的には、まず絶縁体層７４及び支持柱ＨＲの上面に、絶縁体層７５が形成される。その後、フォトリソグラフィ等によって、コンタクトホールＣ４Ｈに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、コンタクトホールＣ４Ｈが形成される。
本工程で形成されるコンタクトホールＣ４Ｈは、絶縁体層２７、６４、６５、６７、７０、７２、７３、７４、及び７５、犠牲部材６６及び７１、並びに導電体層２２のそれぞれを貫通し、コンタクトホールＣ４Ｈの底部においては、絶縁体層６０内の導電体層Ｄ２の一部が露出する。本工程における異方性エッチングは、例えばＲＩＥである。また、絶縁体層７５は、例えば酸化シリコンを含んでいる。
次に、図２１に示すように、コンタクトＣ４が形成される。具体的には、まずコンタクトホールＣ４Ｈ内に絶縁膜５１が形成される。そして、コンタクトホールＣ４Ｈ底部に形成された絶縁膜５１が除去され、導電体層Ｄ２が露出する。それから、コンタクトホールＣ４Ｈ内に導電体層５０が埋め込まれ、絶縁体層７５の上面よりも上層に形成された絶縁膜５１及び導電体層５０が、例えばＣＭＰによって除去される。
次に、ソース線部の置換処理が実行される。ソース線部の置換処理では、まず絶縁体層７５及びコンタクトＣ４の上面に、絶縁体層７６が形成される。続いて、フォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、図２２に示すようにスリットＳＬＴが形成される。
本工程で形成されるスリットＳＬＴは、絶縁体層６５、６７、７０、７２、７３、７４、７５、及び７６、犠牲部材６６及び７１、並びに導電体層２２のそれぞれを貫通し、スリットＳＬＴの底部は、絶縁体層６４内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。また、絶縁体層７６は、例えば酸化シリコンを含んでいる。
そして、例えばＣＶＤ（Chemical Vapor Deposition）によって、絶縁体層７６の上面とスリットＳＬＴの内壁とにそれぞれスペーサ７７が形成される。スペーサ７７としては、例えば窒化シリコンが形成される。そして、例えばＲＩＥによって、図２３に示すように、絶縁体層７６の上面に形成されたスペーサ７７と、スリットＳＬＴの底部に形成されたスペーサ７７とが除去される。これにより、例えば窒化シリコンの側壁が、スリットＳＬＴの側面に形成される。
スリットＳＬＴの底部に形成されたスペーサ７７を除去するエッチングは、スリットＳＬＴの底部に形成されたスペーサ７７が除去された後にも継続される。その結果、本エッチングによってスリットＳＬＴの底部は、例えば犠牲部材６２が形成された層まで到達する。本工程においてスリットＳＬＴは、犠牲部材６２を貫通していても良いし、スリットＳＬＴの底部が、導電体層６１が形成された層内に到達していても良い。本工程においてスリットＳＬＴは、少なくとも犠牲部材６２まで到達していれば良い。
それから、スリットＳＬＴを介したエッチングによって、犠牲部材６２が選択的に除去される。その結果、メモリピラーＭＰの下端部において、ブロック絶縁膜３４の側面が露出し、支持柱ＨＲの下端部において、絶縁膜４１の側面が露出する。続けて、犠牲部材６２が除去された空間を介したエッチングによって、当該空間において露出したブロック絶縁膜３４、絶縁膜３３、及びトンネル絶縁膜３２の一部と、絶縁膜４１の一部とが除去される。その結果、図２４に示すように、メモリピラーＭＰの下端部において、半導体層３１の側面の一部が露出し、支持柱ＨＲの下端部において、導電体層４０の側面の一部が露出する。
その後、犠牲部材６２と、ブロック絶縁膜３４、絶縁膜３３、及びトンネル絶縁膜３２の一部と、絶縁膜４１の一部とが除去された空間に導電体層７８が形成され、その後エッチバックされる。その結果、図２５に示すように、メモリピラーＭＰの半導体層３１と、支持柱ＨＲの導電体層４０と、ソース線部（導電体層６１、７８、及び６３の組）とが電気的に接続される。導電体層７８としては、例えばリンがドープされたポリシリコンが形成される。
次に、積層配線部の置換処理が実行される。積層配線部の置換処理では、まずスリットＳＬＴ内で露出した導電体層６１、７８、及び６３（ポリシリコン膜）の表面が酸化され、酸化保護膜（図示せず）が形成される。その後、例えば熱リン酸によるウェットエッチングによって、図２６に示すように、スペーサ７７並びに犠牲部材６６及び７１が除去される。犠牲部材６６及び７１が除去された構造体は、例えばメモリピラーＭＰ及び支持柱ＨＲによってその立体構造が維持される。尚、ポリシリコン膜の表面に酸化保護膜を形成する際には、スペーサ７７の表面には酸化保護膜を形成しない。つまり、本工程において酸化保護膜を形成する際には、例えば選択酸化が実行される。
そして、例えばＣＶＤによって、犠牲部材６６及び７１が除去された空間に、導電体層２３、２４、及び２５に対応する導電体が形成される。導電体層２３、２４、及び２５に対応する導電体としては、例えば酸化アルミニウム（Ａｌ２Ｏ３）等のブロック膜が形成された後に、タングステン等の金属膜が埋め込まれてもよい。
それから、スリットＳＬＴ内に形成された導電体が、例えばウェットエッチングによって除去され、異なる層に設けられた複数の導電体層２３、２４、及び２５とが、それぞれ分離される。その結果、図２７に示すように、例えばワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、ワード線ＷＬ８〜ＷＬ１５にそれぞれ対応する複数の導電体層２４と、選択ゲート線ＳＧＤに対応する導電体層２５とがそれぞれ形成される。
その後、図２８に示すように、スリットＳＬＴ内に絶縁体７９が形成される。本工程では、スリットＳＬＴ内に絶縁体７９が埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン等が形成されても良い。
以上で説明した製造工程によって、ＮＡＮＤストリングＮＳと、ＮＡＮＤストリングＮＳに接続されるソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、ワード線ＷＬ、支持柱ＨＲ、並びにコンタクトＣ４とのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。
［３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１によれば、半導体記憶装置１の歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えば半導体基板の上方にソース線ＳＬ、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤを含む積層配線が設けられる。そして、メモリピラーＭＰが、ソース線ＳＬの上方の積層配線を貫通して設けられ、最下層に配置されたソース線ＳＬに電気的に接続される。このように、半導体基板の上方にメモリセルアレイが設けられた構造を有する半導体記憶装置では、ソース線ＳＬに電圧を印加するための配線が、メモリセルアレイ下、すなわち半導体基板とソース線ＳＬとの間に設けられることがある。
積層配線を有するメモリセルアレイの製造工程では、例えば、積層配線の置換処理が行われる。積層配線の置換処理では、まず犠牲部材及び絶縁体層が交互に積層される。そして、例えば当該積層構造にメモリピラーＭＰ、支持柱ＨＲ、及びコンタクトＣ４を形成した後に、犠牲部材が除去され、犠牲部材が除去された空間に導電体が形成される。犠牲部材が除去された際のセル領域ＣＡ内の立体構造は、複数のメモリピラーＭＰによって維持され、コンタクト領域Ｃ４ｔａｐ内の立体構造は、複数の支持柱ＨＲ及び複数のコンタクトＣ４によって維持される。
また、メモリセルアレイ下の配線を有する半導体記憶装置では、例えばソース線ＳＬとメモリセルアレイ下の配線とを電気的に接続するために、ソース線ＳＬに接続され且つソース線ＳＬよりも上層の積層配線を貫通するコンタクトと、メモリセルアレイ下の配線に接続され且つ上端の高さがソース線ＳＬを含む積層配線における最上層配線（選択ゲート線ＳＧＤ）の高さよりも高いコンタクトＣ４とが使用される。そして、ソース線ＳＬは、これらの２種類のコンタクトとメモリセルアレイの上方の配線とを経由することによって、メモリセルアレイ下の配線に電気的に接続される。
ソース線ＳＬとメモリセルアレイ下の配線とを接続するための２種類のコンタクトは、一方がソース線ＳＬ上に設けられ、他方がメモリセルアレイ下の配線上に設けられる。これらの２種類のコンタクトは、何れも積層配線の高さに対応した深さを有するホール内に形成されるコンタクトであり、製造コストを抑制するためにも同一の工程で形成されることが好ましい。つまり、これらの２種類のコンタクトが同一の工程で形成される場合、底部の目標位置が異なる２種類のコンタクトホールを同時に形成することになる。しかしながら、このような２種類のコンタクトホールを形成するエッチングは難易度が高く、コンタクトホールの底部の位置にばらつきが生じ得る。そして、このばらつきの影響によりソース線ＳＬ起因の不良が発生し、半導体記憶装置の歩留まりが低下する懸念がある。
これに対して、実施形態に係る半導体記憶装置１は、コンタクト領域Ｃ４ｔａｐに設けられた複数の支持柱ＨＲを、ソース線ＳＬとメモリセルアレイ下の配線とを電気的に接続するためのコンタクトとして使用する。具体的には、実施形態に係る半導体記憶装置１では、複数の支持柱ＨＲがソース線ＳＬと重なって設けられ、支持柱ＨＲの各々が、積層配線を貫通して設けられた導電体層４０を含んでいる。そして、導電体層４０の各々は、ソース線ＳＬ（導電体層２１）が設けられた層において、メモリピラーＭＰと同様に、側面を介してソース線ＳＬと電気的に接続される。
また、複数の支持柱ＨＲには、その上部にコンタクトＨＲＣが接続されたものと、上部コンタクトが接続されていないものが含まれている。そして、コンタクトＨＲＣが接続された支持柱ＨＲは、積層配線を貫通し且つメモリセルアレイ下の配線と接続されたコンタクトＣ４と電気的に接続される。つまり、実施形態に係る半導体記憶装置１では、ソース線ＳＬ（導電体層２１）が、コンタクトＣ４と、コンタクトＨＲＣが接続された支持柱ＨＲとを介して、ソース線駆動回路（例えば、ドライバモジュール１４）と電気的に接続される。
その結果、実施形態に係る半導体記憶装置１は、支持柱ＨＲを介してソース線ＳＬを駆動することが出来る。また、実施形態に係る半導体記憶装置１の製造方法は、支持柱ＨＲがソース線ＳＬに対するコンタクトとして使用されるため、コンタクトＣ４に対応するコンタクトホールＣ４Ｈの形成工程において、コンタクトホールＣ４Ｈの底部の目標位置を１種類にすることが出来る。これにより、実施形態に係る半導体記憶装置１の製造方法は、コンタクトホールＣ４Ｈの加工難易度を低減することができ、歩留まりを向上することが出来る。
また、支持柱ＨＲに含まれる導電体層４０は、ソース線ＳＬが設けられる層において、側面を介してソース線ＳＬと電気的に接続されている。これは、メモリピラーＭＰに含まれる半導体層３１とソース線ＳＬとの接続と同様である。すなわち、支持柱ＨＲに含まれる導電体層４０をソース線ＳＬと接続するための工程と、メモリピラーＭＰに含まれる半導体層３１をソース線ＳＬと接続するための工程とは、同一の工程で実行することが出来る。これにより、実施形態に係る半導体記憶装置１の製造方法は、製造工程を削減でき、製造コストを抑制することが出来る。
また、半導体記憶装置１が、メモリピラーＭＰが２本以上のピラーが連結された構造、すなわち下層のメモリホールＬＭＨ内に形成される第１部分と、上層のメモリホールＵＭＨ内に形成される第２部分とを有している場合、例えば支持柱ＨＲもメモリピラーＭＰと同様に２本以上のピラーが連結された構造に形成される。この場合に、下層の積層配線を貫通し且つ支持柱ＨＲに対応するホールＬＨＲの加工と、メモリホールＬＭＨの加工とは、一括で行われても良い。その結果、実施形態に係る半導体記憶装置１の製造方法は、支持柱ＨＲの形成とメモリピラーのＭＰの形成の一部工程を共通化することで製造工程を削減でき、製造コストを抑制することができる。
また、実施形態に係る半導体記憶装置１では、ソース線ＳＬと電気的に接続された複数の支持柱ＨＲが、それぞれの支持柱ＨＲ上に設けられたコンタクトＨＲＣを介して、１つの配線ＩＣと電気的に接続され、配線ＩＣを介して、コンタクトＣ４と電気的に接続されている。つまり、ソース線ＳＬとコンタクトＣ４の間の電気的接続では、複数の支持柱ＨＲが共通の配線ＩＣに対して並列接続されている。例えば、支持柱ＨＲの形成とメモリピラーのＭＰの形成の一部工程を共通化する場合、一般に支持柱ＨＲの外径はコンタクトＣ４の外径よりも小さく設計されるが、ソース線ＳＬに対するコンタクトとして使用される支持柱ＨＲが複数並列接続されることによって、ソース線ＳＬ及びコンタクトＣ４間の電流経路における電気抵抗が抑制される。また、支持柱ＨＲに含まれる導電体層４０をその側面を介してソース線ＳＬと電気的に接続させることで、支持柱ＨＲの外径によらず導電体層４０とソース線ＳＬとの接触面積をＺ方向に確保することが可能であり、各支持柱ＨＲのソース線ＳＬとの接触面におけるコンタクト抵抗を下げることが出来る。
尚、以上で説明された複数の支持柱ＨＲは、積層配線の置換処理を実行する際に立体構造を維持する柱として使用されている部材である。そして、実施形態に係る半導体記憶装置１は、複数の支持柱ＨＲの一部を、ソース線駆動回路とソース線ＳＬとの間を電気的に接続するコンタクトとして利用している。つまり、実施形態に係る半導体記憶装置１は、最小限の設計変更で実現することが出来、メモリセルアレイ１０の面積増加、及び製造コストを抑制することが出来る。
［４］その他の変形例等
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、連結された構造を持たない単一のピラーで構成されても良いし、複数のピラーがＺ方向に３本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図２９は、実施形態の第１変形例に係る半導体記憶装置のセル領域ＣＡ及びコンタクト領域Ｃ４ｔａｐにおける断面構造の一例であり、図８に示された領域と同様の領域に対応している。図２９に示すように、メモリピラーＭＰ及び支持柱ＨＲのそれぞれは、底部において導電体層２１と接触していても良い。
具体的には、上記実施形態では、メモリピラーＭＰの側面に設けられた側面接触部ＳＣ１を介して、半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、半導体層３１と導電体層２１とは、メモリピラーＭＰの底部を介して電気的に接続されても良い。この場合、メモリピラーＭＰの底部に形成されたトンネル絶縁膜３２、絶縁膜３３、及びブロック絶縁膜３４それぞれの一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触した構造が形成される。
また、支持柱ＨＲについても、同様の変形が可能である。上記実施形態では、支持柱ＨＲの側面に設けられた側面接触部ＳＣ２を介して、導電体層４０と導電体層２１とが電気的に接続される場合について例示したが、導電体層４０と導電体層２１とは、支持柱ＨＲの底部を介して電気的に接続されても良い。この場合、支持柱ＨＲの底部に形成された絶縁膜４１の一部が除去され、当該部分を介して導電体層４０と導電体層２１とが接触した構造が形成される。
図３０は、実施形態の第２変形例に係る半導体記憶装置１のセル領域ＣＡ及びコンタクト領域Ｃ４ｔａｐにおける断面構造の一例を示している。図３０に示すように、実施形態の第２変形例では、実施形態に示したコンタクト領域Ｃ４ｔａｐの構造に対して、図７で説明したコンタクトＣ４を含む領域ＰＲにおける断面構造が異なっている。
具体的には、例えばコンタクトＣ４の周囲には、絶縁体が埋め込まれたスリット８０が設けられる。スリット８０は、Ｙ方向に隣り合うスリットＳＬＴ間におけるコンタクトＣ４を含む領域ＰＲにおいて、少なくとも導電体層２３〜２５が設けられた配線層を局所的に分断している。そして、導電体層２３〜２５が設けられた配線層のそれぞれで、スリット８０によって囲まれた部分には、それぞれ絶縁体層８２が設けられている。絶縁体層８２は、例えば実施形態で説明した積層配線の置換処理で除去される犠牲部材６６又は７１であり、積層配線の置換処理の際にスリット８０内の絶縁体をストッパーとして機能させることで、スリット８０によって囲まれた部分に残留した犠牲部材６６又は７１に相当する。これに限定されず、絶縁体層８２としては、犠牲部材６６及び７１を除去した空間に埋め込まれたその他の絶縁部材（例えば酸化膜）であっても良い。また、導電体層２２は、平面視において絶縁体層２７と重なる領域が、絶縁体層８１に置き換えられても良い。さらに、絶縁膜５１を省略してもよい。
以上のように、コンタクトＣ４は、実施形態のように導電体層２２〜２５を直接貫通していなくても良く、絶縁体層８１及び８２を貫通して設けられてもよい。このように、上記実施形態において、コンタクトＣ４の周囲の構造は適宜変更することが可能である。
上記実施形態で説明した製造方法では、メモリピラーＭＰを形成した後、支持柱ＨＲを形成する場合について例示したが、これに限定されない。支持柱ＨＲを形成した後に、メモリピラーＭＰを形成しても良い。この場合、メモリピラーＭＰの高さは、支持柱ＨＲの高さよりも高くなっても良い。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミートランジスタに対応するダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、Ｚ方向に連結されたメモリピラーＭＰの接合部の近傍における導電体層がダミーワード線として使用されても良い。
上記実施形態で説明に使用した図面では、支持柱ＨＲやコンタクトＣ４がテーパー形状を有している場合を例示したが、これに限定されない。例えば、支持柱ＨＲやコンタクトＣ４は、逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、メモリピラーＭＰやスリットＳＬＴが逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、上記実施形態では、支持柱ＨＲ、コンタクトＣ４、及びメモリピラーＭＰのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
尚、本明細書において“外径”とは、例えばメモリピラーＭＰのブロック絶縁膜３４の外径、又は支持柱ＨＲの絶縁膜４１の外径、又はコンタクトＣ４の絶縁膜５１の外径のことを示している。ある部材の外径が他の部材の外径と比べて大きい又は小さいとは、同一の層における外径の大小関係を示している。言い換えると、第１部材と第２部材との間の外径の比較には、半導体基板２０の表面と平行且つ同一の断面における第１部材及び第２部材のそれぞれの外径が使用される。
本明細書において“高さ”とは、半導体基板２０の表面と、対象の部分との間の、半導体基板２０の表面に鉛直な方向における間隔のことを示している。“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。例えば、半導体記憶装置１が、メモリセルアレイ１０が形成されたチップとセンスアンプモジュール１６等の周辺回路が形成されたチップとが貼り合わせられた構成を有する場合、“高さ”の基準としては、半導体基板２０の代わりにソース線ＳＬ（導電体層２１）等が使用され得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６…導電体層、２７…絶縁体層、２８…導電体層、３０…コア部材、３１…半導体層、３２…トンネル絶縁膜、３３…絶縁膜、３４…ブロック絶縁膜、３５…半導体部、４０…導電体層、４１…絶縁膜、５０…導電体層、５１…絶縁膜、Ｄ２…導電体層、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＳＬ…ソース線、ＭＰ…メモリピラー、ＨＲ…支持柱、Ｃ４，ＭＰＣ，ＨＲＣ，Ｃ４Ｃ…コンタクト、ＩＣ…配線

Claims (5)

  1. 基板の上方に第１絶縁体層を介して設けられた第１導電体層と、
    前記第１導電体層の上方で、互いが第１方向に離れて積層された複数の第２導電体層と、
    前記第１方向に沿って前記複数の第２導電体層を貫通し、側面の一部が前記第１導電体層と接触した第１半導体層と、前記第１半導体層と前記複数の第２導電体層との間に設けられた第２絶縁体層とを含み、前記第２導電体層との交差部分がメモリセルトランジスタとして機能する第１ピラーと、
    前記第１方向に沿って前記複数の第２導電体層を貫通し、側面の一部が前記第１導電体層と接触した第３導電体層と、前記第３導電体層と前記複数の第２導電体層との間に設けられた第３絶縁体層とを含む第１コンタクトと、
    前記第１コンタクトを介して前記第１導電体層と電気的に接続されたソース線駆動回路と
    を備える、半導体記憶装置。
  2. 前記基板と前記第１導電体層との間に設けられた第４導電体層と、
    前記第１方向に沿って延伸し且つ前記第４導電体層上に設けられた第５導電体層を含む第２コンタクトと
    を更に備え、
    前記第２コンタクトの高さは、前記複数の第２導電体層の最上層の高さよりも高く、
    前記ソース線駆動回路は、前記第４導電体層及び前記第２コンタクトを介して前記第１コンタクトと電気的に接続される、
    請求項１に記載の半導体記憶装置。
  3. 前記第２コンタクトの外径は、前記第１コンタクトの外径よりも大きい、
    請求項２に記載の半導体記憶装置。
  4. 前記複数の第２導電体層の上方に設けられ、前記第２コンタクトと電気的に接続された配線をさらに備え、
    前記第３導電体層及び前記第３絶縁体層を含む前記第１コンタクトが複数設けられ、
    前記複数の第１コンタクトは、共通の前記配線と電気的に接続されている、
    請求項２又は３に記載の半導体記憶装置。
  5. 前記第１ピラーは、前記第１導電体層に接触した第１部分と、前記第１部分上に設けられた第２部分とを含み、
    前記第１コンタクトは、前記第１導電体層に接触した第３部分と、前記第３部分上に設けられた第４部分とを含み、
    前記第１部分の上端の高さと前記第３部分の上端の高さとは略等しく、
    前記第２部分の上端の高さと前記第４部分の上端の高さとは異なる、
    請求項１に記載の半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220079792A (ko) * 2019-12-18 2022-06-14 마이크론 테크놀로지, 인크 메모리 디바이스를 위한 비아 형성

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115955842A (zh) * 2016-09-21 2023-04-11 铠侠股份有限公司 半导体装置
JP2021044397A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021048353A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
US11856801B2 (en) * 2020-06-16 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Threshold voltage-modulated memory device using variable-capacitance and methods of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11532343B2 (en) * 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11424184B2 (en) * 2020-11-19 2022-08-23 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11605642B2 (en) * 2020-12-16 2023-03-14 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11950416B2 (en) * 2021-02-01 2024-04-02 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
JP2022118607A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 メモリデバイス
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11910596B2 (en) * 2021-04-06 2024-02-20 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101784695B1 (ko) * 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9773803B2 (en) 2014-09-08 2017-09-26 Toshiba Memory Corporation Non-volatile memory device and method of manufacturing same
KR102316267B1 (ko) * 2015-04-15 2021-10-22 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102604053B1 (ko) * 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR20180061554A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP2018160529A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220079792A (ko) * 2019-12-18 2022-06-14 마이크론 테크놀로지, 인크 메모리 디바이스를 위한 비아 형성
JP2022529568A (ja) * 2019-12-18 2022-06-23 マイクロン テクノロジー，インク． メモリデバイスのためのバイア形成
KR102568279B1 (ko) * 2019-12-18 2023-08-18 마이크론 테크놀로지, 인크 메모리 디바이스를 위한 비아 형성
JP7419387B2 (ja) 2019-12-18 2024-01-22 マイクロン テクノロジー，インク． メモリデバイスのためのバイア形成

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