JP2022118607A - メモリデバイス - Google Patents

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Abstract

Figure 2022118607000001
【課題】メモリデバイスの品質を向上する。
【解決手段】実施形態のメモリデバイスは、基板８０の表面に対して垂直な第１の方向に配列された第１の半導体層７０をそれぞれ含み、基板８０の表面に対して平行な第２の方向に並ぶ第１及び第２の積層体７００と、積層体７００を覆うワード線５０と、第１の方向において第１及び第２の積層体７００の上方にそれぞれ設けられた第２及び第３の半導体層３００ａと、第１の半導体層７０とワード線５０との間に設けられたメモリセルＭＣと、第２の半導体層上の第１のトランジスタＴＲｎと、第３の半導体層上の第２のトランジスタと、を含む。第１及び第２の積層体７００は、第２の方向において第１のピッチＤａで並び、第１及び第２の半導体層３００ａは、第２の方向において第２のピッチＤ１で並び、第２のピッチＤ１は、第１のピッチＤａに等しい。
【選択図】 図１１

Description

本発明の実施形態は、メモリデバイスに関する。
３次元構造のメモリセルアレイを有するメモリデバイスが、知られている。
メモリデバイスの構造の簡素化及びメモリデバイスの動作特性の向上が、推進されている。
特開２００６－２５３４６１号公報 特開２０１１－１３４４１６号公報
メモリデバイスの品質を向上する。
実施形態のメモリデバイスは、基板と、前記基板の表面に対して垂直な第１の方向に配列された複数の第１の半導体層をそれぞれ含み、前記基板の表面に対して平行な第２の方向に並ぶ第１及び第２の積層体と、前記第１及び第２の積層体を覆う複数のワード線と、前記第１の方向において前記第１の積層体の上方に設けられた第２の半導体層と、前記第１の方向において前記第２の積層体の上方に設けられた第３の半導体層と、前記複数の第１の半導体層と前記複数のワード線との間のそれぞれに設けられた複数のメモリセルと、前記第２の半導体層上に設けられた第１のトランジスタと、前記第３の半導体層上に設けられた第２のトランジスタと、を備え、前記第１及び第２の積層体は、前記第２の方向において第１のピッチで並び、前記第１及び第２の半導体層は、前記第２の方向において第２のピッチで並び、前記第２のピッチは、前記第１のピッチに等しい。
第１の実施形態のメモリデバイスを含むメモリシステムのブロック図。 第１の実施形態のメモリデバイスのメモリセルアレイの鳥瞰図。 第１の実施形態のメモリデバイスのメモリセルアレイの平面図。 第１の実施形態のメモリデバイスのメモリセルアレイの断面図。 第１の実施形態のメモリデバイスのメモリセルアレイの断面図。 第１の実施形態のメモリデバイスのメモリセルアレイの回路図。 第１の実施形態のメモリデバイスの構成例を模式的に示す図。 第１の実施形態のメモリデバイスの構成例を模式的に示す図。 第１の実施形態のメモリデバイスの構造例を示す平面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造の第１の例を示す回路図。 第１の実施形態のメモリデバイスの構造の第１の例を示す上面図。 第１の実施形態のメモリデバイスの構造の第１の例を示す断面図。 第１の実施形態のメモリデバイスの構造の第２の例を示す断面図。 第１の実施形態のメモリデバイスの構造の第３の例を示す回路図。 第１の実施形態のメモリデバイスの構造の第３の例を示す断面図。 第１の実施形態のメモリデバイスの構造の第３の例を示す断面図。 第１の実施形態のメモリデバイスの構造の変形例を示す断面図。 第１の実施形態のメモリデバイスの構造の変形例を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す平面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面図。 メモリセルの閾値電圧とデータとの関係の一例を示す図。 第２の実施形態のメモリデバイスの構成例を示す図。 第２の実施形態のメモリデバイスの動作例を示すフローチャート。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を示すフローチャート。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を示すフローチャート。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を示すフローチャート。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を説明するための図。 第２の実施形態のメモリデバイスの動作例を示すフローチャート。 第２の実施形態のメモリデバイスの動作例を説明するための図。
図１乃至図４９を参照して、実施形態のメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
（１）第１の実施形態
図１乃至図３１を参照して、第１の実施形態のメモリデバイスについて、説明する。
（ａ１） 構成例
図１乃至図２０を参照して、第１の実施形態のメモリデバイスの構成例について説明する。
図１は、本実施形態のメモリデバイスの構成例を説明するためのブロック図である。
図１に示されるように、本実施形態のメモリデバイス１は、メモリコントローラ２に電気的に結合される。
メモリコントローラ２は、コマンドＣＭＤ、アドレスＡＤＤ及び複数の制御信号を本実施形態のメモリデバイス１に送る。
メモリデバイス１は、コマンドＣＭＤ、アドレスＡＤＤ及び複数の制御信号を受ける。データＤＡＴは、メモリデバイス１とメモリコントローラ２との間で、転送される。以下において、書き込み動作時に、メモリコントローラ２からメモリデバイス１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、メモリデバイス１内に書き込まれる。読み出し動作時に、メモリデバイス１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴはメモリデバイス１から読み出される。
本実施形態のメモリデバイス１は、例えば、メモリセルアレイ１００、コマンドレジスタ１１０、アドレスレジスタ１２０、ロウ制御回路１４０、センスアンプ１５０、ドライバ回路１６０、及びシーケンサ１９０を含む。
メモリセルアレイ１００は、データを記憶する。メモリセルアレイ１００内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１００は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、複数のメモリセルの集合である。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１００は、メモリセルアレイ１００内の制御単位を選択するための複数のセレクトゲート線を含む。
メモリセルアレイ１００の構成は、後述される。
コマンドレジスタ１１０は、メモリコントローラ２からのコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１９０に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２０は、メモリコントローラ２からのアドレス情報（選択アドレス）ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。アドレス情報ＡＤＤは、例えば、ブロックアドレス、ページアドレス、及びカラムアドレスは、ブロックＢＬＫ、ワード線、ビット線及びセレクトゲート線の選択にそれぞれ使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。
ロウ制御回路１４０は、メモリセルアレイ１００のロウに関する動作を制御する。ロウ制御回路１４０は、アドレスレジスタ１２０内のブロックアドレスに基づいて、メモリセルアレイ１００内の１つのブロックＢＬＫを選択する。ロウ制御回路１４０は、例えば選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。ロウ制御回路１４０は、アドレス情報ＡＤＤに基づいて、セレクトゲート線の選択及び非選択を制御する。
ロウ制御回路１４０は、ワード線デコーダ１４１及びセレクトゲート線デコーダ１４２などを含む。
センスアンプ１５０は、メモリセルアレイ１００のカラムに関する動作を制御する。センスアンプ１５０は、書き込み動作において、メモリコントローラ２からの書き込みデータＤＡＴに応じて、メモリセルアレイ１００内に設けられたビット線ＢＬのそれぞれに電圧を印加する。センスアンプ１５０は、読み出し動作において、ビット線ＢＬの電位（又は、電流の発生の有無）に基づいてメモリセルＭＣ内に記憶されたデータを判定する。センスアンプ１５０は、この判定結果に基づいたデータを、読み出しデータとしてメモリコントローラ２に転送する。
センスアンプ１５０は、ビット線選択回路１５１及び（又は）アンプ回路１５２などを含む。
ドライバ回路１６０は、読み出し動作、書き込み動作、消去動作等で使用される電圧を、メモリセルアレイ１００に出力する。ドライバ回路１６０は、アドレスレジスタ１２０内のアドレスに基づいて、例えば、ワード線及びビット線などに対応する配線に所定の電圧を、印加する。
シーケンサ１９０は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１９０は、コマンドレジスタ１１０内のコマンドＣＭＤに基づいて各回路を制御する。
例えば、本実施形態のメモリデバイス１は、ＮＡＮＤフラッシュメモリである。ＮＡＮＤフラッシュメモリ（以下では、単に、フラッシュメモリともよばれる）１とメモリコントローラ２との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＩＯなどが、フラッシュメモリ１とメモリコントローラ２との間の通信に使用される。
コマンドラッチイネーブル信号ＣＬＥは、フラッシュメモリ１が受けた入出力信号ＩＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、フラッシュメモリ１が受けた信号ＩＯがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号ＩＯの入力をフラッシュメモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号ＩＯの出力をフラッシュメモリ１に命令する信号である。
レディビジー信号ＲＢｎは、フラッシュメモリ１がメモリコントローラ２からの命令（指示又は要求）を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
入出力信号ＩＯは、例えば８ビット幅の信号である。入出力信号ＩＯは、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
フラッシュメモリ１は、入出力回路（図示せず）及び電圧生成回路（図示せず）などをさらに含んでいてもよい。入出力回路は、フラッシュメモリ１とメモリコントローラ２との間における、フラッシュメモリ１側のインターフェイス回路として機能する。電圧生成回路は、フラッシュメモリ１の各種の動作のための複数の電圧を、生成する。
以下において、フラッシュメモリ１内のメモリセルアレイ１００以外の複数の回路１１０，１２０，１４０，１５０，１６０，１９０のそれぞれ又はそれらの集合（回路群）は、周辺回路（又は、制御回路）とよばれる。
＜メモリセルアレイ＞
図２乃至図５を参照して、本実施形態のフラッシュメモリのメモリセルアレイの構造例について説明する。
図２乃至図５において、本実施形態のフラッシュメモリのメモリセルアレイの一部が抽出されて示されている。
図２は、本実施形態のフラッシュメモリのメモリセルアレイの構造例を示す鳥瞰図である。図３は、本実施形態のフラッシュメモリのメモリセルアレイの構造例を示す平面図である。図４及び図５は、本実施形態のフラッシュメモリのメモリセルアレイの構造例を示す断面図である。図４は、図３のＡ－Ａ線に沿う断面図である。図５は、図３のＢ－Ｂ線に沿う断面図である。
本実施形態のフラッシュメモリ１において、メモリセルアレイ１００は、３次元構造を有する。
図２乃至図５に示されるように、メモリセルアレイ１００は、基板８０上方に設けられている。複数のメモリセルＭＣは、メモリセルアレイ１００内において３次元に配列されている。複数のメモリセルＭＣは、基板８０の上面に対して平行な方向（Ｘ方向及びＹ方向）に並ぶ。複数のメモリセルＭＣは、基板８０の上面に対して垂直な方向（Ｚ方向）に並ぶ。
メモリセルアレイ１００は、複数の積層体７００を含む。複数の積層体７００は、基板８０を覆う絶縁層８１上に配置されている。
積層体７００のそれぞれは、複数の半導体層７０と複数の絶縁層７１とを含む。各半導体層７０は、Ｙ方向に延びる柱状（例えば、角柱状）の構造を有する。各絶縁層７１は、Ｙ方向に延びる柱状（例えば、角柱状）の構造を有する。
積層体７００内において、複数の半導体層７０及び複数の絶縁層７１は、Ｚ方向において、交互に積層されている。各半導体層７０は、Ｚ方向において２つの絶縁層７１間に設けられている。各積層体７００内において、複数の半導体層７０は、Ｚ方向に配列されている。
複数の導電層５０，５０Ｄ，５０Ｓが、複数の積層体７００上に設けられている。複数の導電層５０，５０Ｄ，５０Ｓは、各積層体７００の側面（Ｘ方向に交差する面）及び各積層体７００の上面（Ｚ方向に交差する面）を覆う。
複数の導電層５０，５０Ｄ，５０Ｓは、Ｘ方向において積層体７００の側面と向かい合う。複数の導電層５０，５０Ｄ，５０Ｓは、Ｘ方向に隣り合う積層体７００間に設けられている。各導電層５０，５０Ｄ，５０Ｓは、Ｘ方向及びＺ方向に延びる。
導電層５０Ｄは、積層体７００のＹ方向の一端側に設けられている。導電層５０Ｄは、ドレイン側セレクトゲート線ＳＧＤとして機能する。
導電層５０Ｓは、積層体７００のＹ方向の他端側に設けられている。導電層５０Ｓは、ソース側セレクトゲート線ＳＧＳとして機能する。
複数の導電層５０は、導電層５０Ｄと導電層５０Ｓとの間に領域内に設けられている。各導電層５０は、ワード線ＷＬとして機能する。
複数のメモリ層５１のそれぞれが、各導電層５０，５０Ｄ，５０Ｄと各積層体７００との間に、設けられている。複数のメモリ層５１は、積層体７００の側面上及び積層体７００の上面上に設けられている。各メモリ層５１は、積層体７００の側面に対向する。
各メモリ層５１は、Ｘ方向及びＺ方向に延びる。
メモリ層５１は、絶縁層５１１、電荷蓄積層５１２、及び絶縁層５１３を含む。
電荷蓄積層５１２は、２つの絶縁層５１１，５１３間に設けられている。電荷蓄積層５１２は、電荷を層内に格納できる。例えば、電荷蓄積層５１２は、電荷のトラップ準位を有する層である。電荷蓄積層５１２の材料の一例は、窒化シリコンである。
絶縁層５１１は、積層体７００と電荷蓄積層５１２との間に設けられている。絶縁層５１１は、半導体層７０と電荷蓄積層５１２との間のトンネル膜として機能する。以下において、絶縁層５１１は、トンネル絶縁膜とよばれる。
絶縁層５１３は、導電層５０，５０Ｄ，５０Ｓと電荷蓄積層５１２との間に設けられている。絶縁層５１３は、電荷蓄積層５１２と導電層５０との間における電荷の移動をブロックする。以下において、絶縁層５１３は、ブロック絶縁膜とよばれる。
メモリ層５１を挟む半導体層７０と導電層５０との間の部分が、メモリセルＭＣとして機能する。
尚、メモリ層は、Ｚ方向に分断された導体から形成されるフローティングゲート構造を有していてもよい。フローティングゲート構造のメモリ層の材料は、シリコン、金属、又はシリサイド化合物などである。
このように、メモリセルＭＣは、半導体層７０と導電層５０との間の部分（領域）内に、設けられている。
半導体層７０と導電層５０Ｄとの間の部分が、ドレイン側セレクトトランジスタＳＴ１として機能する。
半導体層７０と導電層５０Ｓとの間の部分が、ソース側セレクトトランジスタＳＴ２として機能する。
図３に示されるように、積層体７１０が、積層体７００のＹ方向における一端側において、基板８０上に設けられている。
積層体７１０は、積層体７００の一端に接続されている。積層体７１０は、複数の半導体層７０Ａと複数の絶縁層７１Ａとを含む。半導体層７０Ａは、Ｘ方向に延びる柱状（例えば、角柱状）の構造を有する。絶縁層７１Ａは、Ｘ方向に延びる柱状（例えば、角柱状）の構造を有する。
複数の半導体層７０Ａと複数の絶縁層７１Ａとは、Ｚ方向において交互に積層されている。積層体７１０内において、複数の半導体層７０Ａは、Ｚ方向に配列されている。
半導体層７０Ａは、半導体層７０に連続している。絶縁層７１Ａは、絶縁層７１に連続している。
積層体７１０は、Ｘ方向に延びる。積層体７１０のＸ方向の一端は、階段状の構造を有する。以下において、積層体７１０は、階段構造とよばれる。
階段構造７１０のＸ方向の一端において、下層の半導体層７０Ａの上面は、上層の半導体層７０Ａに覆われることなしに、露出する。
複数のビット線ＢＬは、Ｚ方向における積層体７００，７１０の上方に、配置されている。各ビット線ＢＬは、Ｙ方向に延びる。
ビット線ＢＬは、ビット線コンタクトＣＢを介して半導体層７０，７０Ａに接続される。
複数のビット線コンタクトＣＢのうち１つが、階段構造７１０内の複数の半導体層７０Ａのうち対応する半導体層７０Ａの露出した上面上に、設けられている。
各ビット線ＢＬは、複数のビット線コンタクトＣＢのうち対応する１つに接続される。これによって、各ビット線ＢＬは、積層体７００内の複数の半導体層７０のうち対応する１つの半導体層７０に接続される。
複数の導電層５５が、階段構造７１０と導電層５０Ｄとの間の領域内において、積層体７００上に設けられている。複数の導電層５５のそれぞれは、対応する１つの積層体７００上に設けられている。複数の導電層５５は、積層体７００毎に互いに独立している。
各導電層５５は、対応する積層体７００の側面及び上面を覆う。
例えば、層５１Ａが、導電層５５と積層体７００との間に設けられている。層５１Ａは、メモリ層５１と同じ部材５１１，５１２，５１３を含む。
導電層５５と半導体層７０との間の部分が、トランジスタ（以下では、アクセストランジスタとよばれる）ＡＴとして機能する。
導電層５５は、積層体７００と階段構造との間の接続を制御するための配線（以下では、ストリングセレクト線とよばれる）ＳＳＬとして機能する。
ストリングセレクト線ＳＳＬの電位の制御によって、アクセストランジスタＡＴが、オンする、又は、オフする。これによって、複数の積層体７００のうちいずれか１つが、階段構造７１０に電気的に接続される。
図６は、本実施形態のフラッシュメモリのメモリセルアレイの回路構成を示す回路図である。
図２乃至図５で説明されたメモリセルアレイ１００は、図６の回路構成を有する。
ＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１００は、複数のＮＡＮＤストリングＮＳを含む。
各ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。メモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。
メモリセルＭＣは、データを不揮発に記憶できる。メモリセル（以下では、メモリセルトランジスタともよばれる）ＭＣは、制御ゲートと電荷蓄積層とを有する電界効果トランジスタである。
図２乃至図５の構造において、１つのＮＡＮＤストリングＮＳは、１つの半導体層を用いて形成された複数のメモリセルＭＣ及び複数のセレクトトランジスタＳＴ１，ＳＴ２を含む。
ブロックＢＬＫ内の複数の制御単位のそれぞれにおいて、セレクトトランジスタＳＴ１のゲートは、対応するセレクトゲート線ＳＧＤ（ＳＧＤ０，・・・，ＳＧＤｎ－１）にそれぞれ接続される。これと同様に、ブロックＢＬＫ内の複数の制御単位（選択単位）のそれぞれにおいて、セレクトトランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳ（ＳＧＳ０，・・・，ＳＧＳｎ－１）に共通接続される。
同一のブロックＢＬＫ内に属するメモリセルＭＣの制御ゲートは、対応するワード線ＷＬにそれぞれ接続される。
各ＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、アクセストランジスタＡＴを介して、複数のビット線ＢＬのうち対応する１つに接続される。ビット線ＢＬは、複数のブロックＢＬＫ間で同一カラムに属するＮＡＮＤストリングＮＳに共通に接続される。
複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
ストリングセレクト線ＳＳＬは、ある制御単位毎に、メモリセルアレイ内に設けられている。以下において、ストリングセレクト線ＳＳＬによって選択される制御単位は、ストリングユニットとよばれる。
アクセストランジスタＡＴのゲートは、複数のストリングセレクト線ＳＳＬのうち対応する１つに接続される。アクセストランジスタＡＴのソース／ドレインの一方は、対応するＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。アクセストランジスタＡＴのソース／ドレインの他方は、対応するＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。
以下において、ブロックＢＬＫ内において、ドレイン側セレクトゲート線ＳＧＤによって選択される制御単位は、サブブロックＳＢともよばれる。
データの書き込み及びデータの読み出しは、アドレス情報に基づくブロックＢＬＫにおいて、１つのサブブロックＳＢに属する１つのストリングユニットＳＵ内の共通のワード線に接続された複数のメモリセルに対して、一括に実行される。データの書き込み及び読み出し時に選択される複数の選択セルの単位は、セルユニットＣＵとよばれる。
メモリセルアレイ１００内のブロック数、ブロックＢＬＫ内のストリングユニット数、及びストリングユニットＳＵ内のＮＡＮＤストリング数は任意である。
本実施形態のフラッシュメモリ１において、周辺回路が、Ｚ方向におけるメモリセルアレイ１００の上方に設けられている。
図７は、本実施形態のフラッシュメモリの周辺回路が設けられた領域を模式的に示す図である。
図７に示されるように、周辺回路を構成する素子が設けられた領域（以下では、周辺回路領域とよばれる）２００が、Ｚ方向におけるメモリセルアレイ１００の上方に設けられている。
周辺回路領域２００は、複数のトランジスタＴＲを含む。
複数のトランジスタＴＲは、Ｚ方向においてメモリセルアレイ１００の上方に配置されている。周辺回路は、複数のトランジスタＴＲによって構成される。周辺回路領域２００内のトランジスタＴＲは、メモリセルアレイ１００内の配線の選択回路（例えば、セレクトゲート線デコーダ）１４２などに用いられる。
周辺回路領域２００内のトランジスタＴＲは、薄膜トランジスタ（ＴＦＴ）である。以下において、周辺回路領域２００は、ＴＦＴ領域ともよばれる。
トランジスタＴＲの構造は、後述される。
周辺回路の素子（例えば、トランジスタ）ＴＲｘは、基板（半導体基板）８０の半導体領域内に設けられてもよい。
例えば、周辺回路領域８００が、Ｘ方向及び（又は）Ｙ方向において、メモリセルアレイ１００の隣り合う領域内に設けられている。
トランジスタＴＲｘが、周辺回路領域８００内に設けられている。トランジスタＴＲｘが配置される半導体領域は、素子分離層（絶縁層）８９に囲まれている。
トランジスタＴＲｘのゲート電極８５は、ゲート絶縁層（図示せず）を介して、基板８０の上面上に設けられている。トランジスタＴＲｘの２つのソース／ドレイン８２，８３は、基板８０の内部に設けられている。
ワード線デコーダ１４１及びドライバ回路１６０内のトランジスタのように、比較的高い電圧（例えば、８Ｖ以上）を用いて動作するトランジスタＴＲｘは、周辺回路領域８００内に設けられている。これによって、トランジスタＴＲｘは、比較的高いゲート耐圧を確保できる。例えば、トランジスタＴＲｘに印加される電圧は、トランジスタＴＲに印加される電圧以上である。
このように、ＴＦＴ領域２００内の回路より比較的高い電圧を用いて動作する回路は、基板８０内の半導体領域上に配置される。これによって、本実施形態のフラッシュメモリ１は、動作の特性の劣化なしに、所望の動作を実行できる。
図８は、図７の変形例を示している。
メモリセルアレイ１００が、基板８０のトレンチ８８内に設けられる場合がある。
この場合において、Ｚ方向における周辺回路領域８００の位置が、Ｚ方向におけるメモリセルアレイ１００の位置よりも高い。例えば、周辺回路領域８００の基板（半導体領域）の上面ｆ２のＺ方向における位置は、メモリセルアレイ１００が設けられている領域の基板の上面ｆ１のＺ方向における位置より高い。
例えば、周辺回路領域８００は、Ｘ方向及び（又は）Ｙ方向においてＴＦＴ領域２００の隣り合う領域に設けられている。
尚、基板８０の半導体領域内に周辺回路領域８００が設けられること無しに、周辺回路を構成する素子の全てが、ＴＦＴ領域２００内に設けられてもよい。
（ｂ１）構造例
図９乃至図１１を参照して、本実施形態のフラッシュメモリの構造例について説明する。
図９乃至図１１は、本実施形態のフラッシュメモリにおける、メモリセルアレイ上方の周辺回路領域内の素子の構造例の基本構成を説明するための図である。
図９は、本実施形態のフラッシュメモリにおける、周辺回路領域（ＴＦＴ領域）内のトランジスタの構造例を示す平面図である。図１０は、本実施形態のフラッシュメモリにおける、図９のＡ－Ａ線に沿う、断面図である。図１１は、本実施形態のフラッシュメモリにおける、図９のＢ－Ｂ線に沿う、断面図である。
図９乃至図１１に示されるように、複数の半導体層３００（３００ａ，３００ｂ）が、Ｚ方向におけるメモリセルアレイ１００の上方に設けられている。メモリセルアレイ１００の上方において、複数の半導体層３００は、Ｙ方向及びＸ方向に並んでいる。各半導体層３００は、Ｙ方向に延びている。各半導体層３００は、Ｚ方向から見て四角形状の平面構造を有している。
例えば、各半導体層３００は、Ｘ－Ｙ平面内において、Ｚ方向においてメモリセルアレイ１００内の積層体７００と重なる位置に配置されている。
複数の電界効果トランジスタＴＲｎ，ＴＲｐが、各半導体層３００ａ，３００ｂ上に設けられている。半導体層３００ａは、例えば、ｎ型の半導体層である。半導体層３００ｂは、例えば、ｐ型の半導体層である。半導体層３００ａ，３００ｂは、イオン注入によるドーパントが添加されない半導体層であってもよい。
ｎチャネル型のトランジスタＴＲｎは、半導体層（半導体領域）３００ａ上に設けられている。ｐチャネル型のトランジスタＴＲｐは、半導体層（半導体領域）３００ｂ上に設けられている。
トランジスタＴＲｎ，ＴＲｐのそれぞれは、薄膜トランジスタ（ＴＦＴ）である。
各トランジスタＴＲ（ＴＲｎ，ＴＲｐ）は、ゲート電極３５（３５ａ，３５ｂ）、ゲート絶縁層３４（３４ａ，３４ｂ）、及び２つのソース／ドレイン層３０（３０ａ，３０ｂ），３１（３１ａ，３１ｂ）を含む。
各トランジスタＴＲにおいて、Ｙ方向に隣り合う２つのソース／ドレイン層３０，３１が、半導体層３００内に設けられている。半導体層３００内の２つのソース／ドレイン層間の領域３２（３２ａ，３２ｂ）は、トランジスタのチャネル領域となる。
例えば、ｎチャネル型トランジスタＴＲｎにおいて、ｎ型のソース／ドレイン層３０ａ，３１ａが、半導体層３００ａ内に設けられている。例えば、ｐチャネル型トランジスタＴＲｐにおいて、ｐ型のソース／ドレイン層３０ｂ，３１ｂが、半導体層３００ｂ内に設けられている。
ゲート電極３５は、半導体層３００のチャネル領域３２の上方に設けられている。ゲート絶縁層３４は、ゲート電極３５と半導体層３００との間に設けられている。
以下において、ゲート電極３５とゲート絶縁層３４を含む積層体は、ゲートスタックともよばれる。
導電層４０は、Ｚ方向における半導体層３００の下方に設けられている。導電層４０は、Ｚ方向における半導体層３００とメモリセルアレイ１００との間の領域内に配置されている。
例えば、各トランジスタＴＲｎ，ＴＲｐにおいて、ソース／ドレイン層３１は、コンタクトプラグ４１（４１ａ，４１ｂ）を介して導電層４０に接続されている。コンタクトプラグ４１は、Ｚ方向における半導体層３００の下面（Ｚ方向においてゲート電極が設けられた面に対向する面）に接する。
導電層４６（４６ａ，４６ｂ），４８（４８ａ，４８ｂ）は、Ｚ方向における半導体層３００の上方に設けられている。
例えば、各トランジスタＴＲｎ，ＴＲｐにおいて、ソース／ドレイン層３０は、コンタクトプラグ４７（４７ａ，４７ｂ）を介して、導電層４６（４６ａ，４６ｂ）に接続されている。コンタクトプラグ４７は、Ｚ方向における半導体層３００の上面（Ｚ方向においてゲート電極が設けられた面）に接する。
尚、各トランジスタＴＲのソース／ドレイン層３０，３１の両方が、半導体層３００の上面に接するコンタクトプラグに接続されてもよい。各トランジスタＴＲのソース／ドレイン層３０，３１の両方が、半導体層３００の下面に接するコンタクトプラグに接続されてもよい。ソース／ドレイン層３０が、半導体層３００の下面に接するコンタクトプラグに接続されてもよい。ソース／ドレイン層３１が、半導体層３００の上面に接するコンタクトプラグに接続されてもよい。
例えば、各トランジスタＴＲｎ，ＴＲｐにおいて、ゲート電極３５は、コンタクトプラグ４９（４９ａ，４９ｂ）を介して、導電層４８に接続されている。
例えば、共通の半導体層３００上においてＹ方向に隣り合う２つのトランジスタＴＲが、同じ導電型のトランジスタである場合、Ｙ方向に隣り合う２つのトランジスタＴＲは、２つのトランジスタ間の１つのソース／ドレイン層を共有することができる。
このような２つのトランジスタＴＲ間におけるソース／ドレイン層の共有によって、メモリセルアレイ１００の上方のトランジスタＴＲ（及び回路）のサイズ（面積）の増大を、抑制できる。
例えば、半導体層３００の材料は、シリコン、ゲルマニウム、シリコンゲルマニウム、酸化物半導体、窒化物半導体及び酸窒化物半導体の中から選択される。
ゲート電極３５の材料は、シリコン、ゲルマニウム、シリコンゲルマニウム、シリコン化合物、ゲルマニウム化合物、金属及び導電性化合物の中から選択される。
ゲート絶縁層３４の材料は、酸化シリコン、酸窒化シリコン、酸化ゲルマニウム、酸窒化ゲルマニウム、酸化シリコンゲルマニウム、酸窒化シリコンゲルマニウム及び絶縁性高誘電体材料の中から選択される。
本実施形態において、ＴＦＴ領域２００内における複数の半導体層３００ａのピッチＤ１は、メモリセルアレイ１００内における複数の積層体７００のピッチＤａに実質的に等しい。
Ｘ方向における２つの半導体層３００間の間隔Ｄ２は、例えば、Ｘ方向における２つの積層体７００間の間隔Ｄｂに等しい。
例えば、Ｘ方向における半導体層３００の寸法は、ある大きさＤ３を有する。例えば、寸法Ｄ３は、Ｘ方向における積層体７００の寸法Ｄｃに等しい。
半導体層３００ａにおけるピッチＤ１は、Ｘ方向に並ぶ２つの半導体層３００ａにおいて、一方の半導体層３００ａのＸ方向における一端（図１１の左側の端部）と他方の半導体層３００ａのＸ方向における一端（図１１の左側の端部）との間の寸法に相当する。
ピッチＤ１は、間隔Ｄ２と寸法Ｄ３との合計に等しい。
積層体７００におけるピッチＤａは、Ｘ方向に並ぶ２つの積層体７００において、一方の積層体７００のＸ方向における一端（図１１の左側の端部）と他方の積層体７００のＸ方向における一端（図１１の左側の端部）との間の寸法に相当する。
積層体７００の側面上におけるメモリ層５１の膜厚が、“ｔａ”で示される場合、寸法Ｄｂは、２×ｔａより大きい。Ｘ方向に対向するメモリ層５１間の導電層５０の寸法が“ｔｂ”で示される場合、寸法Ｄｂは、２×ｔａ＋ｔｂに等しい。
ピッチＤａは、間隔Ｄｂと寸法Ｄｃとの合計に等しい。
尚、積層体７００は、積層体７００内の半導体層７０の積層数（Ｚ方向における積層体７００の高さ）に応じて、テーパー状の断面形状を有する場合がある。この場合において、積層体７００のピッチＤａ、積層体７００間の間隔Ｄｂ及び積層体７００の寸法Ｄｃは、Ｚ方向における積層体７００の上端側の寸法に基づいて設定される。但し、ピッチＤａ及び間隔Ｄｂは、Ｚ方向における積層体７００の下端側の寸法に基づいて設定されてもよい。
半導体層３００の加工（エッチング）は、ゲートスタック（ゲート電極３５及びゲート絶縁層３４）の加工（エッチング）と共通化される。
製造プロセスの共通化によって、半導体層３００のＸ方向における端部の位置は、ゲート電極３５のＸ方向における端部（ゲート幅方向におけるゲート端）の位置と揃う。例えば、Ｘ方向における半導体層３００の寸法Ｄ３は、Ｘ方向におけるゲート電極３５の寸法Ｄ３ａに等しい。
ゲート絶縁層３４のＸ方向における端部の位置は、半導体層３００のＸ方向における端部の位置及びゲート電極３５のＸ方向における端部の位置と揃う。Ｘ方向におけるゲート絶縁層３４の寸法は、半導体層３００ａの寸法Ｄ３及びゲート電極３５ａの寸法Ｄ３ａに等しい。
例えば、半導体層３００の加工時、半導体層３００の下方のコンタクトプラグ４１のＸ方向における端部が、半導体層３００のパターンに応じてエッチングされる場合がある。
この場合において、コンタクトプラグ４１のＸ方向における端部の位置は、半導体層３００のＸ方向における端部の位置と揃う。また、コンタクトプラグ４１のＸ方向における端部の位置は、ゲート絶縁層３４のＸ方向における端部の位置及びゲート電極３５のＸ方向における端部の位置と揃う。尚、コンタクトプラグ４１のＸ方向における一端の位置のみが、半導体層３００のＸ方向における一端の位置と揃ってもよい。
例えば、コンタクトプラグ４１ａは、Ｘ方向における寸法Ｄ３ｚを有する部分４１１ａを含む。例えば、コンタクトプラグ４１ａは、２つの部分４１１ａ，４１２ａを含む。部分４１１ａは、半導体層３００と部分４１２ａとの間に設けられている。部分４１２ａは、部分４１１ａと導電層４０との間に設けられている。
Ｘ方向における部分４１１ａの寸法Ｄ３ｚは、Ｘ方向における部分４１２ａの最大寸法Ｄ３ｘより小さい。尚、部分４１２ａは、Ｚ方向における上部側（部分４１１ａ側）において最大寸法を有し、Ｚ方向における下部側（導電層４０側）において最小寸法を有する。
尚、ここでは、半導体層３００ａと積層体７００との寸法の関係が例示されている。但し、半導体層３００ｂと積層体７００との寸法の関係も、半導体層３００ａと積層体７００との寸法の関係と実質的に同じである。
ここでは、半導体層３００ａとｎチャネル型トランジスタのゲート電極３５ａとの寸法の関係が、例示されている。但し、半導体層３００ｂとｐチャネル型トランジスタのゲート電極３５ｂとの寸法の関係も、半導体層３００ａとゲート電極３５ａとの寸法の関係と実質的に同じである。
上述の構造を基本構造とする複数のトランジスタＴＲを用いた周辺回路が、Ｚ方向におけるメモリセルアレイ１００の上方に、設けられている。
以下において、メモリセルアレイ１００の上方の周辺回路の構成例について、説明する。
＜例１：セレクトゲート線デコーダ＞
図１２乃至図１４を参照して、本実施形態のフラッシュメモリにおける、メモリセルアレイ上方の周辺回路の例１について、説明する。
本例において、セレクトゲートデコーダ１４２が、メモリセルアレイ１００上方のＴＦＴ領域２００内に設けられている。
（回路例）
図１２は、本実施形態のフラッシュメモリのセレクトゲート線デコーダの構成を模式的に示す回路図である。
本実施形態において、セレクトゲート線デコーダ（以下では、ＳＧデコーダとも表記する）１４２は、Ｚ方向におけるメモリセルアレイ１００の上方のＴＦＴ領域２００内の複数の電界効果トランジスタＴＲｎ，ＴＲｐを含む。
ＳＧデコーダ１４２は、メモリセルアレイ１００内の複数のセレクトゲート線ＳＧＤ，ＳＧＳのうち、アドレス情報（選択アドレス）に基づくドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳを、選択状態（活性化状態）に設定する。ＳＧデコーダ１４２は、選択されたセレクトゲート線ＳＧＤ，ＳＧＳ以外のセレクトゲート線ＳＧＤ，ＳＧＳを、非選択状態（非活性化状態）に設定する。以下において、対となるドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳの組は、セレクトゲート線セットＳＧとよばれる。本例において、セレクトゲート線セットＳＧの数は、４つである。
ＳＧデコーダ１４２は、アドレスデコード回路６０と、選択回路６１とを含む。
アドレスデコード回路６０は、複数のデコードユニットＤＵ（ＤＵ０，ＤＵ１，ＤＵ２，ＤＵ３）を含む。各デコードユニットＤＵは、複数のセレクトゲート線セットＳＧのうち対応する１つに関連付けられている。
例えば、デコードユニットＤＵの数は、ブロックＢＬＫ内のセレクトゲート線セットＳＧの数と同じである。本例において、４つのデコードユニットＤＵが、アドレスデコード回路６０内に設けられている例が、示されている。但し、デコードユニットＤＵの個数は、メモリセルアレイ１００内のセレクトゲート線セットの数に応じて、変更される。
複数のデコードユニットＤＵは、供給されるアドレス情報に対する互いに異なる計算処理（デコード処理）を用いて、セレクトゲート線アドレスＡＤＤ－ＳＧをデコードする。
例えば、或るブロックＢＬＫ（又は或るサブブロック又はストリングユニット）が４つのセレクトゲート線セットＳＧを有する場合、或るブロックのセレクトゲート線は、２ビットの信号Ａ０，Ａ１で示される。
この場合において、各デコードユニットＤＵ（ＤＵ０，ＤＵ１，ＤＵ２，ＤＵ３）は、２つのｎチャネル型のトランジスタＴＲｎ０，ＴＲｎ１、及び２つのｐチャネル型のトランジスタＴＲｐ０，ＴＲｐ１を含む。
各デコードユニットＤＵにおいて、トランジスタＴＲｎ１（ＴＲｎ１ａ，ＴＲｎ１ｂ，ＴＲｎ１ｃ，ＴＲｎ１ｄ）のソース／ドレインの一方は、グランド電圧Ｖｓｓが印加された端子（以下では、グランド端子Ｖｓｓと表記される）に接続される。トランジスタＴＲｎ１のソース／ドレインの他方は、トランジスタＴＲｎ０（ＴＲｎ０ａ，ＴＲｎ０ｂ，ＴＲｎ０ｃ，ＴＲｎ０ｄ）のソース／ドレインの一方に接続される。トランジスタＴＲｎ０のソース／ドレインの他方は、対応するデコード信号線ＤＥＣ（ＤＥＣ０，ＤＥＣ１，ＤＥＣ２，ＤＥＣ３）に接続される。
このように、デコードユニットＤＵ内において、複数のトランジスタＴＲｎは、グランド端子Ｖｓｓとデコード信号線ＤＥＣとの間において、トランジスタＴＲｎの電流経路が直列に接続されている。
各デコードユニットＤＵにおいて、トランジスタＴＲｐ０（ＴＲｐ０ａ，ＴＲｐ０ｂ，ＴＲｐ０ｃ，ＴＲｐ０ｄ）のソース／ドレインの一方は、電圧Ｖｄｄが印加された端子（以下では、電源端子Ｖｄｄと表記される）に接続される。トランジスタＴＲｐ０のソース／ドレインの他方は、対応するデコード信号線ＤＥＣに接続される。トランジスタＴＲｐ１（ＴＲｐ１ａ，ＴＲｐ１ｂ，ＴＲｐ１ｃ，ＴＲｐ１ｄ）のソース／ドレインの一方は、電源端子Ｖｄｄに接続される。トランジスタＴＲｐ１のソース／ドレインの他方は、対応するデコード信号線ＤＥＣに接続される。
このように、デコードユニットＤＵ内において、複数のトランジスタＴＲｐは、電源端子Ｖｄｄとデコード信号線ＤＥＣとの間において、トランジスタＴＲｎの電流経路が並列に接続されている。
セレクトゲート線アドレスＡＤＤ－ＳＧは、複数の信号（以下では、アドレスビット信号ともよばれる）Ａ０，Ａ１を含む。信号Ａ０又は信号ｂＡ０のうちいずれか一方が、デコードユニットＤＵに応じて、トランジスタＴＲｎ０のゲートに供給される。信号Ａ１又は信号ｂＡ１のうちいずれか一方が、デコードユニットＤＵに応じて、トランジスタＴＲｎ１のゲートに供給される。信号ｂＡ０は、信号Ａ０の反転信号である。信号ｂＡ１は、信号Ａ１の反転信号である。
信号Ａ０又は信号ｂＡ０のうちいずれか一方が、デコードユニットＤＵに応じて、トランジスタＴＲｐ０のゲートに供給される。信号Ａ１又は信号ｂＡ１のうちいずれか一方が、デコードユニットＤＵに応じて、トランジスタＴＲｐ１のゲートに供給される。
選択回路６１は、複数のドレイン側セレクトゲート線セレクタ（以下では、ドレイン側ＳＧセレクタとも表記される）ＳＵＤ（ＳＵＤ０，ＳＵＤ１，ＳＵＤ２，ＳＵＤ３）及び複数のソース側セレクトゲート線セレクタ（以下では、ソース側ＳＧセレクタとも表記される）ＳＵＳ（ＳＵＳ０，ＳＵＳ１，ＳＵＳ２，ＳＵＳ３）を含む。
ドレイン側ＳＧセレクタＳＵＤは、複数のドレイン側セレクトゲート線ＳＧＤのうち対応する１つに関連付けられている。ソース側ＳＧセレクタＳＵＳは、複数のソース側セレクトゲート線ＳＧＳのうち対応する１つに関連付けられている。
各ＳＧセレクタＳＵＤは、ｎチャネル型のトランジスタＴＲｎ２（ＴＲｎ２ａ，ＴＲｎ２ｂ，ＴＲｎ２ｃ，ＴＲｎ２ｄ）、及びｐチャネル型のトランジスタＴＲｐ２（ＴＲｐ２ａ，ＴＲｐ２ｂ，ＴＲｐ２ｃ，ＴＲｐ２ｄ）を含む。
各ＳＧセレクタＳＵＤにおいて、トランジスタＴＲｎ２のソース／ドレインの一方は、グランド端子Ｖｓｓに接続され、トランジスタＴＲｎ２のソース／ドレインの他方は、ノードＮＤｄ（ＮＤｄ０，ＮＤｄ１，ＮＤｄ２，ＮＤｄ３）に接続される。各ＳＧセレクタＳＵＤにおいて、トランジスタＴＲｐ２のソース／ドレインの一方は、電圧Ｖｓｇｄが印加された端子（以下では、電源端子Ｖｓｇｄとも表記される）に接続されている。トランジスタＴＲｐ２のソース／ドレインの他方は、ノードＮＤｄに接続される。
各ＳＧセレクタＳＵＤのノードＮＤｄは、複数のドレイン側セレクトゲート線ＳＧＤのうち対応する１つに接続されている。
各ドレイン側ＳＧセレクタＳＵＤにおいて、トランジスタＴＲｎ２のゲート及びトランジスタＴＲｐ２のゲートは、複数のデコード信号線ＤＥＣのうち対応する１つに接続されている。各ＳＧセレクタＳＵＤにおいて、デコード信号線ＤＥＣの電位（デコード信号の信号レベル）に応じて、トランジスタＴＲｎ２及びトランジスタＴＲｐ２のうちいずれか一方が、オンする。
各ＳＧセレクタＳＵＳは、ｎチャネル型のトランジスタＴＲｎ３（ＴＲｎ３ａ，ＴＲｎ３ｂ，ＴＲｎ３ｃ，ＴＲｎ３ｄ）、及びｐチャネル型のトランジスタＴＲｐ３（ＴＲｐ３ａ，ＴＲｐ３ｂ，ＴＲｐ３ｃ，ＴＲｐ３ｄ）を含む。
各ＳＧセレクタＳＵＳにおいて、トランジスタＴＲｎ３のソース／ドレインの一方は、グランド端子Ｖｓｓに接続され、トランジスタＴＲｎ３のソース／ドレインの他方は、ノードＮＤｓ（ＮＤｓ０，ＮＤｓ１，ＮＤｓ２，ＮＤｓ３）に接続される。各ＳＧセレクタＳＵＳにおいて、トランジスタＴＲｐ３のソース／ドレインの一方は、電圧Ｖｓｇｓが印加された端子（以下では、電源端子Ｖｓｇｓとも表記される）に接続されている。トランジスタＴＲｐ３のソース／ドレインの他方は、ノードＮＤｓに接続される。
各ＳＧセレクタＳＵＳのノードＮＤｓは、複数のソース側セレクトゲート線ＳＧＳのうち対応する１つに接続されている。
各ソース側ＳＧセレクタＳＵＳにおいて、トランジスタＴＲｎ３のゲート及びトランジスタＴＲｐ３のゲートは、複数のデコード信号線ＤＥＣのうち対応する１つに接続されている。各ＳＧセレクタＳＵＳにおいて、デコード信号線ＤＥＣの電位に応じて、トランジスタＴＲｎ３及びトランジスタＴＲｐ３のうちいずれか一方が、オンする。
ＳＧデコーダ１４２は、複数のインバータＩＮＶ０，ＩＮＶ１を含む。
各アドレスビット信号Ａ０，Ａ１が、対応するインバータＩＮＶ０，ＩＮＶ１に供給される。インバータＩＮＶ０は、アドレスビット信号Ａ０の反転信号（以下では、反転アドレスビット信号とよばれる）ｂＡ０を出力する。インバータＩＮＶ１は、アドレスビット信号Ａ１の反転アドレスビット信号ｂＡ１を出力する。
ＳＧデコーダ１４２は、アドレスビット信号Ａ０，Ａ１及びその反転信号ｂＡ０，ｂＡ１を用いて、セレクトゲート線ＳＧＤ，ＳＧＳの選択状態及び非選択状態を制御する。
（動作例）
ＳＧデコーダ１４２は、複数のセレクトゲート線セットのうちアドレス情報ＡＤＤに基づく１つを、選択する。
ＳＧデコーダ１４２において、複数のデコードユニットＤＵのそれぞれは、セレクトゲート線アドレスを受ける。
各デコードユニットＤＵは、セレクトゲート線アドレスをデコードする。各デコードユニットＤＵは、デコード結果を示す信号（以下では、デコード信号）を、対応するドレイン側及びソース側のＳＧセレクタＳＵＤ，ＳＵＳに出力する。
セレクトゲート線アドレスに対応するデコードユニットＤＵは、選択状態を示すデコード信号を出力する。他のデコードユニットＤＵは、非選択状態を示すデコード信号を出力する。
選択回路において、各ＳＧセレクタＳＵＤ，ＳＵＳは、対応するデコードユニットＤＵからのデコード信号を受ける。
ＳＧセレクタＳＵＤ，ＳＵＳが、選択状態を示すデコード信号を受けた場合、ＳＧセレクタＳＵＤ，ＳＵＳは、対応するセレクトゲート線セットＳＧを、選択状態にする。ＳＧセレクタが、非選択状態を示すデコード信号を受けた場合、ＳＧセレクタは、対応するセレクトゲート線セットＳＧを、非選択状態に設定する。
これによって、メモリセルアレイ内の複数のセレクトゲート線セットのうちいずれか１つが、選択される。
図１２のように、セレクトゲート線アドレスＡＤＤ－ＳＧが２ビットによって示される場合を例示して、より具体的に、ＳＧデコーダ１４２の動作例を説明する。
２ビットのセレクトゲート線アドレスＡＤＤ－ＳＧは、２つのアドレスビット信号Ａ０，Ａ１を含む。
２ビットのアドレスＡＤＤ－ＳＧにおいて、アドレス信号Ａ０は下位のビットに対応し、アドレス信号Ａ１は上位のビットに対応する。
セレクトゲート線ＳＧＤ，ＳＧＳのアドレスが、２ビットによって示される場合、１つのメモリセルアレイ１００は、４つのドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３）及び４つのソース側セレクトゲート線ＳＧＳ（ＳＧＳ０，ＳＧＳ１，ＳＧＳ２，ＳＧＳ３）を含む。
図１２のＳＧデコーダ１４２は、セレクトゲート線アドレスＡＤＤ－ＳＧに基づいて、４つのセレクトゲート線セットＳＧうち１つを、選択する。
尚、セレクトゲート線アドレスＡＤＤ－ＳＧによって選択される単位は、メモリセルアレイ１００内の構成に応じて異なる。例えば、セレクトゲート線アドレスＡＤＤ－ＳＧは、メモリセルアレイ１００のブロックアドレス、又は、ブロック内に割り当てられたブロックより小さい選択単位（例えば、サブブロック又はストリングユニット）のアドレスに相当する。
セレクトゲート線アドレスＡＤＤ－ＳＧの各アドレスビット信号Ａ０，Ａ１が、対応するインバータＩＮＶ０，ＩＮＶ１に供給される。インバータＩＮＶ０は、アドレスビット信号Ａ０の反転信号ｂＡ０を出力する。インバータＩＮＶ１は、アドレスビット信号Ａ１の反転信号ｂＡ１を出力する。
アドレスデコード回路６０において、デコードユニットＤＵは、対応するセレクゲート線セットに応じて、アドレスビット信号Ａ０，ｂＡ１及び（又は）反転信号ｂＡ０，ｂＡ１を受ける。
各デコードユニットＤＵは、アドレスビット信号Ａ０，Ａ１及び（又は）反転信号ｂＡ０，ｂＡ１に基づいて、デコード信号を生成する。
例えば、セレクトゲート線アドレスＡＤＤ－ＳＧの値が“００”である場合、デコードユニットＤＵ０は、“１”の信号ｂＡ０及び“１”の信号ｂＡ１を受ける。
この場合において、他のデコードユニットＤＵ１，ＤＵ２，ＤＵ３は、以下のように、アドレスビット信号をそれぞれ受ける。
デコードユニットＤＵ１は、“０”の信号Ａ０及び“１”の信号ｂＡ１を受ける。デコードユニットＤＵ２は、“１”の信号ｂＡ０及び“０”の信号Ａ１を受ける。デコードユニットＤＵ３は、“０”の信号Ａ０及び“０”の信号Ａ１を受ける。
尚、“０”の信号は、“Ｌ”レベルの信号に関連付けられる。“１”の信号は、“Ｈ”レベルの信号に関連付けられる。例えば、“Ｈ”レベルの信号を示す電圧値（例えば、電源電圧）は、“Ｌ”レベルの信号を示す電圧値（例えば、グランド電圧Ｖｓｓ）より高い。
デコードユニットＤＵ０において、“Ｈ”（＝“１”）レベルの信号が、各トランジスタＴＲｎ０，ＴＲｎ１のゲート及び各トランジスタＴＲｐ０，ＴＲｐ１のゲートに、供給される。
“Ｈ”レベルの信号ｂＡ０，ｂＡ１によって、デコードユニットＤＵ０において、ｎチャネル型のトランジスタＴＲｎ０，ＴＲｎ１の全ては、オンする。グランド端子Ｖｓｓが、オン状態のトランジスタｎＴＲを介して、デコード信号線ＤＥＣ０に接続される。
“Ｈ”レベルの信号ｂＡ０，ｂＡ１によって、デコードユニットＤＵ０のｐチャネル型のトランジスタＴＲｐ０，ＴＲｐ１の全ては、オフする。電源端子Ｖｄｄは、オフ状態のトランジスタＴＲｐ０，ＴＲｐ１によって、デコード信号線ＤＥＣ０から電気的に分離される。
この結果として、デコードユニットＤＵ０は、“Ｌ”レベルのデコード信号を、デコード信号線ＤＥＣ０に出力する。
デコードユニットＤＵ１において、“０”の信号Ａ０によって、トランジスタＴＲｎ０ｂはオフし、トランジスタＴＲｐ１ｂはオンする。グランド端子Ｖｓｓは、オフ状態のトランジスタＴＲｎ０ｂによって、デコード信号線ＤＥＣ１から電気的に分離される。電源端子Ｖｄｄは、オン状態のトランジスタＴＲｐ１ｂによってデコード信号線ＤＥＣ１に電気的に接続される。
これによって、デコードユニットＤＵ１は、電圧Ｖｄｄを、デコード信号線ＤＥＣ１に出力する。
デコードユニットＤＵ２において、“０”の信号Ａ１によって、トランジスタＴＲｎ１ｃはオフし、トランジスタＴＲｐ０ｃはオンする。グランド端子Ｖｓｓは、オフ状態のトランジスタＴＲｎ１ｃによって、デコード信号線ＤＥＣ２から電気的に分離される。電源端子Ｖｄｄは、オン状態のトランジスタＴＲｐ０ｃによってデコード信号線ＤＥＣ２に電気的に接続される。
これによって、デコードユニットＤＵ２は、電圧Ｖｄｄを、デコード信号線ＤＥＣ２に出力する。
デコードユニットＤＵ３において、“０”の信号Ａ０，Ａ１によって、トランジスタＴＲｎ０ｄ，ＴＲｎ１ｄはオフし、トランジスタＴＲｐ０ｄ，ＴＲｐ１ｄはオンする。グランド端子Ｖｓｓは、オフ状態のトランジスタＴＲｎ０ｄ，ＴＲｎ１ｄによって、デコード信号線ＤＥＣ３から電気的に分離される。電源端子Ｖｄｄは、オン状態のトランジスタＴＲｐ０ｄ，ＴＲｐ１ｄによってデコード信号線ＤＥＣ３に電気的に接続される。
これによって、デコードユニットＤＵ３は、電圧Ｖｄｄを、デコード信号線ＤＥＣ３に出力する。
このように、セレクトゲート線アドレスＡＤＤ－ＳＧの信号Ａ０，Ａ１，ｂＡ０，ｂＡ１の信号レベルに応じて、複数のデコードユニットＤＵのうち選択された１つのデコードユニットＤＵは、“Ｌ”レベルのデコード信号を出力する。非選択の他の複数のデコードユニットＤＵは、“Ｈ”レベルのデコード信号を出力する。
各ＳＧセレクタＳＵは、対応するデコードユニットＤＵからのデコード信号を受ける。
ＳＧセレクタＳＵＤ０，ＳＵＳ０は、デコードユニットＤＵ０から“Ｌ”レベルのデコード信号を受ける。
他のＳＧセレクタＳＵＤ１，ＳＵＤ２，ＳＵＤ３，ＳＵＳ１，ＳＵＳ２，ＳＵＳ３は、デコードユニットＤＵ１，ＤＵ２，ＤＵ３から“Ｈ”レベルのデコード信号を、それぞれ受ける。
ＳＧセレクタＳＵＤ０において、ｎチャネル型のトランジスタＴＲｎ２ａは、“Ｌ”レベルのデコード信号によって、オフする。グランド端子Ｖｓｓは、オフ状態のトランジスタＴＲｎ２ａによって、ノードＮＤｄ０から電気的に分離される。ｐチャネル型のトランジスタＴＲｐ２ａは、“Ｌ”レベルのデコード信号によって、オンする。電源端子Ｖｓｇｄは、オン状態のトランジスタＴＲｐ２ａによって、ノードＮＤｄ０に電気的に接続される。
ＳＧセレクタＳＵＳ０において、ｎチャネル型のトランジスタＴＲｎ３ａは、“Ｌ”レベルのデコード信号によって、オフする。グランド端子Ｖｓｓは、オフ状態のトランジスタＴＲｎ３ａによって、ノードＮＤｓ０から電気的に分離される。ｐチャネル型のトランジスタＴＲｐ３ａは、“Ｌ”レベルのデコード信号によって、オンする。電源端子Ｖｓｇｓは、オン状態のトランジスタＴＲｐ３ａによって、ノードＮＤｓ０に電気的に接続される。
この結果として、電圧Ｖｓｇｄが、ドレイン側セレクトゲート線ＳＧＤ０に印加される。電圧Ｖｓｇｓが、ソース側セレクトゲート線ＳＧＳ０に印加される。
これによって、セレクトゲート線ＳＧＤ０，ＳＧＳ０は、選択状態になる。印加された電圧Ｖｓｇｄによって、セレクトゲート線ＳＧＤ０に接続されたセレクトトランジスタＳＴ１は、オンする。印加された電圧Ｖｓｇｓによって、セレクトゲート線ＳＧＳ０に接続されたセレクトトランジスタＳＴ２は、オンする。
他のドレイン側ＳＧセレクタＳＵＤ１，ＳＵＤ２，ＳＵＤ３において、“Ｈ”レベルのデコード信号によって、トランジスタＴＲｎ２はオンし、トランジスタＴＲｐ２はオフする。これによって、グランド電圧Ｖｓｓが、ドレイン側セレクトゲート線ＳＧＤ１，ＳＧＤ２，ＳＧＤ３のそれぞれに印加される。
この結果として、ドレイン側セレクトゲート線ＳＧＤ１，ＳＧＤ２，ＳＧＤ３のそれぞれに接続されたセレクトトランジスタＳＴ１は、オフする。
他のソース側ＳＧセレクタＳＵＳ１，ＳＵＳ２，ＳＵＳ３において、“Ｈ”レベルのデコード信号によって、トランジスタＴＲｎ３はオンし、トランジスタＴＲｐ３はオフする。これによって、グランド電圧Ｖｓｓが、ソース側セレクトゲート線ＳＧＳ１，ＳＧＳ２，ＳＧＳ３のそれぞれに印加される。
この結果として、ソース側セレクトゲート線ＳＧＳ１，ＳＧＳ２，ＳＧＳ３のそれぞれに接続されたセレクトトランジスタＳＴ２は、オフする。
このように、選択されたセレクトゲート線ＳＧＤ０，ＳＧＳ０以外のセレクトゲート線ＳＧＤ０，ＳＧＳ０は、非選択状態になる。
セレクトゲート線アドレスのアドレスビット信号Ａ０，Ａ１が、“０１”、“１０”及び“１１”である場合においても、デコードユニットＤＵ１，ＤＵ２，ＤＵ３のうちいずれか１つが、“Ｌ”レベルのデコード信号を出力する。“Ｌ”レベルのデコード信号が供給されたＳＧセレクタが、セレクトゲート線ＳＧＤ，ＳＧＳを選択状態にする。
このように、本実施形態において、図１２のＳＧデコーダ１４２は、アドレス情報ＡＤＤに基づくドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳを、選択できる。
（構造例）
図１３及び図１４を参照して、本実施形態のフラッシュメモリにおける、ＳＧデコーダの構造例について説明する。
図１３は、本実施形態のフラッシュメモリにおける、ＳＧデコーダのアドレスデコード回路の構造例を模式的に示す平面図である。
図１４は、本実施形態のフラッシュメモリにおける、ＳＧデコーダの構造例を模式的に示す断面図である。図１４は、図１３のＡ１－Ａ１線に沿う断面を示す。
尚、図１４のＸ方向に沿う断面は、図１１の例と実質的に同じであるため、本例におけるＸ方向に沿う断面構造の説明は、省略される。
図１３及び図１４に示されるように、複数の半導体層３００ａ（３００ａ－０，３００ａ－１，３００ａ－２，３００ａ－３）及び複数の半導体層３００ｂ（３００ｂ－０，３００ｂ－１，３００ｂ－２，３００ｂ－３）が、Ｚ方向におけるメモリセルアレイ１００の上方のＴＦＴ領域２００内に設けられている。複数の半導体層３００ａ，３００ｂは、Ｚ方向において基板の上面から同じ高さに設けられている。各半導体層３００ａ，３００ｂは、Ｙ方向に延びる。
アドレスデコード回路６０が設けられた領域Ｒ６０は、メモリセルアレイ１００の上方に設けられている。
領域Ｒ６０内において、ｎチャネル型の電界効果トランジスタ（例えば、ＴＦＴ）ＴＲｎ０ａ，ＴＲｎ１ａは、各半導体層３００ａ上に設けられている。
例えば、デコードユニットＤＵ０において、２つのトランジスタＴＲｎ０ａ，ＴＲｎ１ａは、半導体層３００ａ－０上に設けられている。
２つのゲート電極３５ａ－０ａ，３５ａ－１ａが、ゲート絶縁膜３４を介して、半導体層３００ａ－０上に設けられている。例えば、絶縁層（以下では、側壁絶縁層ともよばれる）３９が、ゲート電極３５ａの側面上に設けられている。
複数のソース／ドレイン層３０ａ，３１ａ，３３ａは、半導体層３００ａ－０内に設けられている。チャネル領域３２ａが、ソース／ドレイン層３０ａ，３１ａ，３３ａ間において半導体層３００ａ－０内に設けられている。
１つの半導体層３００ａ－０上においてＹ方向に隣り合う２つのトランジスタＴＲｎ０ａ，ＴＲｎ１ａは、ソース／ドレイン層３３ａを共有する。
これによって、各半導体層３００ａ－０上のトランジスタＴＲｎ０ａ，ＴＲｎ１ａの電流経路は、直列に接続される。
半導体層３００ａ－０の一端は、導電層（例えば、金属層）４０ａに電気的に接続されている。導電層４０ａは、Ｙ方向に延びる。導電層４０ａは、Ｚ方向において半導体層３００ａ－０，３００ｂ－０とメモリセルアレイ１００との間に設けられている。Ｚ方向における導電層４０ａの位置は、Ｚ方向における半導体層３００ａの位置より低い。
コンタクトプラグ４１ａが、Ｙ方向における半導体層３００ａ－０の一端（ソース／ドレイン層３１ａ）の下面下に設けられている。コンタクトプラグ４１ａは、半導体層３００ａ－０と導電層４０ａとの間に設けられている。半導体層３００ａ－０は、コンタクトプラグ４１ａを介して導電層４０ａに接続されている。
半導体層３００ａ－０の他端（ソース／ドレイン層３０ａ）は、半導体層３０１に接続されている。半導体層３０１は、Ｘ方向に延在する。複数の半導体層３００ａ－０は、１つの半導体層３０１に共通接続されている。半導体層３０１は、グランド端子Ｖｓｓに接続されている。グランド電圧Ｖｓｓが、半導体層３０１から複数の半導体層３００ａ－０に供給される。
例えば、半導体層３００ａ－０及び半導体層３０１は、連続した１つの層である。
Ｘ方向に並ぶソース／ドレイン層３１ａは、デコードユニットＤＵ毎に分離されている。Ｘ方向に並ぶソース／ドレイン層３３ａは、デコードユニットＤＵ毎に分離されている。
複数の導電層（例えば、金属層）４８ａ（４８ａ－０，４８ａ－１，４８ａ－２，４８ａ－３）が、ゲート電極３５ａ－０ａ，３５ａ－１ａの上方に設けられている。各導電層４８ａは、Ｘ方向に延びる。
４つの導電層４８ａが、Ｘ方向に並ぶ複数のゲート電極３５ａの上方に配置されている。Ｚ方向における導電層４８ａの位置は、Ｚ方向における半導体層３００ａの位置より高い。
アドレスビット信号が、各導電層４８ａに供給される。
上述のように、セレクトゲート線アドレスＡＤＤ－ＳＧが２ビットのアドレスビット信号を含む場合、信号Ａ０が、導電層４８ａ－０に供給され、反転信号ｂＡ０が、導電層４８ａ－１に供給される。信号Ａ１が、導電層４８ａ－２に供給され、反転信号ｂＡ１が、導電層４８ａ－３に供給される。
例えば、デコードユニットＤＵ０のトランジスタＴＲｎ０，ＴＲｎ１において、導電層４８ａ－１が、コンタクトプラグＣＰを介して、ゲート電極３５ａ－０ａに接続され、導電層４８ａ－３が、コンタクトプラグＣＰを介して、ゲート電極３５ａ－１ａに接続される。
他のデコードユニットＤＵ１，ＤＵ２，ＤＵ３に関して、各半導体層３００ａ上のトランジスタＴＲｎ０，ＴＲｎ１は、上述の構造と実質的に同じ構造を有する。但し、各ゲート電極３５ａに接続される導電層４８ａ－０，４８ａ－１，４８ａ－２，４８ａ－３は、デコードユニットＤＵ毎に異なる。
ｐチャネル型の電界効果トランジスタ（例えば、ＴＦＴ）ＴＲｐ０，ＴＲｐ１は、各半導体層３００ｂ上に設けられている。
例えば、デコードユニットＤＵ０において、２つのトランジスタＴＲｐ０ａ，ＴＲｐ１ａは、半導体層３００ｂ－０上に設けられている。
２つのゲート電極３５ｂ－０ａ，３５ｂ－１ａが、ゲート絶縁膜３４を介して半導体層３００ｂ－０上に設けられている。例えば、側壁絶縁層３９が、ゲート電極３５ｂの側面上に設けられている。
複数のソース／ドレイン層３０ｂ（３０ｂａ，３０ｂｂ），３１ｂは、半導体層３００ｂ内に設けられている。チャネル領域３２ｂが、ソース／ドレイン層３０ｂ，３１ｂ間において半導体層３００ｂ内に設けられている。
Ｘ方向に並ぶ複数の半導体層３００ｂにおいて、Ｘ方向に並ぶソース／ドレイン層３０ｂａは、半導体層３０２を介して接続される。半導体層３０２は、Ｘ方向に延びる。半導体層３０２は、電源端子Ｖｄｄに接続されている。電源電圧Ｖｄｄが、半導体層３０２から複数の半導体層３００ｂに供給される。
例えば、半導体層３００ｂと半導体層３０２とは、連続した１つの層である。
尚、複数のソース／ドレイン層３０ｂａは、コンタクトプラグ及び導電層を介して、接続されてもよい。
Ｘ方向に並ぶ複数の半導体層３００ｂにおいて、Ｘ方向に並ぶソース／ドレイン層３０ｂｂは、半導体層３０３を介して接続される。半導体層３０３は、電源端子Ｖｄｄに接続されている。電源電圧Ｖｄｄが、半導体層３０３から複数の半導体層３００ｂに供給される。
例えば、半導体層３００ｂと半導体層３０３とは、連続した１つの層である。
尚、複数のソース／ドレイン層３０ｂｂは、コンタクトプラグ及び導電層を介して、接続されてもよい。
１つの半導体層３００ｂ上においてＹ方向に隣り合う２つのトランジスタＴＲｐ０ａ，ＴＲｎ１ａは、ソース／ドレイン層３１ｂを共有する。
ソース／ドレイン層３１ｂは、コンタクトプラグ４１ｂを介して、Ｚ方向における半導体層３００ｂの下方の導電層４０ａに電気的に接続されている。
コンタクトプラグ４１ｂは、Ｚ方向においてソース／ドレイン層３１ｂと重なる。Ｙ方向に並ぶソース／ドレイン層３１ｂは、互いに分離されている。
複数の導電層（例えば、金属層）４８ｂが、ゲート電極３５ｂ－０ａ，３５ｂ－１ａの上方に設けられている。各導電層４８ｂは、Ｘ方向に延びる。
４つの導電層４８ｂが、Ｘ方向に並ぶ複数のゲート電極３５ｂの上方に配置されている。Ｚ方向における導電層４８ｂの位置は、Ｚ方向における半導体層３００ｂの位置より高い。
アドレスビット信号が、各導電層４８ｂに供給される。
上述のように、セレクトゲート線アドレスＡＤＤ－ＳＧが２ビットのアドレスビット信号を含む場合、信号Ａ０が、導電層４８ｂ－０に供給され、反転信号ｂＡ０が、導電層４８ｂ－１に供給される。信号Ａ１が、導電層４８ｂ－２に供給され、反転信号ｂＡ１が、導電層４８ｂ－３に供給される。
例えば、デコードユニットＤＵ０のトランジスタＴＲｐ０，ＴＲｐ１において、導電層４８ｂ－１が、コンタクトプラグＣＰを介して、ゲート電極３５ｂ－０ａに接続され、導電層４８ｂ－３が、コンタクトプラグＣＰを介して、ゲート電極３５ｂ－１ａに接続される。
他のデコードユニットＤＵに関して、各半導体層３００ｂ上のトランジスタＴＲｐ０，ＴＲｐ１は、上述の構造と実質的に同じ構造を有する。但し、各ゲート電極３５ｂに接続される導電層４８ｂ－０，４８ｂ－１，４８ｂ－２，４８ｂ－３は、デコードユニットＤＵ毎に異なる。
ドレイン側ＳＧセレクタＳＵＤ及びソース側ＳＧセレクタＳＵＳは、Ｚ方向におけるメモリセルアレイ１００の上方の領域Ｒ６１Ｄ，Ｒ６１Ｓ内に設けられている。
ドレイン側ＳＧセレクタＳＵＤが設けられた領域Ｒ６１Ｄは、アドレスデコード回路６０が設けられた領域Ｒ６０のＹ方向の一端側に設けられている。ソース側ＳＧセレクタＳＵＳが設けられた領域Ｒ６１Ｓは、アドレスデコード回路６０が設けられた領域Ｒ６０のＹ方向の一端側に設けられている。
例えば、ドレイン側ＳＧセレクタＳＵＤ及びソース側ＳＧセレクタＳＵＳは、対応するセレクトゲート線セットＳＧの近傍の領域（例えば、対応するセレクトゲート線の上方の領域）内に設けられている。複数の導電層及びコンタクトプラグを介して、各ＳＧセレクタＳＵＤ，ＳＵＳは、対応するデコードユニットＤＵに接続される。
デコードユニットＤＵとＳＧセレクタＳＵ（ＳＵＤ，ＳＵＳ）との接続のために、デコード信号線ＤＥＣに含まれる複数の導電層４０ａ，４８ｄ，４８ｓ及び複数のコンタクトプラグが、領域Ｒ６０から領域Ｒ６１Ｄ，Ｒ６１Ｓまでの間の領域内において、所望のレイアウトで引き回される。
各ＳＧセレクタＳＵの配置領域Ｒ６１Ｄ，Ｒ６１Ｓ内に、半導体層３００ａ（３００ａ－ｄ，３００ａ－ｓ）と半導体層３００ｂ（３００ｂ－ｄ，３００ｂ－ｓ）とが、設けられている。
ドレイン側ＳＧセレクタＳＵＤの領域Ｒ６１Ｄ内において、ｎチャネル型のトランジスタＴＲｎ２ａ（ＴＲｎ２ａ，ＴＲｎ２ｂ，ＴＲｎ２ｃ，ＴＲｎ２ｄ）のそれぞれは、半導体層３００ａ－ｄ上に設けられている。
トランジスタＴＲｎ２のゲート電極３５ａｄは、ゲート絶縁層３４を介して半導体層３００ａ－ｄの上方に設けられている。
トランジスタＴＲｎ２の２つのソース／ドレイン層（ｎ型の半導体領域）３０ａｄ，３１ａｄは、半導体層３００ａ－ｄ内に設けられている。チャネル領域３２ａｄは、２つのソース／ドレイン層３０ａｄ，３１ａｄ間において、半導体層３００ａ－ｄ内に設けられている。
ソース／ドレイン層３０ａｄは、グランド端子Ｖｓｓに接続されている。ソース／ドレイン層３１ａｄは、コンタクトプラグ４１ｎｄを介して、導電層（ノードＮＤｄ）４０ｄに接続されている。Ｚ方向における導電層４０ｄの位置は、Ｚ方向における半導体層３００ａ－ｄの位置より低い。Ｚ方向における導電層４０ｄの位置は、Ｚ方向における導電層４０ａの位置と同じである。
ゲート電極３５ａｄは、プラグ４９ａｄを介して、導電層４８ｄに接続されている。Ｚ方向における導電層４８ｄの位置は、Ｚ方向における半導体層３００ａ－ｄの位置より高い。Ｚ方向における導電層４８ｄの位置は、Ｚ方向における導電層４８ａの位置と同じである。
ドレイン側ＳＧセレクタＳＵＤの領域Ｒ６１Ｄ内において、ｐチャネル型のトランジスタＴＲｐ２（ＴＲｐ２ａ，ＴＲｐ２ｂ，ＴＲｐ２ｃ，ＴＲｐ２ｄ）のは、半導体層３００ｂ－ｄ上に設けられている。
ｐチャネル型のトランジスタＴＲｐ２のゲート電極３５ｂｄは、ゲート絶縁層３４を介して半導体層３００ｂ－ｄの上方に設けられている。
トランジスタＴＲｐ２の２つのソース／ドレイン層（ｐ型の半導体領域）３０ｂｄ，３１ｂｄは、半導体層３００ｂ－ｄ内に設けられている。チャネル領域３２ｂｄは、２つのソース／ドレイン層３０ｂｄ，３１ｂｄ間において、半導体層３００ｂ－ｄ内に設けられている。
ソース／ドレイン層３０ｂｄは、電源端子Ｖｓｇｄに接続されている。ソース／ドレイン層３１ｂｄは、コンタクトプラグ４１ｐｄを介して、導電層４０ｄ（ノードＮＤｄ）に接続されている。
ゲート電極３５ｂｄは、コンタクトプラグ４９ｂｄを介して、導電層４８ｄに接続されている。
導電層４８ｄは、コンタクトプラグ４１ｄ，４９ｄ及び導電層３０９ｄを介して、導電層４０ａに接続されている。導電層３０９ｄは、例えば、半導体層（例えば、ｎ型の半導体層）である。Ｚ方向における導電層３０９ｄの位置は、Ｚ方向における半導体層３００の位置と実質的に同じである。
ソース側ＳＧセレクタＳＵＳの領域Ｒ６１Ｓ内において、ｎチャネル型のトランジスタＴＲｎ３（ＴＲｎ３ａ，ＴＲｎ３ｂ，ＴＲｎ３ｃ，ＴＲｎ３ｄ）のそれぞれは、半導体層３００ａ－ｓ上に設けられている。
トランジスタＴＲｎ３のゲート電極３５ａｓは、ゲート絶縁層３４を介して半導体層３００ａ－ｓの上方に設けられている。
トランジスタＴＲｎ３の２つのソース／ドレイン層（ｎ型の半導体領域）３０ａｓ，３１ａｓは、半導体層３００ａ－ｓ内に設けられている。チャネル領域３２ａｓは、２つのソース／ドレイン層３０ａｓ，３１ａｓ間において、半導体層３００ａ－ｓ内に設けられている。
ソース／ドレイン層３０ａｓは、グランド端子Ｖｓｓに接続されている。ソース／ドレイン層３１ａｓは、コンタクトプラグ４１ｎｓを介して、導電層（ノードＮＤｓ）４０ｓに接続されている。Ｚ方向における導電層４０ｓの位置は、Ｚ方向における半導体層３００ａ－ｓの位置より低い。Ｚ方向における導電層４０ｓの位置は、Ｚ方向における導電層４０ａの位置と同じである。
ゲート電極３５ａｓは、プラグ４９ａｓを介して、導電層４８ｓに接続されている。Ｚ方向における導電層４８ｓの位置は、Ｚ方向における半導体層３００ａ－ｓの位置より高い。Ｚ方向における導電層４８ｓの位置は、Ｚ方向における導電層４８ａの位置と同じである。
ソース側ＳＧセレクタＳＵＳの領域Ｒ６１Ｓ内において、ｐチャネル型のトランジスタＴＲｐ３（ＴＲｐ３ａ，ＴＲｐ３ｂ，ＴＲｐ３ｃ，ＴＲｐ３ｄ）は、半導体層３００ｂ－ｓ上に設けられている。
ｐチャネル型のトランジスタＴＲｐ３のゲート電極３５ｂｓは、ゲート絶縁層３４を介して半導体層３００ｂ－ｓの上方に設けられている。
トランジスタＴＲｐ３の２つのソース／ドレイン層（ｐ型の半導体領域）３０ｂｓ，３１ｂｓは、半導体層３００ｂ－ｓ内に設けられている。チャネル領域３２ｂｓは、２つのソース／ドレイン層３０ｂｓ，３１ｂｓ間において、半導体層３００ｂ－ｓ内に設けられている。
ソース／ドレイン層３０ｂｓは、電源端子Ｖｓｇｓに接続されている。ソース／ドレイン層３１ｂｓは、コンタクトプラグ４１ｐｓを介して、導電層４０ｓ（ノードＮＤｄ）に接続されている。
ゲート電極３５ｂｓは、コンタクトプラグ４９ｂｓを介して、導電層４８ｓに接続されている。
導電層４８ｓは、コンタクトプラグ４１ｓ，４９ｓ及び導電層３０９ｓを介して、導電層４０ａに接続されている。導電層３０９ｓは、例えば、半導体層（例えば、ｎ型の半導体層）である。Ｚ方向における導電層３０９ｓの位置は、Ｚ方向における半導体層３００の位置と実質的に同じである。
デコード信号線ＤＥＣは、半導体層３００の下方のレイヤ（配線レベル）内に設けられた導電層４０、半導体層３００の上方のレイヤ内に設けられた導電層４８及び、導電層４０，４８間を接続する複数のコンタクトプラグを含む。レイヤ（又は配線レベル）は、Ｚ方向における基板の表面から或る高さに設けられた領域（空間）である。
これによって、ＳＧセレクタＳＵが、デコードユニットＤＵに接続される。
このように、異なるレイヤ内に設けられた複数の導電層を用いて、１つの信号線が形成されてもよい。
例えば、ソース側ＳＧセレクタの配置領域Ｒ６０Ｓにおいて、ダミー部ＤＭが、２つの半導体層３００ａ－ｓ，３００ｂ－ｓ間の領域間に設けられてもよい。
ダミー部ＤＭは、導電層３１ｘ、絶縁層３４ｘ及び導電層３５ｘを含む。導電層３５ｘは、絶縁層３４ｘを介して、Ｚ方向における導電層３１ｘの上方に設けられている。導電層３１ｘは、例えば、半導体層である。Ｚ方向における導電層３１ｘの位置は、Ｚ方向における半導体層３００の位置と同じである。
例えば、ダミー部ＤＭは、Ｙ方向に隣り合うブロック間の境界を示す。
メモリセルアレイ１００のドレイン側セレクトゲート線ＳＧＤは、コンタクトプラグ５７Ｄ，５９Ｄ及び導電層５８Ｄを介して、導電層４０ｄに接続されている。
これによって、ドレイン側セレクトゲート線ＳＧＤは、ＳＧデコーダ１４２内の対応するドレイン側ＳＧセレクタＳＵＤに接続される。
メモリセルアレイ１００のソース側セレクトゲート線ＳＧＳは、コンタクトプラグ５７Ｓ，５９Ｓ及び導電層５８Ｓを介して、導電層４０ｓに接続されている。
これによって、ソース側セレクトゲート線ＳＧＳは、ＳＧデコーダ１４２内の対応するソース側ＳＧセレクタＳＵＳに接続される。
以上のように、本実施形態のフラッシュメモリ１において、ＳＧデコーダ１４２は、メモリセルアレイ１００の上方の領域内のトランジスタ（例えば、薄膜トランジスタ）を用いて、形成され得る。
＜例２：ビット線選択回路＞
図１５を参照して、本実施形態のフラッシュメモリにおける、メモリセルアレイ上方の周辺回路の例２について、説明する。
ビット線選択回路１５１が、メモリセルアレイ１００上方のＴＦＴ領域２００内に設けられてもよい。
図１５は、本実施形態のフラッシュメモリにおける、ビット線選択回路の構造例を模式的に示す断面図である。
ビット線選択回路１５１は、複数のトランジスタＴＲｎｑを含む。例えば、ビット線選択回路１５１内における、複数のトランジスタＴＲｎｑの数は、複数のビット線ＢＬの数と同じである。
各トランジスタＴＲｎｑは、複数のビット線ＢＬのうち対応する１つに接続されている。各トランジスタＴＲｎｑは、複数のビット線コンタクトＣＢのうち対応する１つに接続されている。各トランジスタＴＲｎｑは、対応するビット線ＢＬと対応するビット線コンタクトＣＢとの間に設けられている。
各トランジスタＴＲｎｑは、ビット線ＢＬとビット線コンタクトＣＢとの間の電気的な接続及び分離を制御する。
ビット線選択回路１５１おいて、各トランジスタＴＲｎｑは、ビット線セレクタとして機能する。
ビット線セレクタとしてのトランジスタＴＲｎｑは、ｎチャネル型の電界効果トランジスタ（例えば、ＴＦＴ）である。
トランジスタＴＲｎｑは、２つのソース／ドレイン層３０ｑ，３１ｑ、チャネル領域３２ｑ、ゲート電極３５ｑ、及びゲート絶縁層３４を含む。
２つのソース／ドレイン層３０ｑ，３１ｑは、半導体層３００ａ内に設けられている。ソース／ドレイン層３０ｑ，３１ｑは、半導体領域である。
チャネル領域３２ｑは、半導体層３００ａ内において、２つのソース／ドレイン層３０ｑ，３１ｑの部分に設けられている。チャネル領域３２ｑは、ｐ型の半導体領域である。
ゲート電極３５ｑは、ゲート絶縁層３４を介して、Ｚ方向におけるチャネル領域３２ｑの上方に設けられている。
ビット線ＢＬは、Ｚ方向における半導体層３００ａの上方の領域内を、基板８０の表面に対して平行な方向（図１５の例では、Ｙ方向）に延びる。
ビット線ＢＬは、コンタクトプラグ４７ｑを介して、ソース／ドレイン層３０ｑに接続されている。コンタクトプラグ４７ｑは、Ｚ方向におけるソース／ドレイン層３０ｑの上面上に設けられている。
ビット線コンタクトＣＢは、Ｚ方向における半導体層３００ａの下方に設けられている。
ビット線コンタクトＣＢと半導体層３００ａとの間において、コンタクトプラグ４１ｑ，５７ｑ及び導電層４０ｑ，５８ｑが、設けられている。
コンタクトプラグ４１ｑは、Ｚ方向における半導体層３００ａの下面下に設けられている。コンタクトプラグ４１ｑは、ソース／ドレイン層３１ｑに接続されている。
導電層４０ｑは、Ｚ方向におけるコンタクトプラグ４１ｑの下方に設けられている。導電層４０ｑは、例えば、金属層である。
コンタクトプラグ５７ｑは、Ｚ方向における導電層４０ｑの下方に設けられている。
導電層５８ｑは、コンタクトプラグ５７ｑとビット線コンタクトＣＢとの間に設けられている。
このように、ビット線コンタクトＣＢは、コンタクトプラグ４１ｑ，５７ｑ及び導電層４０ｑ，５８ｑを介して、ソース／ドレイン層３１ｑに接続される。
コンタクトプラグ４９ｑは、Ｚ方向におけるゲート電極３５ｑの上面上に設けられている。
導電層４８ｑが、Ｚ方向におけるゲート電極３５ｑの上方に設けられている。導電層４８ｑは、コンタクトプラグ４９ｑを介してゲート電極３５ｑに接続されている。導電層４８ｑは、例えば、金属層である。
選択信号が、導電層４８ｑに供給される。
トランジスタＴＲｎｑは、導電層４８ｑに供給された選択信号ＢＣＳＥＬの信号レベルに応じて、オン又はオフする。
オン状態のトランジスタＴＲｎｑによって、ビット線ＢＬは、ビット線コンタクトＢＣに電気的に接続される。オフ状態のトランジスタＴＲｎｑによって、ビット線ＢＬは、ビット線コンタクトＢＣに電気的に分離される。
ビット線ＢＬは、オン状態のトランジスタＴＲｎｑ及び半導体層７０Ａを介して、対応する半導体層７０に接続される。
このように、ビット線選択回路１５１において、ビット線セレクタとしての各トランジスタＴＲｎｑは、ビット線ＢＬとＮＡＮＤストリングＮＳとの間の電気的な接続を制御できる。
以上のように、ビット線選択回路１５１は、メモリセルアレイ１００の上方の領域内のトランジスタ（例えば、薄膜トランジスタ）を用いて、形成され得る。
＜例３：アンプ回路＞
図１６乃至図１８を参照して、本実施形態のフラッシュメモリにおける、メモリセルアレイ上方の周辺回路の例２について、説明する。
アンプ回路１５２が、メモリセルアレイ１００上方のＴＦＴ領域２００内に設けられてもよい。
（回路例）
図１６は、本実施形態のフラッシュメモリにおける、アンプ回路の構成例を示す回路図である。
図１６に示されるように、アンプ回路（プリアンプともよばれる）１５２は、センスアンプ１５０内において、ビット線ＢＬに接続されている。
アンプ回路１５２は、ＮＡＮＤストリングＮＳ（メモリセルＭＣ）からの信号を増幅する。
アンプ回路１５２は、複数のアンプユニットＡＭＰを含む。
各アンプユニットＡＭＰは、複数のビット線ＢＬのうち対応する１つに接続されている。各アンプユニットＡＭＰは、複数のビット線コンタクトＣＢのうち対応する１つに接続されている。
アンプユニットＡＭＰは、対応するＮＡＮＤストリングＮＳ（メモリセルＭＣ）からの信号を、増幅する。アンプユニットＡＭＰは、増幅された信号を、ビット線ＢＬを介してセンスアンプ１５０に供給する。
例えば、アンプユニットＡＭＰが、ビット線セレクタの代わりに、ビット線ＢＬとビット線コンタクトＣＢとの間に設けられている。
各アンプユニットＡＭＰは、複数のトランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３，ＴＲｐｘ１，ＴＲｐｘ２を含む。
トランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３は、ｎチャネル型の電界効果トランジスタである。トランジスタＴＲｐｘ１，ＴＲｐｘ２は、ｐチャネル型は、ｐチャネル型の電界効果トランジスタである。
トランジスタＴＲｎｘ１のソース／ドレインの一方は、ノードＮＤａに接続されている。トランジスタＴＲｎｘ１のソース／ドレインの他方は、トランジスタＴＲｎｘ２のソース／ドレインの一方に接続されている。トランジスタＴＲｎｘ２のソース／ドレインの他方は、グランド端子Ｖｓｓに接続されている。
トランジスタＴＲｐｘ１のソース／ドレインの一方は、ノードＮＤａに接続されている。トランジスタＴＲｐｘ１のソース／ドレインの他方は、トランジスタＴＲｐｘ２のソース／ドレインの一方に接続されている。トランジスタＴＲｐｘ２のソース／ドレインの他方は、電圧Ｖ１が印加された端子（以下では、電源端子Ｖ１とも表記される）に接続されている。
トランジスタＴＲｎｘ２のゲートは、ノードＮＤｂに接続されている。トランジスタＴＲｘ２のゲートは、ノードＮＤｂに接続されている。
ノードＮＤａは、対応するビット線ＢＬに接続されている。ノードＮＤｂは、対応するビット線コンタクトＣＢに接続されている。
トランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｐｘ１，ＴＲｐｘ２は、インバータＩＮＶとして機能する。
トランジスタＴＲｎｘ３のソース／ドレインの一方は、対応するビット線ＢＬに接続されている。トランジスタＴＲｎｘ３のソース／ドレインの他方は、対応するビット線コンタクトＣＢに接続されている。
複数の制御信号ＲＤ，ｂＲＤ，ＷＲが、アンプユニットＡＭＰに供給される。
信号ＲＤが、トランジスタＴＲｎｘ１のゲートに供給される。信号ｂＲＤが、トランジスタＴＲｐｘ１のゲートに供給される。信号ｂＲＤは、信号ＲＤの反転信号である。信号ＲＤと信号ｂＲＤとは、相補の関係を有する。
信号ＷＲが、トランジスタＴＲｎｘ３のゲートに供給される。
信号ＲＤ，ｂＲＤは、読み出し動作の実行を示す制御信号である。信号ＲＤ，ｂＲＤによって、読み出し動作時、トランジスタＴＲｎｘ１，ＴＲｐｘ１（及びトランジスタＴＲｎｘ２，ＴＲｐｘ２）は、活性化される。書き込み動作時、トランジスタＴＲｎｘ１，ＴＲｐｘ１（及びトランジスタＴＲｎｘ２，ＴＲｐｘ２）は、信号ＲＤ，ｂＲＤによって、非活性化される。
読み出し動作時、信号ＲＤの信号レベルは“Ｈ”レベルに設定され、信号ｂＲＤの信号レベルは“Ｌ”レベルに設定される。書き込み動作時、信号ＲＤの信号レベルは“Ｌ”レベルに設定され、信号ｂＲＤの信号レベルは“Ｌ”レベルに設定される。
信号ＷＲは、書き込み動作の実行を示す制御信号である。これによって、書き込み動作時、トランジスタＴＲｎｘ３は、活性化される。読み出し動作時、トランジスタＴＲｎｘ３は、非活性化される。
書き込み動作時、信号ＷＲの信号レベルは、“Ｈ”レベルに設定される。読み出し動作時、信号ＷＲの信号レベルは、“Ｌ”レベルに設定される。
メモリセルアレイ１００に対する動作に応じて、電圧Ｖ１の電圧値が、制御される。読み出し動作時において、電圧Ｖ１の電圧値は、例えば、２．３Ｖから２．５Ｖの範囲内の或る値を有する。書き込み動作時において、電圧Ｖ１の電圧値は、例えば、２．５Ｖから２．８Ｖの範囲内の或る値を有する。
例えば、信号ＲＤにおける“Ｈ”レベルの電圧値は、例えば、２．５Ｖ～２．８Ｖである。信号ＲＤにおける“Ｌ”レベルの電圧値は、例えば、０Ｖである。
信号ＷＲにおける“Ｈ”レベルの電圧値は、例えば、２．５Ｖ～４．５Ｖである。信号ＷＲにおける“Ｌ”レベルの電圧値は、例えば、０Ｖである。
例えば、消去動作時において、信号ＲＤ，ＷＥ及び端子Ｖ１，Ｖｓｓの電位状態は、電気的にフローティングな状態に設定され得る。但し、動作の安定化のために、ある電圧値が、アンプユニットＡＭＰ内の端子Ｖ１，Ｖｓｓ又はトランジスタＴＲｎ，ＴＲｐのゲートに供給されもよい。
（動作例）
アンプ回路１５２における、アンプユニットＡＭＰは、以下のように動作する。
フラッシュメモリ１の読み出し動作時において、“Ｈ”レベルの信号ＲＤ及び“Ｌ”レベルの信号ＷＲが、各アンプユニットＡＭＰに供給される。
“Ｌ”レベルの信号ＷＲによって、トランジスタＴＲｎｘ３は、オフする。オフ状態のトランジスタＴＲｎｘ３によって、ビット線コンタクトＣＢとビット線ＢＬとの間のトランジスタＴＲｎｘを介した信号経路は、遮断される。
“Ｈ”レベルの信号ＲＤ及び“Ｌ”レベルの信号ｂＲＤによって、トランジスタＴＲｎｘ１及びトランジスタＴＲｐｘ１は、オンする。
ＮＡＮＤストリングＮＳからの信号（以下では、セル信号ともよばれる）は、ビット線コンタクトＣＢ及びノードＮＤｂを介して、トランジスタＴＲｎｘ２，ＴＲｐｘ２のゲートに供給される。セル信号の信号レベルに応じて、トランジスタＴＲｎｘ２，ＴＲｐｘ２のうちいずれか一方がオンする。
セル信号の信号レベルが、“Ｈ”レベルである場合、トランジスタＴＲｎｘ２がオンし、トランジスタＴＲｐｘ２がオフする。これによって、グランド端子Ｖｓｓが、オン状態のトランジスタＴＲｎｘ１，ＴＲｎｘ２を介して、ノードＮＤ１に電気的に接続される。電圧Ｖｓｓが、オン状態のトランジスタＴＲｎｘ１，ＴＲｎｘ２及びノードＮＤａを介して、ビット線ＢＬに供給される。
セル信号の信号レベルが、“Ｌ”レベルである場合、トランジスタＴＲｎｘ２がオフし、トランジスタＴＲｐｘ２がオンする。これによって、電圧端子Ｖ１が、オン状態のトランジスタＴＲｐｘ１，ＴＲｐｘ２を介して、ノードＮＤａに電気的に接続される。電圧Ｖ１が、オン状態のトランジスタＴＲｐｘ１，ＴＲｐｘ２及びノードＮＤａを介して、ビット線ＢＬに供給される。
これによって、読み出し動作時、ＮＡＮＤストリングからのセル信号が、電圧値Ｖ１又は電圧値Ｖｓｓに応じた信号レベルで、ビット線ＢＬに出力される。
このように、アンプユニットＡＭＰは、読み出し動作時に、ＮＡＮＤストリングＮＳからのセル信号を電圧値Ｖ１，Ｖｓｓ程度に増幅し、センスアンプ１５０に供給できる。
フラッシュメモリ１の書き込み動作時において、“Ｌ”レベルの信号ＲＤ及び“Ｈ”レベルの信号ＷＲが、各アンプユニットＡＭＰに供給される。
“Ｌ”レベルの信号ＲＤによって、トランジスタＴＲｎｘ１はオフし、“Ｈ”レベルの信号ｂＲＤによって、トランジスタＴＲｐｘ１はオフする。オフ状態のトランジスタＴＲｎｘ１，ＴＲｐｘ１によって、ノードＮＤａ，ＮＤｂを経由したビット線ＢＬとビット線コンタクトＣＢとの間の信号経路は、遮断される。
“Ｈ”レベルの信号ＷＲによって、トランジスタＴＲｎｘ３は、オンする。ビット線ＢＬは、オン状態のトランジスタＴＲｎｘ３を介して、ビット線コンタクトＣＢに接続される。
書き込みデータを構成する複数のビットのうち１ビットの信号が、対応するビット線ＢＬに供給される。ビット線ＢＬの電位（信号レベル）は、１ビットの信号（“０”又は“１”）に応じた値を有する。ビット線ＢＬの電位が、オン状態のトランジスタＴＲｎｘ３を介して、ビット線コンタクトＣＢに印加される。
これによって、書き込みデータに応じた信号が、ＮＡＮＤストリングＮＳに供給される。
このように、アンプユニットＡＭＰは、書き込み動作時に、書き込みデータをＮＡＮＤストリングＮＳに供給できる。
アンプユニットＡＭＰのトランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３，ＴＲｐｘ１，ＴＲｐｘ２は、ＴＦＴ領域２００内に設けられている。
（構造例）
図１７は、本実施形態のフラッシュメモリにおける、アンプユニットの構造例を示す断面図である。
図１７に示されるように、アンプユニットＡＭＰ内の複数のトランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３，ＴＲｐｘ１，ＴＲｐｘ２は、ＴＦＴ領域２００内の複数の半導体層３００上に設けられている。
複数の半導体層３００（３００ａ－ａ，３００ａ－ｂ，３００ｂ）は、メモリセルアレイ１００の上方の領域２００内に設けられている。
導電層４０ｘは、メモリセルアレイ１００と半導体層３００との間の領域内に設けられている。Ｚ方向における半導体層３００の位置は、Ｚ方向における導電層４０ｘの位置より高い。
トランジスタＴＲｎｘ１，ＴＲｎｘ２は、半導体層３００ａ－ａ上に設けられている。
３つのソース／ドレイン層３０ｎｘ－ａ，３１ｎｘ－ａ，３３ｎｘ－ａが、半導体層３００ａ－ａ内に設けられている。ソース／ドレイン層３０ｎｘ－ａ，３１ｎｘ－ａ，３３ｎｘ－ａの導電型は、ｎ型である。
トランジスタＴＲｎｘ１のチャネル領域３２ｎｘ１が、２つのソース／ドレイン層３１ｎｘ－ａ，３３ｎｘ－ａ間において、半導体層３００ａ－ａ内に設けられている。トランジスタＴＲｎｘ２のチャネル領域３２ｎｘ２が、２つのソース／ドレイン層３０ｎｘ－ａ，３３ｎｘ－ａ間において、半導体層３００ａ－ａ内に設けられている。
２つのトランジスタＴＲｎｘ１，ＴＲｎｘ２は、１つのソース／ドレイン層３３ｎｘ－ａを共有する。
ソース／ドレイン層３０ｎｘ－ａは、グランド端子Ｖｓｓに接続されている。例えば、ソース／ドレイン層３０ｎｘ－ａは、Ｘ方向に延在する。グランド端子Ｖｓｓは、Ｘ方向におけるソース／ドレイン層３０ｎｘ－ａの端部に接続されている。
コンタクトプラグ４９ｘ３が、ソース／ドレイン層３１ｎｘ－ａ上に設けられている。コンタクトプラグ４９ｘ３は、導電層（ノードＮＤａ）４８ｘ３に接続されている。
導電層（例えば、金属層）４８ｘ３は、Ｚ方向における半導体層３００の上方に設けられている。導電層４８ｘ３は、Ｚ方向における半導体層３００の上方において、Ｙ方向に隣り合う半導体層３００ａの一端と半導体層３００ｂの一端との間をまたがる。
トランジスタＴＲｎｘ１のゲート電極３５ｎｘ１は、ゲート絶縁層３４を介して、チャネル領域３２ｎｘ１の上方に設けられている。コンタクトプラグ４９ｒａが、ゲート電極３５ｎｘ２の上面上に設けられている。ゲート電極３５ｎｘ１は、コンタクトプラグ４９ｒａを介して、導電層４８ｒａに接続されている。信号ＲＤが、導電層４８ｒａに供給される。例えば、導電層４８ｒａは、Ｘ方向に延びる。
トランジスタＴＲｎｘ２のゲート電極３５ｎｘ２が、ゲート絶縁層３４を介して、チャネル領域３２ｎｘ２の上方に設けられている。コンタクトプラグ４９ｘ１が、ゲート電極３５ｎｘ２の上面上に設けられている。ゲート電極３５ｎｘ２は、コンタクトプラグ４９ｘ１を介して、導電層４８ｘ１に接続されている。導電層４８ｘ１は、コンタクトプラグ４９ｘ２、半導体層３００ａ－ｂ（領域３１ｎｘ－ｂ）及びコンタクトプラグ４１ｘ１を介して、半導体層３００の下方の導電層４０ｘに接続される。
トランジスタＴＲｐｘ１，ＴＲｐｘ２は、半導体層３００ｂ上に設けられている。
３つのソース／ドレイン層３０ｐｘ，３１ｐｘ，３３ｐｘが、半導体層３００ｂ内に設けられている。ソース／ドレイン層３０ｐｘ，３１ｐｘ，３３ｐｘの導電型は、ｐ型である。
トランジスタＴＲｐｘ１のチャネル領域３２ｐｘ１が、２つのソース／ドレイン層３１ｐｘ，３３ｐｘ間において、半導体層３００ｂ内に設けられている。トランジスタＴＲｐｘ２のチャネル領域３２ｐｘ２が、２つのソース／ドレイン層３０ｐｘ，３３ｐｘ間において、半導体層３００ｂ内に設けられている。
２つのトランジスタＴＲｐｘ１，ＴＲｐｘ２は、１つのソース／ドレイン層３３ｐｘを共有する。
ソース／ドレイン層３０ｐｘは、電源端子Ｖ１に接続されている。例えば、ソース／ドレイン層３０ｐｘは、例えば、Ｘ方向に延びる。電源端子Ｖ１は、Ｘ方向におけるソース／ドレイン層３０ｐｘの端部に接続されている。
コンタクトプラグ４９ｘ４が、ソース／ドレイン層３１ｐｘ上に設けられている。コンタクトプラグ４９ｘ４は、導電層４８ｘ３（ノードＮＤａ）に接続されている。これによって、トランジスタＴＲｐｘ２のソース／ドレイン層３１ｐｘは、トランジスタＴＲｎｘ２のソース／ドレイン層３１ｎｘ－ａに接続される。
トランジスタＴＲｐｘ１のゲート電極３５ｐｘ１は、ゲート絶縁層３４を介して、チャネル領域３２ｐｘ１の上方に設けられている。コンタクトプラグ４９ｒｂが、ゲート電極３５ｐｘ１の上面上に設けられている。ゲート電極３５ｐｘ１は、コンタクトプラグ４９ｒｂを介して、導電層４８ｒｂに接続されている。信号ｂＲＤが、導電層４８ｒｂに供給される。例えば、導電層４８ｒｂは、Ｘ方向に延びる。
トランジスタＴＲｐｘ２のゲート電極３５ｐｘ２が、ゲート絶縁層３４を介して、チャネル領域３２ｐｘ２の上方に設けられている。コンタクトプラグ４９ｘ５が、ゲート電極３５ｐｘ２の上面上に設けられている。ゲート電極３５ｐｘ２は、コンタクトプラグ４９ｘ５を介して、導電層４８ｘ２に接続されている。導電層４８ｘ２は、コンタクトプラグ４９ｘ６、導電層（例えば、半導体層）３８及びコンタクトプラグ４１ｘ２を介して、半導体層３００の下方の導電層（ノードＮＤｂ）４０ｘに接続される。これによって、トランジスタＴＲｐｘ２のゲート電極３５ｐｘ２は、半導体層３００の下方の導電層４０ｘを介して、トランジスタＴＲｎｘ２のゲート電極３５ｎｘ２に接続される。
半導体層３００ａ－ｂは、Ｙ方向において、半導体層３００ａ－ａと隣り合う。
トランジスタＴＲｎｘ３は、半導体層３００ａ－ｂ上に設けられている。
トランジスタＴＲｎｘ３の２つのソース／ドレイン層３０ｎｘ－ｂ，３１ｎｘ－ｂが、半導体層３００内に設けられている。ソース／ドレイン層３０ｎｘ－ｂ，３１ｎｘ－ｂの導電型は、ｎ型である。
トランジスタＴＲｎｘ３のチャネル領域３２ｎｘ３は、２つのソース／ドレイン層３０ｎｘ－ｂ，３１ｎｘ－ｂ間において、半導体層３００ａ－ｂ内に設けられている。
トランジスタＴＲｎｘ３のゲート電極３５ｎｘ３が、ゲート絶縁膜３４を介して、チャネル領域３２ｎｘ３の上方に設けられている。コンタクトプラグ４９ｗが、ゲート電極３５ｎｘ３の上面上に設けられている。ゲート電極３５ｎｘ３は、コンタクトプラグ４９ｗを介して、導電層４８ｗに接続されている。信号ＷＲが、導電層４８ｗに供給される。例えば、導電層４８ｗは、Ｘ方向に延びる。
コンタクトプラグ４１ｘ１は、Ｚ方向におけるソース／ドレイン層３１ｎｘ３の下面下に設けられている。
これによって、トランジスタＴＲｎｘのソース／ドレイン層３１ｎｘ－ｂは、コンタクトプラグ４１ｘ１を介して、導電層４０ｘに接続される。
コンタクトプラグ４９ｘ２は、ソース／ドレイン層３１ｎｘ－ｂの上面上に設けられている。コンタクトプラグ４９ｘ２は、導電層４８ｘ１を、半導体層３００ａ－ｂ及びコンタクトプラグ４１ｘ１を介して導電層４０ｘに接続する。
導電層４３は、Ｚ方向における導電層４８（４８ｘ１，４８ｘ２，４８ｘ３，４８ｒａ，４８ｒｂ，４８ｗ，４８ｘ４）の上方に設けられる。
導電層４３は、ビット線ＢＬとして機能する。
ビット線ＢＬは、コンタクトプラグ４５ａを介して、導電層４８ｘ３に接続される。これによって、ビット線ＢＬは、トランジスタＴＲｎｘ１のソース／ドレイン層３１ｎｘ－ａ及びトランジスタＴＲｐｘ１のソース／ドレイン層３１ｐｘに電気的に接続される。
ビット線ＢＬは、コンタクトプラグ４５ｂを介して、導電層４８ｘ４に接続される。これによって、ビット線ＢＬは、トランジスタＴＲｎｘ３のソース／ドレイン層３０ｎｘ－ｂに接続される。
導電層４０ｘは、ビット線コンタクトＣＢに接続されている。これによって、トランジスタＴＲｎｘ２のゲート電極３５ｎｘ２、トランジスタＴＲｐｘ２のゲート電極３５ｐｘ２、及びトランジスタＴＲｎｚ３のソース／ドレイン層３１ｎｘ－ｂは、対応するＮＡＮＤストリングＮＳに接続される。
図１７において、アンプユニットＡＭＰのトランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３，ＴＲｐｘ１，ＴＲｐｘ２は、１つのレイヤ（階層、配線レベル）内に設けられている。
但し、アンプユニットＡＭＰは、複数のレイヤ内の複数のトランジスタＴＲｎ，ＴＲｐを含んでもよい。
図１８は、本実施形態のフラッシュメモリにおける、アンプユニットの構造例を示す断面図である。
図１８に示されるように、アンプユニットＡＭＰは、レイヤＬｙ１内の複数のトランジスタＴＲｎｘ（ＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３）と、レイヤＬｙ２内の複数のトランジスタＴＲｐｘ（ＴＲｐｘ１，ＴＲｐｘ２）とを含む。
レイヤＬｙ１内の複数のトランジスタＴＲｎｘ１，ＴＲｎｘ２，ＴＲｎｘ３のそれぞれは、ｎ型のトランジスタである。
レイヤＬｙ２内の複数のトランジスタＴＲｐｘ１，ＴＲｐｘ２のそれぞれは、ｐ型のトランジスタである。
レイヤＬｙ２は、Ｚ方向におけるレイヤＬｙ１の下方に設けられている。
複数のプラグ４１ｚ（４１ｚ１，４１ｚ２），４２ｚ（４２ｚ１，４２ｚ２，４２ｚ３，４２ｚ４）及び導電層４８ｚ（４８ｚ１，４８ｚ２，４８ｚ３）が、レイヤＬｙ１内の半導体層３００ａとレイヤＬｙ２内の半導体層３００ｂとの間の領域内に設けられている。
トランジスタＴＲｐｘ１のソース／ドレイン層３１ｐｘ－ａは、コンタクトプラグ４２ｚ１、導電層４８ｚ１及びコンタクトプラグ４１ｚ１を介して、トランジスタＴＲｎｘ１のソース／ドレイン層３１ｎｘ－ａに接続される。ソース／ドレイン層３１ｎｘ－ａは、コンタクトプラグ４５ａ，４９ｘ３及び導電層４８ｚに接続される。
これによって、トランジスタＴＲｐｘ１のソース／ドレイン層３１ｐｘは、トランジスタＴＲｎｘ１のソース／ドレイン層３１ｎｘ－ａを介して、ビット線ＢＬに接続される。
トランジスタＴＲｐｘ１のゲート電極３５ｐｘ１は、コンタクトプラグ４２ｚ２を介して、導電層４８ｚ２に接続される。導電層４８ｚ２は、Ｘ方向に延びる。信号ｂＲＤが、導電層４８ｚ２に供給される。
トランジスタＴＲｐｘ２のゲート電極３５ｐｘ２は、コンタクトプラグ４２ｚ３を介して、導電層４８ｚ３に接続される。
導電層４８ｚ３は、コンタクトプラグ４１ｚ２を介して、トランジスタＴＲｎｘ３のソース／ドレイン層３１ｎｘ－ｂに電気的に接続される。
導電層４８ｚ３は、コンタクトプラグ４２ｚ４、導電層（例えば、半導体層）３９ｂ及びコンタクトプラグ４９ｚを介して、導電層４０ｘに接続される。
これによって、トランジスタＴＲｎｘ３のソース／ドレイン層３１ｎｘ－ｂ、トランジスタＴＲｎｘ２のゲート電極３５ｎｘ１及びトランジスタＴＲｐｘ２のゲート電極３５ｐｘ１は、導電層４０ｘを介して、対応するＮＡＮＤストリングＮＳに接続される。
このように、異なる階層Ｌｙ１，Ｌｙ２に設けられた複数の素子ＴＲｎ，ＴＲｐを用いて、アンプユニットＡＭＰが、形成される。
以上のように、アンプ回路１５２は、メモリセルアレイ１００の上方の領２００域内のトランジスタ（例えば、薄膜トランジスタ）を用いて、形成され得る。
（ｃ１）変形例
図１９及び図２０を参照して、本実施形態のフラッシュメモリの変形例について、説明する。
図１９は、本実施形態のフラッシュメモリの変形例の一例を示す断面図である。
図１９に示されるように、シールド層４５が、メモリセルアレイ１００とＴＦＴ領域２００と間に設けられてもよい。
例えば、シールド層４５は、Ｚ方向におけるＴＦＴ領域２００内の最下層の層（例えば、導電層４０）の下方に設けられている。
シールド層４５は、ＴＦＴ領域２００の構成要素、及び、メモリセルアレイ１００の構成要素から分離されている。例えば、シールド層４５は、電気的にフローティングな状態を有する。但し、ある電圧値を有する電圧が、シールド層４５に印加されてもよい。
これによって、メモリセルアレイ１００とＴＦＴ領域２００との間におけるノイズの影響が、抑制され得る。
図２０は、本実施形態のフラッシュメモリの変形例の一例を示す断面図である。
図２０に示されるように、ＳＧデコーダ１４２Ａは、Ｙ方向に隣り合う２つのブロックＢＬＫａ，ＢＬＫｂにまたがるように、Ｚ方向におけるメモリセルアレイ１００の上方に設けられてもよい。
尚、本例における素子ＴＲｐ，ＴＲｐ及び配線ＳＧＤ，ＳＧＳの接続関係及び構造は、図１４の例と実質的に同じである。ここでは、図２０の構造と図１４の構造との相違点について、説明する。
アドレスデコード回路６０は、複数のトランジスタＴＲｎ，ＴＲｐを含む。
複数のトランジスタＴＲｎ（ＴＲｎ０ａ，ＴＲｎ１ａ）は、Ｚ方向においてブロックＢＬＫａの上方の半導体層３００上に設けられている。
複数のトランジスタＴＲｐ（ＴＲｐ０ａ，ＴＲｐ１ａ）は、Ｚ方向においてブロックＢＬＫｂの上方の半導体層３００上に設けられている。
このように、アドレスデコード回路６０を構成する素子ＴＲｎ，ＴＲｐは、メモリセルアレイ１００の上方のＴＦＴ領域２００内において、複数のブロックＢＬＫａ，ＢＬＫｂにまたがる領域内に、設けられている。
ドレイン側ＳＧセレクタ６１Ｄ１は、ブロックＢＬＫａ内のドレイン側セレクトゲート線ＳＧＤに接続される。ドレイン側ＳＧセレクタ６１Ｄ１は、ｎ型のトランジスタＴＲｎｄ１及びｐ型のトランジスタＴＲｐｄ１を含む。各トランジスタＴＲｎｄ１，ＴＲｐｄ１は、図１４の例と同様に、半導体層３００上に設けられている。
ドレイン側ＳＧセレクタ６１Ｄ２は、ブロックＢＬＫｂ内のドレイン側セレクトゲート線ＳＧＤに接続される。ドレイン側ＳＧセレクタ６１Ｄ２は、ｎ型のトランジスタＴＲｎｄ２及びｐ型のトランジスタＴＲｐｄ２を含む。各トランジスタＴＲｎｄ２，ＴＲｐｄ２は、図１４の例と同様に、半導体層３００上に設けられている。
ソース側ＳＧセレクタ６１Ｓは、ブロックＢＬＫａ内のソース側セレクトゲート線ＳＧＳ及びブロックＢＬＫｂ内のソース側セレクトゲート線ＳＧＳに接続されている。
ソース側ＳＧセレクタ６１Ｓは、２つのブロックＢＬＫａ，ＢＬＫｂの境界をまたがるように、Ｚ方向における積層体７００の上方に設けられている。
このように、図２０の例において、ドレイン側ＳＧセレクタ６１Ｄ１，６１Ｄ２は、複数のブロックＢＬＫ毎に独立に設けられ、ソース側ＳＧセレクタ６１Ｓは、複数のブロックＢＬＫで共有される。
ＳＧデコーダ１４２Ａは、隣り合う２つのブロックＢＬＫａ，ＢＬＫｂの複数のセレクトゲート線ＳＧＤ，ＳＧＳの選択及び非選択を制御する。
これによって、ＴＦＴ領域内の素子数が、削減される。また、ＴＦＴ領域内における配線の引き回しのためのスペースの余裕度が、向上する。
尚、ＳＧデコーダの複数の構成素子が、図１８のアンプユニットの構成素子のように、Ｚ方向に並ぶ複数のレイヤ内に設けられてもよい。
（ｄ１）製造方法
図２１乃至図３１を参照して、本実施形態のフラッシュメモリの製造方法について説明する。
図２１乃至図２３を用いて、本実施形態のフラッシュメモリの製造方法の一工程を説明する。図２１は、本実施形態のフラッシュメモリの製造方法の一工程における、上面図である。図２２及び図２３は、本実施形態のフラッシュメモリの製造方法の一工程を示す模式的な断面工程図である。図２２は、図２１のＡ－Ａ線に沿う断面図である。図２３は、図２３のＢ－Ｂ線に沿う断面図である。
図２１乃至図２３に示されるように、複数の積層体７００が、周知の技術によって、基板８０の上方に形成される。上述のように、積層体７００は、複数の半導体層７０及び複数の絶縁層７１を含む。積層体７００内において、半導体層７０と絶縁層７１とがＺ方向に交互に積層されている。
複数の積層体７００は、例えば、寸法Ｄａのピッチで、Ｘ方向に並んでいる。Ｘ方向における積層体７００間の間隔は、例えば、寸法Ｄｂである。例えば、Ｘ方向において積層体７００は、寸法Ｄｃを有する。
複数のメモリ層５１及び複数の導電層５０が、周知の技術によって、複数の積層体７００上に形成される。メモリ層５１及び導電層は、Ｘ方向に延びる。メモリ層５１及び導電層５０は、複数の積層体７００にまたがる。例えば、メモリ層５１は、電荷蓄積層（例えば、窒化シリコン膜）を含む積層膜である。
複数の導電層５０は、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳ等を含む。例えば、ストリングセレクト線（図示せず）は、積層体７００毎に独立に形成される。
例えば、階段構造（図示せず）が、積層体７００に接続されるように、基板８０の上方に形成される。
絶縁層９０が、積層体７００及び導電層５０上に形成される。
複数のコンタクトプラグ（図示せず）が、周知の技術によって、絶縁層９０内に形成される。複数のコンタクトプラグは、半導体層７０又は導電層５０に、接続される。
複数の導電層（配線）４０が、周知の技術によって、絶縁層９０上に形成される。
絶縁層９１が、周知の技術によって、絶縁層９０、配線４０及びコンタクトプラグ上に、形成される。
絶縁層９１の上面に対する平坦化処理の後、コンタクトプラグ４１が、周知の技術によって、絶縁層９１内に形成される。
半導体層３９９、絶縁層３４０及び導電層３５０が、絶縁層９１上（及びコンタクトプラグ４１上）に順次形成される。
尚、ｎ型又はｐ型のドーパントが、半導体層３９９内に、添加されてもよい。絶縁層９１上において、ｎ型の半導体層３９９及びｐ型の半導体層３９９が、周知の技術によって、形成され得る。
複数のマスク層９２が、周知のフォトリソグラフィ及びエッチングによって、Ｚ方向における導電層３５０上に形成される。マスク層９２は、Ｙ方向に延びる四角形状のパターンを有する。
複数のマスク層９２が、或るピッチＤ１ｘにおいてＸ方向に並んでいる。例えば、複数のマスク層９２のピッチＤ１ｘは、積層体７００のピッチＤａと実質的に同じ大きさに設定されている。
Ｘ方向におけるマスク層９３間の間隔Ｄ２ｘは、Ｘ方向における積層体７００間の間隔Ｄｂと実質的に同じ大きさに設定されている。
例えば、Ｘ方向におけるマスク層の寸法Ｄ３ｘは、Ｘ方向における積層体７００の寸法Ｄｃと実質的に同じ大きさに設定されている。
図２４及び図２５を用いて、本実施形態のフラッシュメモリの製造方法の一工程を説明する。
図２４及び図２５は、本実施形態のフラッシュメモリの製造方法の一工程を示す模式的な断面図である。図２４は、メモリセルアレイのＹ方向に沿う断面（Ｙ－Ｚ面）に沿う断面図である。図２５は、メモリセルアレイのＸ方向に沿う断面（Ｘ－Ｚ面）に沿う断面図である。
図２４及び図２５に示されるように、マスク層９２の形状に基づいて、導電層、絶縁層及び半導体層が、エッチングされる。
これによって、半導体層３００、導電層３５１及び絶縁層３４１が、メモリセルアレイ１００の上方のＴＦＴ領域２００に形成される。半導体層３００は、Ｚ方向から見て四角形状の平面形状を有する。例えば、半導体層３００は、Ｙ方向に延びる。
このように、導電層３５１、絶縁層３４１及び半導体層３００は、共通のエッチングプロセスによって、一括に加工される。
これによって、エッチングされた導電層３５１及び絶縁層３４１のＸ方向における端部の位置は、エッチングされた半導体層３００のＸ方向（及びＹ方向）における端部の位置と揃う。
Ｘ方向における導電層３５１及び絶縁層３４１の寸法は、Ｘ方向における半導体層３００の寸法Ｄ３に実質的に等しい。
複数の半導体層３００のピッチＤ１は、積層体７００のピッチの寸法Ｄａと実質的に等しい。Ｘ方向に隣り合う半導体層３００間の間隔Ｄ２は、Ｘ方向に隣り合う積層体７００間のスペースＤｂに実質的に等しい。Ｘ方向における半導体層の寸法Ｄ３は、積層体の寸法Ｄｃに実質的に等しい。
Ｚ方向における半導体層３００の下方の部材が、エッチング工程におけるオーバーエッチングの発生によって、エッチングされる。
これによって、コンタクトプラグ４１のＸ方向における端部が、エッチングされる。コンタクトプラグ４１の上部（コンタクトプラグ４１の半導体層３００側の部分）は、エッチングされる。この場合において、コンタクトプラグ４１の上部のＸ方向における端部の位置は、半導体層３００のＸ方向における端部の位置と揃う。Ｘ方向におけるコンタクトプラグ４１の上部の寸法Ｄ３ｚは、半導体層３００の寸法Ｄ３と実質的に等しい。
図２６を用いて、本実施形態のフラッシュメモリの製造方法の一工程を説明する。
図２６は、本実施形態のフラッシュメモリの製造方法の一工程を示す模式的な断面図である。図２６は、メモリセルアレイのＹ方向に沿う断面（Ｙ－Ｚ面）に沿う断面図である。
図２６に示されるように、トランジスタのゲート電極の形成領域において、マスク層９２Ａが、周知の技術によって、Ｚ方向における半導体層３００の上方に形成される。
マスク９２Ａの形状に基づいて、導電層及び絶縁層に対するエッチングが、実行される。これによって、ゲート電極３５及びゲート絶縁層３４が、半導体層３００上に形成される。
図２７乃至図２９を用いて、本実施形態のフラッシュメモリの製造方法の一工程を説明する。
図２７は、本実施形態のフラッシュメモリの製造方法の一工程における上面図である。図２８及び図２９は、本実施形態のフラッシュメモリの製造方法の一工程を示す模式的な断面工程図である。図２８は、図２７のＡ－Ａ線に沿う断面図である。図２９の（ａ）は、図２７のＢ－Ｂ線に沿う断面図である。図２９の（ｂ）は、図２７のＣ－Ｃ線に沿う断面図である。
図２７乃至図２９に示されるように、絶縁層が、半導体層３００、ゲート絶縁層３４ゲート電極３５及び絶縁層９１上に形成される。エッチバックが、形成された絶縁層に対して選択的に実行される。
これによって、側壁絶縁層３９が、Ｘ方向及びＹ方向におけるゲート電極３５の側面上に残存する。この時、側壁絶縁層３９が、半導体層３００の側面上に残存する。
図３０及び図３１を用いて、本実施形態のフラッシュメモリの製造方法の一工程を説明する。
図３０及び図３１は、本実施形態のフラッシュメモリの製造方法の一工程を示す模式的な断面工程図である。図３０は、図２７のＡ－Ａ線と同じ領域における断面図である。図３１の（ａ）は、図２７のＢ－Ｂ線に沿う断面と同じ領域における断面図である。図３１の（ｂ）は、図２７のＣ－Ｃ線に沿う断面と同じ領域における断面図である。
図３０及び図３１に示されるように、半導体層３００に対するイオン注入が、ゲート電極３５をマスクに用いて実行される。
例えば、半導体層３００に対してｎ型ドーパントのイオンの注入時、ｐ型ドーパントが注入される領域内の半導体層３００は、マスク層９３に覆われている。ｎ型ドーパントが注入される領域において、半導体層３００は、露出している。ｎ型の半導体領域（例えば、ソース／ドレイン層）３０，３１が、半導体層３００内に形成される。
ｐ型ドーパントのイオンの注入時、ｎ型ドーパントが注入される領域の半導体層は、マスク層に覆われている。ｐ型ドーパントが注入される領域において、半導体層３００は、露出している。
これによって、ｎ型のソース／ドレイン層３０，３１（及びｐ型のソース／ドレイン層）が、半導体層３００内に形成される。
この後、絶縁層（図示せず）が、半導体層３００、ゲート絶縁層３４、ゲート電極３５、及び側壁絶縁層３９上に形成される。これによって、絶縁層（図示せず）が、半導体層３００間のスペース及びゲート電極３５間のスペースに埋め込まれる。
コンタクトプラグ（図示せず）が、周知の技術によって、形成された絶縁層内に形成される。導電層（図示せず）が、周知の技術によって、絶縁層及びコンタクトプラグ上に、形成される。形成されたコンタクトプラグ及び導電層は、形成される周辺回路の構成に応じたパターン／レイアウトを有する。
以上の製造工程によって、本実施形態のフラッシュメモリの複数の回路が、メモリセルアレイ１００の上方のＴＦＴ領域２００内に、形成される。
（ｅ１）まとめ
以上のように、本実施形態のフラッシュメモリは、複数のトランジスタＴＲｎ，ＴＲｐが、Ｚ方向におけるメモリセルアレイ１００の上方に設けられている。
本実施形態のフラッシュメモリ１は、メモリセルアレイ１００の上方の空間内に、メモリセルアレイ１００の動作の制御のための周辺回路を、有する。
これによって、本実施形態のフラッシュメモリ１は、周辺回路が基板内の半導体領域上に配置されている構造に比較して、チップサイズの増大を抑制できる。
また、フラッシュメモリが３次元構造のメモリセルアレイを有する場合、メモリセルアレイ内の層の積層数の増加に伴って、メモリセルアレイ内の配線数が増加する傾向がある。
本実施形態のフラッシュメモリにおいて、周辺回路が、メモリセルアレイの上方に設けられた場合、基板の表面に対して平行な２次元平面内における配線間のピッチ、配線間の間隔、配線長及び配線幅に関する制限を緩和できる。
本実施形態のフラッシュメモリにおいて、配線の引き回しのための面積を削減できる。
したがって、本実施形態のフラッシュメモリは、メモリセルアレイと周辺回路との間の配線の引き回しを、簡素化できる。
本実施形態のフラッシュメモリは、配線に関する制限の緩和により、配線のオープン又はショートの発生を抑制できる。
この結果として、本実施形態のフラッシュメモリは、製造歩留まりを向上できる。
これに伴って、実施形態のフラッシュメモリは、製造コストの増大を抑制できる。
以上のように、本実施形態のメモリデバイスは、品質を向上できる。
（２）第２の実施形態
図３２乃至図４９を参照して、第２の実施形態のメモリデバイスについて、説明する。
（ａ２）構成例
フラッシュメモリにおいて、各メモリセルＭＣは、記憶するデータと１つのメモリセルの取り得る複数の閾値電圧との関連付けに基づいて、１ビット以上のデータを記憶できる。
図３２を参照して、メモリセルが記憶するデータとメモリセルＭＣの閾値電圧分布との関係について、説明する。
ここでは、１つのメモリセルＭＣが３ビットのデータを記憶可能である場合について説明する。以下において、この３ビットデータは、下位のビットから下位（Lower）ビット、中位（Middle）ビット及び上位（Upper）ビットとよばれる。同一のセルユニットＣＵに属する複数のメモリセルＭＣの下位ビットの集合を下位ページ（又は下位データ）とよび、中位ビットの集合を中位ページ（又は中位データ）とよび、上位ビットの集合を上位ページ（又は上位データ）とよぶ。３ビットデータを記憶可能なメモリセルは、ＴＬＣ（Triple level cell）とよばれる。
１つのメモリセルＭＣが３ビットデータを記憶可能な場合、３つのページが、１つのワード線ＷＬ（１つのセルユニットＣＵ）に割当てられる。「ページ」は、セルユニットＣＵに形成されるメモリ空間の一部と定義され得る。データの書き込み及び読み出しは、このページ毎又はセルユニットＣＵ毎に行ってもよい。
図３２は、各メモリセルＭＣが記憶し得るデータ、閾値電圧分布、及びデータの読み出し時に用いる電圧について示された図である。
図３２に示されるように、メモリセルＭＣが３ビットデータを保持可能である場合、メモリセルＭＣは、閾値電圧に応じて８個の状態を取ることができる。この８個の状態（書き込みステートともよばれる）は、閾値電圧の低いものから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートとよばれる。
“Ｅｒ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＡＲ未満であり、データの消去状態に相当する。“Ａ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＡＲ以上であり且つ電圧ＶＢＲ（＞ＶＡＲ）未満である。“Ｂ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＢＲ以上であり且つ電圧ＶＣＲ（＞ＶＢＲ）未満である。“Ｃ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＣＲ以上であり且つ電圧ＶＤＲ（＞ＶＣＲ）未満である。“Ｄ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＤＲ以上であり且つ電圧ＶＥＲ（＞ＶＤＲ）未満である。“Ｅ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＥＲ以上であり且つ電圧ＶＦＲ（＞ＶＥＲ）未満である。“Ｆ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＦＲ以上であり且つ電圧ＶＧＲ（＞ＶＦＲ）未満である。“Ｇ”ステートのメモリセルＭＣの閾値電圧は、電圧ＶＧＲ以上であり且つ電圧ＶＲＥＡＤ（＞ＶＧＲ）未満である。
このように分布する８つのステートのうち、“Ｇ”ステートが、閾値電圧の最も高い状態である。各ステートは、対応するデータに関連付けられた電圧値の範囲（閾値電圧分布）を有する。以下において、“ＥＲ”ステートは、消去ステートとよばれる。“Ａ”から“Ｇ”までのステートは、プログラムステートとよばれる。
以下において、電圧ＶＡＲ～ＶＧＲの各々は、判定レベル又は読み出しレベルともよばれる。電圧ＶＡＲ～ＶＧＲは、総称して電圧ＶＣＧＲともよばれる。
電圧ＶＲＥＡＤは、読み出し動作時において読み出し対象でないワード線（非選択ワード線）ＷＬに印加される電圧である。電圧ＶＲＥＡＤがメモリセルＭＣのゲート（ワード線）に印加された場合、メモリセルＭＣの記憶データにかかわらずメモリセルＭＣは、オンする。
データの書き込みの検証（以下では、プログラムベリファイ）のために、電圧ＶＡＶ～ＶＧＶが、各ステートに対して設けられている。電圧ＶＡＶは、読み出しレベルＶＡＲより高く、“Ａ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＢＶは、読み出しレベルＶＢＲより高く、“Ｂ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＣＶは、読み出しレベルＶＣＲより高く、“Ｃ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＤＶは、読み出しレベルＶＤＲより高く、“Ｄ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＥＶは、読み出しレベルＶＥＲより高く、“Ｅ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＦＶは、読み出しレベルＶＦＲより高く、“Ｆ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＧＶは、読み出しレベルＶＧＲより高く、“Ｇ”ステートの所望の閾値電圧分布の下限値以下である。
以下では、電圧ＶＡＶ～ＶＧＶの各々は、ベリファイレベルともよばれる。
閾値電圧分布は、前述の下位ビット（lowerビット）、中位ビット（middleビット）及び上位ビット（upperビット）を含む３ビット（３ページ）のデータを、メモリセルアレイ１００内のメモリセルＭＣに書き込むことで実現される。閾値電圧の状態と下位／中位／上位ビットとの関係の一例は、次の通りである。
“Ｅｒ”ステート：“１１１”（“上位／中位／下位”の順で表記）
“Ａ”ステート：“１１０”
“Ｂ”ステート：“１００”
“Ｃ”ステート：“０００”
“Ｄ”ステート：“０１０”
“Ｅ”ステート：“０１１”
“Ｆ”ステート：“００１”
“Ｇ”ステート：“１０１”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
下位ビットの読み出しは、下位ビットの値（“０”又は“１”）が変化する境界に相当する電圧を用いればよい。上位ビットの読み出しは、上位ビットの値が変化する境界に相当する電圧を用いればよい。中位ビットの読み出しは、中位ビットの値が変化する境界に相当する電圧を用いればよい。
図３２の例において、下位ページの読み出しは、“Ｅｒ”ステートと“Ａ”ステートとを区別する電圧ＶＡＲ、及び“Ｄ”ステートと“Ｅ”ステートとを区別する電圧ＶＥＲを、読み出し電圧に用いて実行される。
中位ページの読み出しは、“Ａ”ステートと“Ｂ”ステートとを区別する電圧ＶＢＲ、“Ｃ”ステートと“Ｄ”ステートとを区別する電圧ＶＤＲ、及び“Ｅ”ステートと“Ｆ”ステートとを区別する電圧ＶＦＲを、読み出し電圧に用いて、実行される。
上位ページの読み出しは、“Ｂ”ステートと“Ｃ”ステートとを区別する電圧ＶＣＲ、及び“Ｆ”ステートと“Ｇ”ステートとを区別する電圧ＶＧＲを、読み出し電圧に用いて、実行される。
電圧ＶＡＲを用いた読み出しにより、消去状態のメモリセルＭＣが特定される。以下において、電圧ＶＡＲを用いた読み出し（判定）は、ＡＲ読み出しともよばれる。これと同様に、各電圧ＶＢＲ，ＶＣＲ，ＶＤＲ，ＶＥＲ，ＶＦＲ，ＶＧＲを用いた読み出しは、ＢＲ読み出し、ＣＲ読み出し、ＤＲ読み出し、ＥＲ読み出し、ＦＲ読み出し及びＧＲ読み出しと、それぞれよばれる。
尚、本実施形態のメモリデバイスにおいて、１つのメモリセルＭＣが、２ビット以下のデータを記憶可能であってもよいし、４ビット以上のデータを記憶可能であってもよい。１ビットデータを記憶可能なメモリセルは、ＳＬＣ（Single level cell）とよばれる。２ビットデータを記憶可能なメモリセルは、ＭＬＣ（Multi level cell）とよばれる。４ビットデータを記憶可能なメモリセルは、ＱＬＣ（Quadruple level cell）とよばれる。
データの書き込み及び読み出しは、セルユニットＣＵに属する複数のメモリセルに対して一括に実行される。
書き込み動作において、選択ワード線に対する複数回のプログラム電圧の印加によって、メモリセルの閾値電圧が、書き込むべきデータに関連付けられた閾値電圧分布の範囲内にシフトされる。
書き込み動作において、各ステートに関するメモリセルの閾値電圧の検証のための電圧（以下では、ベリファイレベルともよばれる）ＶＡＶ，ＶＢＶ，ＶＣＶ，ＶＤＶ，ＶＥＶ，ＶＦＶを用いて、メモリセルＭＣの閾値電圧が、書き込むべきデータに応じた閾値電圧分布内に存在するか否か検証される。
このように、書き込むべきデータが、選択されたセルユニットＣＵ内の各メモリセルＭＣに書き込まれる。
本実施形態において、各メモリセルＭＣに書き込まれるデータは、セルデータとよばれる。メモリコントローラ２からの書き込みデータＤＡＴは、複数のセルデータの集合である。
本実施形態のフラッシュメモリ１は、以下の構成によって、メモリセルＭＣにデータを書き込む。
図３３は、本実施形態のフラッシュメモリの内部構成を示す図である。
図３３に示されるように、本実施形態のフラッシュメモリ１は、メモリセルアレイ１００内の複数のメモリセルＭＣの特性を評価するための回路（機能）１９１を含む。
回路（以下では、評価回路とよばれる）１９１は、書き込み動作時において、書き込み対象のアドレスに属する複数のメモリセルの書き込み速度を、評価する。評価回路１９１は、書き込み速度の取得のために、或る大きさのプログラム電圧の印加に対するメモリセルの閾値電圧のシフト量の検知、及び、検知結果に対する計算処理を実行できる。
本実施形態のフラッシュメモリ１は、書き込み動作に用いられるプログラム電圧の電圧値を計算するための回路（機能）１９２を含む。
回路（以下では、予測回路とよばれる）１９２は、各メモリセルＭＣに書き込まれるデータ（書き込みステート）及び各メモリセルＭＣの書き込み速度に基づいて、複数のプログラム電圧の電圧値を計算する。計算結果に基づいて、予測回路１９２は、書き込み動作中に用いられる複数のプログラム電圧のそれぞれについて、より適した電圧値を予測できる。
例えば、評価回路１９１及び予測回路１９２は、シーケンサ１９０内に設けられている。但し、評価回路１９１及び予測回路１９２は、シーケンサ１９０の外部に設けられてもよい。また、メモリコントローラ２が、評価回路１９１及び予測回路１９２（又は、それらの機能）を有していてもよい。
例えば、センスアンプ１５０は、情報格納回路（レジスタ又はラッチ回路）１５９を有する。情報格納回路１５９は、評価回路１９１による各メモリセルの評価結果（例えば、書き込み速度）に関する情報を記憶できる。以下において、各メモリセルの書き込み速度のように、メモリセルの特性に関する情報は、特性情報とよばれる。情報格納回路１５９は、特性情報以外の書き込み動作に関する情報を記憶してもよい。
センスアンプ１５０は、複数のラッチ回路を含む。各ラッチ回路は、セルデータを記憶する。各ラッチ回路は、ある判定電圧に対する選択セルのオン及びオフの結果（例えば、ベリファイ結果及び読み出し結果など）を保持できる。
例えば、ドライバ回路１６０は、情報格納回路（レジスタ又はラッチ回路）１６１を有する。情報格納回路１６９は、予測回路１９２によるプログラム電圧の電圧値の予測結果に関する情報を記憶できる。以下において、プログラム電圧の電圧値に関する情報は、電圧情報とよばれる。情報格納回路１５９は、電圧情報以外の書き込み動作に関する情報を記憶してもよい。
尚、シーケンサ１９０が、特性情報及び電圧情報を記憶する回路を有していてもよい。この場合において、シーケンサ１９０が、書き込み動作中において、各情報に基づいて、センスアンプ１５０及びドライバ回路１６０の動作を制御する。
本実施形態のフラッシュメモリ１は、各メモリセルのセルデータ及びメモリセルの特性などに基づいて、書き込み動作に用いられるプログラム電圧の電圧値を計算する。これによって、本実施形態のフラッシュメモリは、メモリセルの特性に応じて、プログラム電圧の電圧値を、より適した値に設定できる。
この結果として、本実施形態のフラッシュメモリ１は、書き込み動作の期間を短縮できる。
以上のように、本実施形態のフラッシュメモリは、動作特性を向上できる。
（ｂ２） 動作例
図３４乃至図４９を参照して、本実施形態のフラッシュメモリの動作例について説明する。
（ｂ２－１）動作例１
図３４乃至図３９を参照して、本実施形態のフラッシュメモリの動作例１について、説明する。
図３４は、動作例１における、本実施形態のフラッシュメモリの書き込み動作のシーケンス（以下では、書き込みシーケンスとよばれる）を示すフローチャートである。
図３５は、書き込み動作時におけるフラッシュメモリのメモリセルアレイ内の状態を示す模式図である。
図３６は、動作例１における、本実施形態のフラッシュメモリの書き込みシーケンスにおける選択ワード線に対する電圧の印加を説明するためのタイミングチャートである。図３６において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
図３７、図３８及び図３９は、本実施形態のフラッシュメモリの書き込みシーケンスを説明するための図である。
＜Ｓ００＞
図３４に示されるように、ホストデバイス（図示せず）が、メモリシステムＳＹＳにデータの書き込みを要求した場合、メモリコントローラ２は、フラッシュメモリ１に、書き込みコマンドＣＭＤ、アドレス情報ＡＤＤ及び書き込みデータＤＡＴを、本実施形態のフラッシュメモリ１に送る。
ステップＳ００において、本実施形態のフラッシュメモリ１は、メモリコントローラ２からの書き込みコマンド、アドレス情報、及び書き込みデータを受ける。
これによって、フラッシュメモリ１は、書き込みシーケンスを開始する。
図３５に示されるように、フラッシュメモリ１のメモリセルアレイは、例えば、図２乃至図５の構造を有する。
複数のワード線ＷＬ－ｓ，ＷＬ－ｕのうち、アドレス情報（選択アドレス）ＡＤＤに基づくワード線（以下では、選択ワード線とよばれる）ＷＬ－ｓが、選択状態にされる。選択ワード線以外のワード線（以下では、非選択ワード線とよばれる）ＷＬ－ｕは、非選択状態にされる。
アドレス情報ＡＤＤに基づくドレイン側セレクトゲート線ＳＧＤ－ｓは、選択状態にされる。アドレス情報ＡＤＤに基づくソース側セレクトゲート線ＳＧＳ－ｓは、選択状態にされる。他のドレイン側及びソース側のセレクトゲート線（図示せず）は、非選択状態にされる。
例えば、アドレス情報ＡＤＤに基づいて、複数のストリングセレクト線ＳＳＬのうちいずれか１つが、選択状態にされる。これによって、複数の積層体７００のうち選択状態のストリングセレクト線ＳＳＬに接続された積層体７００が、選択される。
図３５の例において、選択された積層体７００内の選択ワード線ＷＬ－ｓに接続された複数のメモリセルＭＣ－ｓが、選択される。選択された積層体７００内において、書き込み対象のメモリセルＭＣ－ｓは、Ｚ方向に並ぶ。以下において、選択ワード線ＷＬ－ｓに接続されたメモリセルＭＣ－ｓは、選択セルＭＣ－ｓとよばれる。
非選択ワード線ＷＬ－ｕに接続されたメモリセルＭＣは、非選択状態にされる。以下において、非選択ワード線ＷＬ－ｕに接続されたメモリセルは、非選択セルとよばれる。
このように、メモリセルアレイにおいて、アドレス情報に基づいて、複数のメモリセルＭＣ－ｓが、選択される。
書き込みデータは、センスアンプ１５０内に格納される。センスアンプ１５０は、複数のラッチ回路（図示せず）を含む。１つのラッチ回路が、１つのビット線に関連付けられる。書き込みシーケンス時に、各ラッチ回路は、各ビット線に対応する選択セルに書き込まれるセルデータを、記憶できる。
＜Ｓ２０＞
本実施形態のフラッシュメモリ１は、ステップＳ２０において、書き込みシーケンス時、評価動作を実行する。
評価動作は、メモリセル（選択セルＭＣ－ｓ）の書き込み特性を評価するための処理である。
本実施形態において、印加されたプログラム電圧に対する選択セルＭＣ－ｓの書き込み速度が、書き込み特性として計測され、評価される。書き込み速度は、印加されたプログラム電圧に対するメモリセルの閾値電圧のシフト量に基づく指標である。
フラッシュメモリのメモリセルの傾向として、メモリセルアレイ１００内の複数のメモリセルの特性のばらつきに起因して、複数の選択セルＭＣ－ｓの書き込み速度は、ばらつく。メモリセルの特性のばらつきは、トンネル絶縁膜の膜厚のばらつき、及び、メモリセルの形状のばらつきなどによって、生じる。
この結果として、複数の選択セルＭＣ－ｓに同じプログラム電圧が印加されたとしても、その選択セルＭＣ－ｓのグループ（セルユニットＣＵ）の閾値電圧分布は、或る大きさの広がりを有する。
図３６に示されるように、評価動作時、ステップＳ２０１において、或る電圧値Ｖ０のプログラム電圧（以下では、評価プログラム電圧とよばれる）Ｖｅｓｔが、選択ワード線ＷＬ－ｓに印加される。例えば、電圧値Ｖ０は、“Ａ”ステートのプログラムのための電圧値（より具体的には、初期電圧値）である。
例えば、評価回路１９１が、評価プログラム電圧Ｖｅｓｔの印加のための制御を行う。
これによって、データの書き込み対象のアドレスに属する複数の選択セルＭＣ－ｓの閾値電圧が、各選択セルＭＣ－ｓの書き込み速度に応じて、正の方向にシフトする。
図３７は、本実施形態のフラッシュメモリの書き込みシーケンスにおける評価動作時のメモリセルの閾値電圧分布を示す図である。
複数の選択セルＭＣ－ｓのうち、メモリセルの閾値電圧を“Ａ”ステート以上のステートにシフトされるメモリセルは、ビット線ＢＬの電位の制御によって、プログラム可能状態に設定される。
書き込みシーケンスにおける評価動作時、評価プログラム電圧Ｖｅｓｔの印加によって、図３７の（ａ）に示されるように、複数の選択セルのうちプログラム可能状態に設定される選択セル（以下では、プログラム可能セルともよばれる）の閾値電圧は、各メモリセルの特性（書き込み速度）に応じた値に、変化する。
これによって、ある広がり（電圧範囲）を有する閾値電圧分布９９９が、形成される。
尚、消去状態を維持すべき選択セルは、ビット線ＢＬの電位の制御によって、プログラム禁止状態に設定される。これによって、消去状態を維持すべき選択セル（以下では、プログラム禁止セルともよばれる）の閾値電圧の変化は、抑制される。
評価プログラム電圧Ｖｅｓｔの印加によって、或るメモリセルの閾値電圧が、電圧値Ｖｔｈａとなり、別のメモリセルの閾値電圧が、電圧値Ｖｔｈｂとなる。電圧値Ｖｔｈａが電圧値Ｖｔｈｂより高い場合、或るメモリセルの書き込み速度は、別のメモリセルの書き込み速度より速い。電圧値Ｖｔｈａが電圧値Ｖｔｈｂより低い場合、或るメモリセルの書き込み速度は、別のメモリセルの書き込み速度より遅い。複数の選択セルＭＣ－ｓは、書き込み速度に応じて、複数のグループに分類される。
図３８は、評価プログラム電圧Ｖｅｓｔの印加に応じた選択セルの書き込み速度に基づく選択セルの分類（グループ分け）の一例を説明するための図である。
図３８に示されるように、評価動作時、ステップＳ２０１において、評価プログラム電圧Ｖｅｓｔの印加後における選択セル（プログラム対象セル）の閾値電圧に基づいて、書き込み速度に応じた選択セルのグループ分け（以下では、グルーピング処理ともよばれる）が、実行される。
例えば、評価回路１９１は、各選択セルの閾値電圧に基づいて、書き込み速度に応じたグルーピング処理を行う。
図３６及び図３８に示されるように、読み出し動作と同様に、選択ワード線ＷＬ－ｓに対する判定電圧Ｖｇｐ（Ｖｇｐ１，Ｖｇｐ２，Ｖｇｐ３，Ｖｇｐ４，Ｖｇｐ５，Ｖｇｐ６，Ｖｇｐ７）の印加によって、評価プログラム電圧Ｖｅｓｔの印加後の選択セルの閾値電圧が、判別される。
例えば、電圧Ｖｇｐ１が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ１以下の閾値電圧を有する選択セルは、オンする。電圧Ｖｇｐ１が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ１より高い閾値電圧を有する選択セルは、オフする。電圧Ｖｇｐ１の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ１の印加によってオン状態となる選択セルは、書き込み速度に関して第１のグループＧ１に分類される。
電圧Ｖｇｐ２が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ２以下の閾値電圧を有する選択セルは、オンする。電圧Ｖｇｐ２が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ２より高い閾値電圧を有する選択セルは、オフする。電圧Ｖｇｐ２の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ１の印加によってオフ状態となり、電圧Ｖｇｐ２の印加によってオン状態となる選択セルは、書き込み速度に関して第２のグループＧ２に分類される。
電圧Ｖｇｐ３が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ３以下の閾値電圧を有する選択セルは、オンする。電圧Ｖ３が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ３より高い閾値電圧を有する選択セルは、オフする。電圧Ｖｇｐ３の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ２の印加によってオフ状態となり、電圧Ｖｇｐ３の印加によってオン状態となる選択セルは、書き込み速度に関して第３のグループＧ３に分類される。
電圧Ｖｇｐ４が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ４以下の閾値電圧を有する選択セルは、オンする。電圧Ｖｇｐ４が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ４より高い閾値電圧を有する選択セルは、オフする。電圧Ｖｇｐ４の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ３の印加によってオフ状態となり、電圧Ｖｇｐ４の印加によってオン状態となる選択セルは、書き込み速度に関して第４のグループＧ４に分類される。
電圧Ｖｇｐ５が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ５以下の閾値電圧を有する選択セルは、オンする。電圧Ｖｇｐ５が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ５より高い閾値電圧を有する選択セルは、オフする。電圧Ｖｇｐ５の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ４の印加によってオフ状態となり、電圧Ｖｇｐ５の印加によってオン状態となる選択セルは、書き込み速度に関して第５のグループＧ５に分類される。
電圧Ｖｇｐ６が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ６以下の閾値電圧を有する選択セルは、オンする。電圧Ｖｇｐ６が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ６より高い閾値電圧を有する選択セルは、オフする。電圧Ｖ６の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ５の印加によってオフ状態となり、電圧Ｖｇｐ６の印加によってオン状態となる選択セルは、書き込み速度に関して第６のグループＧ６に分類される。
電圧Ｖｇｐ７が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ７以下の閾値電圧を有する選択セルは、オンする。電圧Ｖｇｐ７が選択ワード線ＷＬ－ｓに印加された場合、電圧Ｖｇｐ６より高い閾値電圧を有する選択セルは、オフする。電圧Ｖｇｐ７の印加による選択セルのオン及びオフの結果が、センスアンプ１５０内に保持される。
電圧Ｖｇｐ６の印加によってオフ状態となり、電圧Ｖｇｐ７の印加によってオン状態となる選択セルは、書き込み速度に関して第７のグループＧ７に分類される。
電圧Ｖｇｐ７の印加によってオフ状態となる選択セルは、書き込み速度に関して第８のグループＧ８に分類される。
このように、本実施形態において、評価プログラム電圧Ｖｅｓｔの印加に応じた選択セルの閾値電圧の大きさ（閾値電圧のシフト量）に基づいて、複数の選択セルが、書き込み速度に応じた複数のグループＧ１～Ｇ８に分類される。
尚、書き込み速度の分類のためのグループの数は、８つに限定されない。例えば、書き込み速度の分類のためのグループの数は、８より多い数（例えば、１６）でもよいし、８より小さい数（例えば、４つ）でもよい。
このように、評価動作によって、各選択セルの特性が、書き込み速度に応じて評価される。
＜Ｓ２１＞
評価処理の後、ステップＳ２１において、本実施形態のフラッシュメモリ１は、予測動作を実行する。
予測動作は、評価処理の結果（本実施形態において、書き込み速度）に基づいて、実行される。予測動作は、プログラム電圧の予測処理（Ｓ２１１）と予測されたプログラム電圧を用いたプログラム動作（Ｓ２１２）を含む。
予測動作時、ステップＳ２１１において、フラッシュメモリ１は、各選択セルＭＣ－ｓのセルデータ及び評価結果（各選択セルの書き込み速度）に基づいて、書き込みシーケンス中に用いられる複数のプログラム電圧の電圧値を予測する。
例えば、予測回路１９２は、各選択セルＭＣ－ｓのセルデータ及び書き込み速度のグループに基づいた計算処理を実行する。これによって、予測動作中のプログラム動作（予測プログラム動作）に用いられるプログラム電圧（以下では、予測プログラム電圧ともよばれる）の電圧値が、得られる。
図３９は、書き込みステートとメモリセルの特性の評価結果とに基づく、予測プログラム電圧の設定の一例を説明するための図である。
図３９に示されるように、複数の予測プログラム電圧Ｖｆｃｐ（Ｖｆｃｐ０，Ｖｆｃｐ１，・・・，Ｖｆｃｐ７，Ｖｆｃｐ８）が、予測プログラム動作に用いられる。
各予測プログラム電圧Ｖｆｃｐは、書き込みステート（セルデータ）及び書き込み速度のグループの組合せに応じた電圧値（以下では、ターゲット値ともよばれる）を有する。
選択セルに印加される予測プログラム電圧Ｖｆｃｐの傾向として、或る書き込みステートに応じたセルデータが書き込まれる選択セルに関して、遅い書き込み速度を有するメモリセルに印加される予測プログラム電圧Ｖｆｃｐの電圧値は、速い書き込み速度を有するメモリセルに印加される予測プログラム電圧Ｖｆｃｐの電圧値より高い。
例えば、“Ａ”ステートのセルデータが書き込まれる複数の選択セルに関して、互いに異なる電圧値を有する３つの予測プログラム電圧Ｖｆｃｐ０，Ｖｆｃｐ１，Ｖｆｃｐ２が、選択セルの書き込み速度に応じて、用いられる。予測プログラム電圧Ｖｆｃｐ１の電圧値Ｖａは、予測プログラム電圧Ｖｆｃｐ０の電圧値Ｖ０より高い。予測プログラム電圧Ｖｆｃｐ１の電圧値Ｖａは、予測プログラム電圧Ｖｆｃｐ２の電圧値Ｖｂより低い。例えば、予測プログラム電圧Ｖｆｃｐ０の電圧値Ｖａは、評価プログラム電圧Ｖｅｓｔの電圧値Ｖ０と等しくともよい。
例えば、“Ａ”ステートのセルデータが書き込まれる選択セルに関して、予測プログラム電圧Ｖｆｃｐ２が、グループＧ１，Ｇ２の選択セル（低速セル）の閾値電圧のシフトに用いられ、予測プログラム電圧Ｖｆｃｐ１が、グループＧ３，Ｇ４，Ｇ５，Ｇ６の選択セル（中速セル）の閾値電圧のシフトに用いられ、予測プログラム電圧Ｖｐｇｍ０が、グループＧ７，Ｇ８の選択セル（高速セル）の閾値電圧のシフトに用いられる。
例えば、予測プログラム動作において、或る上位ステートのセルデータを書き込むべきメモリセルのうち早い書き込み速度を有する選択セルの閾値電圧及びその上位ステートより下位ステートのセルデータを書き込むべきメモリセルのうち遅い書き込み速度を有する選択セルの閾値電圧が、共通の予測プログラム電圧Ｖｆｃｐによって、シフトされる。
一例としては、“Ａ”ステートのセルデータが書き込まれるグループＧ１，Ｇ２の選択セルの閾値電圧と“Ｂ”ステートのセルデータが書き込まれるグループＧ３～Ｇ６の選択セルの閾値電圧とが、共通の予測プログラム電圧Ｖｆｃｐ２によって、より高い値へシフトされる。これと共に、“Ｃ”ステートのセルデータが書き込まれるグループＧ７，Ｇ８の選択セルの閾値電圧が、予測プログラム電圧Ｖｆｃｐ２によって、シフトされてもよい。
別の一例として、“Ｆ”ステートのセルデータが書き込まれるグループＧ１，Ｇ２の選択セルの閾値電圧と“Ｇ”ステートのセルデータが書き込まれるグループＧ３～Ｇ６の選択セルの閾値電圧とが、共通の予測プログラム電圧Ｖｆｃｐ７によって、より高い値へシフトされる。
また、“Ｇ”ステートのデータが書き込まれるグループＧ１，Ｇ２の選択セルの閾値電圧は、予測プログラム電圧Ｖｆｃｐ８によって、シフトされる。予測プログラム電圧Ｖｆｃｐ８の電圧値Ｖｇは、他の予測プログラム電圧Ｖｆｃｐ０～Ｖｆｃｐ７の電圧値より高い。
このように、予測プログラム動作において、プログラム電圧Ｖｆｃｐの電圧値が、各選択セルの書き込みステート（セルデータ）及び書き込み速度に基づいて、予測される。
選択アドレスの選択セルの予測プログラム電圧に関する情報（例えば、設定情報テーブル）は、フラッシュメモリ１内に記憶されてもよい。選択アドレスの選択セルの予測プログラム電圧に関する情報は、メモリコントローラ２に或るタイミングで転送され、メモリコントローラ２内に記憶されてもよい。
尚、図３８において、９つの予測プログラム電圧Ｖｆｃｐ０～Ｖｆｃｐ８が示されている。予測プログラム動作に用いられる予測プログラム電圧Ｖｆｃｐの数は、９つより少なくともよいし、９つより多くともよい。
例えば、互いに異なる電圧値をそれぞれ有する複数の予測プログラム電圧は、複数の書き込みステートに対応するように設定されてもよい。
予測動作時、ステップＳ２１１の予測プログラム動作において、図３５の（ａ）に示されるように、フラッシュメモリ１は、選択セルの閾値電圧に関するベリファイ動作（以下では、プログラムベリファイとよばれる）無しに、得られた複数の予測プログラム電圧Ｖｆｃｐを、選択ワード線ＷＬ－ｓに順次印加する（Ｓ２１１）。
例えば、予測回路１９１が、予測プログラム電圧Ｖｆｃｐの印加のための各種の制御を行う。
予測プログラム動作は、ベリファイ電圧の印加（以下では、ベリファイステップとよばれる）を行うことなしに、１回以上のプログラム電圧の印加（以下では、プログラムステップとよばれる）を含む。
フラッシュメモリ１内において、シーケンサ１９０（例えば、予測回路１９２）は、予測プログラム動作（予測プログラム電圧の印加）によって、選択セルＭＣ－ｓの閾値電圧を正の方向にシフトさせる。これによって、各書き込みステートに対応したセルデータが、プログラム可能状態の複数の選択セルのそれぞれに粗く書き込まれる。
図３７の（ｂ）に示されるように、各選択セルＭＣ－ｓの閾値電圧は、各選択セルＭＣ－ｓの書き込み速度が考慮された予測プログラム電圧Ｖｆｃｐの印加によって、セルデータ及び書き込み速度に応じたシフト量において、正の方向にシフトする。
＜Ｓ２２＞
予測動作の後、本実施形態のフラッシュメモリは、ステップＳ２２において、プログラム動作を実行する。
図３６の（ｂ）は、本実施形態のフラッシュメモリの書き込みシーケンスにおける、プログラム動作を説明するための模式的な図である。図３６の（ｂ）において、選択ワード線に印加される電圧Ｖｐｇｍ，Ｖｖｆｙが、示されている。
本実施形態のフラッシュメモリ１内において、シーケンサ１９０は、図３６の（ｂ）に示されるように、プログラムベリファイ有りで、選択ワード線ＷＬ－ｓに接続されたメモリセルに対する複数のプログラム電圧Ｖｐｇｍの印加を実行する。
プログラム動作は、１回以上のプログラムステップと１回以上のベリファイステップを含む。以下において、区別化のために、プログラムベリファイを含むプログラム動作は、ファインプログラム動作（又はベリファイ有りプログラム動作又は通常プログラム動作）ともよばれる。
シーケンサ１９０は、ファインプログラム動作によって、セルデータを選択セルのそれぞれに精緻（詳細）に書き込む。
例えば、ステップＳ２２におけるファインプログラム動作に用いられるプログラム電圧Ｖｐｇｍは、予測動作によって計算された電圧値（例えば、予測プログラム電圧Ｖｆｃｐの電圧値）に基づいて、決定される。例えば、シーケンサ１９０は、各書き込みステート（セルデータ）のプログラムのためのプログラム電圧Ｖｐｇｍの電圧値を、各書き込みステートに応じた予測プログラム電圧Ｖｆｃｐを基準として設定する。より具体的には、シーケンサ１９０は、各書き込みステートの予測プログラム電圧Ｖｆｃｐの電圧値を、各プログラムステートに関するプログラム電圧Ｖｐｇｍの初期電圧値に用いる。
シーケンサ１９０は、予測プログラム電圧Ｖｆｃｐに応じたプログラム電圧Ｖｐｇｍ（Ｖｐｇｍ１，Ｖｐｇｍ２，Ｖｐｇｍ３，Ｖｐｇｍ４，・・・，Ｖｐｇｍｘ，Ｖｐｇｍｙ）に、ある値ｄＶの調整電圧（以下では、ステップアップ電圧ともよばれる）ｄＶを書き込みループＬＰ（ＬＰ１，ＬＰ２，ＬＰ３，ＬＰ４，・・・，ＬＰｋ－１，ＬＰｋ）毎に順次加えて、ファインプログラム動作におけるプログラムステップを実行する。各書き込みループは、少なくとも１回のプログラム電圧の印加（プログラムステップ）と少なくとも１回のプログラムベリファイ（ベリファイステップ）とを含む。ｋは、２以上の整数である。
ステップアップ電圧Ｖｓｔｐの電圧値ｄＶが、予測動作によって、セルデータ及び特性情報（書き込み速度）に基づいて、決定されてもよい。
図３６の（ｂ）の例において、シーケンサ１９０は、ファインプログラム動作時の１回目の書き込みループＬＰ１において、プログラム電圧Ｖｐｇｍ１を、選択ワード線ＷＬ－ｓに印加する。例えば、プログラム電圧Ｖｐｇｍ１の電圧値Ｖｐ１は、“Ａ”ステートに関する予測プログラム電圧Ｖｆｃｐの電圧値Ｖａに等しい。
プログラム電圧Ｖｐｇｍ１の印加の後、シーケンサ１９０は、ベリファイ電圧Ｖｖｆｙを選択ワード線ＷＬ－ｓに印加する。ベリファイ電圧Ｖｖｆｙは、１つ以上のベリファイレベルを含む。これによって、プログラム電圧Ｖｐｇｍ１の印加後の選択セルの閾値電圧が、ベリファイされる。このように、プログラム動作は、各選択セルＭＣ－ｓの閾値電圧がセルデータに対応する閾値電圧分布内に収まるように、実行される。
シーケンサ１９０は、１回目の書き込みループＬＰ１におけるベリファイ電圧Ｖｖｆｙの後、２回目の書き込みループＬＰ２を実行する。
２回目の書き込みループＬＰ２において、シーケンサ１９０は、プログラム電圧Ｖｐｇｍ２を、選択ワード線ＷＬ－ｓに印加する。例えば、プログラム電圧Ｖｐｇｍ２の電圧値は、プログラム電圧Ｖｐｇｍ１の電圧値Ｖｐ１（Ｖａ）とステップアップ電圧Ｖｓｔｐの電圧値ｄＶとの合計の電圧値（“Ｖｐ１＋ｄＶ”）である。プログラム電圧Ｖｐｇｍ２の印加の後、シーケンサ１９０は、ベリファイ電圧Ｖｖｆｙを選択ワード線ＷＬ－ｓに印加する。これによって、プログラム電圧Ｖｐｇｍ２の印加に対する選択セルＭＣ－ｓの閾値電圧が、ベリファイされる。
このように、シーケンサ１９０は、プログラム電圧Ｖｐｇｍの電圧値（及びベリファイ電圧Ｖｖｆｙのベリファイレベル）を変えて、複数の書き込みループＬＰを実行する。
例えば、本実施形態のフラッシュメモリ１において、シーケンサ１９０は、例えば、３回目の書き込みループＬＰ３において“Ａ”ステートに関する予測プログラム電圧Ｖｆｃｐ１の電圧値を基準値に用いた１以上のプログラム電圧Ｖｐｇｍ（ここでは、プログラム電圧Ｖｐｇｍ１，Ｖｐｇｍ２，Ｖｐｇｍ３）の印加が完了したと判断した場合、シーケンサ１９０は、例えば、４回目の書き込みループＬＰ４において、“Ｂ”ステートに関する予測プログラム電圧Ｖｆｃｐ２の電圧値Ｖｂを基準値に用いた１以上のプログラム電圧Ｖｐｇｍ４の印加を、実行する。
シーケンサ１９０は、実行された書き込みループの回数及び（又は）現在の書き込みループで用いたプログラム電圧Ｖｐｇｍの電圧値に基づいて、プログラム電圧Ｖｐｇｍの基準値となる予測プログラム電圧Ｖｆｃｐの変更を判断ことができる。
このように、本実施形態において、シーケンサ１９０は、ファインプログラム動作時において、ファインプログラム動作の進行（例えば、書き込みループＬＰの回数）に応じて、プログラム電圧Ｖｐｇｍの電圧値を、予測動作によって得られた複数の予測プログラム電圧に基づく値に変更及び設定できる。
シーケンサ１９０は、複数の予測プログラム電圧Ｖｆｃｐのそれぞれに基づく複数のプログラム電圧Ｖｐｇｍを順次印加する。
例えば、ｋ－１回目の書き込みループＬＰｋ－１において、シーケンサ１９０は、プログラム電圧Ｖｐｇｍｘを、選択ワード線ＷＬ－ｓに印加する。例えば、プログラム電圧Ｖｐｇｍｘの電圧値Ｖｐｘは、“Ｆ”ステートに関する予測プログラム電圧の電圧値Ｖｆを基準値とする。
例えば、ｋ回目の書き込みループＬＰｋにおいて、シーケンサ１９０は、プログラム電圧Ｖｐｇｍｙを、選択ワード線ＷＬ－ｓに印加する。例えば、プログラム電圧Ｖｐｇｍｙの電圧値Ｖｐｙは、“Ｇ”ステートに関する予測プログラム電圧の電圧値Ｖｆを基準値とする。
これによって、選択セルの閾値電圧は、正の方向にシフトする。
シーケンサ１９０は、プログラム電圧Ｖｐｇｍの印加の回数（又はベリファイ結果）に基づいて、ファインプログラム動作の完了を、判断する。
これによって、シーケンサ１９０は、ファインプログラム動作を、完了する。
尚、本実施形態におけるファインプログラム動作及び予測プログラム動作時、書き込みステート毎にプログラム電圧による閾値電圧のシフトの対象の選択セル（プログラム可能セル）が、プログラム可能状態に設定されてもよい。
また、本実施形態におけるファインプログラム動作及び予測プログラム動作時、或る書き込みステートに対応するプログラム電圧の印加に関して、その書き込みステートに対応する選択セル及びその書き込みステートより上位の書き込みステートに対応する選択セルが、プログラム可能状態に設定されてもよい。
以上のように、本実施形態のフラッシュメモリは、評価動作、予測プログラム動作及びファインプログラム動作を含む書き込みシーケンスを完了する。
本実施形態のフラッシュメモリ１は、書き込み動作（書き込みシーケンス）時において、選択セルＭＣ－ｓの書き込み速度の評価結果に基づいて、複数のプログラム電圧の電圧値を、計算する。これによって、本実施形態のフラッシュメモリは、選択されたアドレスに属する複数の選択セルＭＣ－ｓに対して、より適した電圧値を有する複数のプログラム電圧を印加できる。
この結果として、本実施形態のフラッシュメモリ１は、プログラム電圧の印加の回数が増大するのを抑制できる。例えば、本実施形態のフラッシュメモリ１は、書き込み動作の高速化（例えば、書き込み動作の時間の短縮）を実現できる。
以上のように、本実施形態のフラッシュメモリ１は、より効率的な書き込み動作を実行できる。したがって、実施形態のフラッシュメモリは、品質を向上できる。
（ｂ２－２）動作例２
図４０及び図４１を参照して、本実施形態のフラッシュメモリの書き込み動作の一例について説明する。
図４０は、本実施形態のフラッシュメモリの書き込み動作の動作例２の処理フローを示すフローチャートである。
図４１は、本実施形態のフラッシュメモリの書き込み動作の動作例２を説明するための模式的な図である。
本動作例２において、図４０の処理フローのステップＳ２１Ａにおける予測動作が、動作例１の予測動作と異なる。
本動作例２において、図４０のステップＳ２１１において、予測プログラム電圧Ｖｆｃｐの電圧値（ターゲット値）は、各選択セルのセルデータ及び書き込み速度に加えて、隣り合う複数の選択セルのセルデータ（書き込みステート）を用いて、予測される。
図４１に示されるように、書き込みシーケンスにおける選択セルＭＣ－ｓは、Ｚ方向に配列されている。この場合において、データの書き込み（プログラム電圧の印加）が、Ｚ方向に並ぶ複数の選択セルＭＣ－ｓに対して同時に実行される。
選択セルＭＣ－ｓ間の干渉の影響は、書き込み動作中に発生する可能性がある。そのため、本実施形態において、シーケンサは、プログラム電圧の電圧値を、書き込み動作中に調整する。
供給された書き込みデータ内のビット配列に基づいて、Ｚ方向に隣り合う複数の選択セルのセルデータが、認識され得る。これによって、隣り合う選択セル間に生じ得る干渉効果（例えば、干渉の大きさ）が、予測される。
センスアンプ１５０は、上述のように、複数のラッチ回路（図示せず）を含む。各ラッチ回路は、複数のビット線ＢＬのうちいずれか１つに関連付けられている。各選択セルのセルデータは、ラッチ回路内に一時的に記憶される。
シーケンサ１９０において、予測回路１９２は、複数のラッチ回路内のセルデータに対する演算処理によって、隣り合う選択セルにおける書き込みステートの配列を認識できる。
これによって、隣り合う選択セル間における一方の選択セルの書き込みステートと他方の選択セルの書き込みステートとの差が、計算される。
隣り合う選択セルにおけるセルデータ（書き込みステート）の差が、予測プログラム電圧Ｖｆｃｐのターゲット値の予測に、反映される。
図４１の例において、“Ｂ”ステートのセルデータが、選択セルＭＣ－ｓ１に書き込まれる。
“Ｇ”ステートのセルデータが、選択セルＭＣ－ｓ２に書き込まれる。選択セルＭＣ－ｓ２は、Ｚ方向における選択セルＭＣ－ｓ１の上方において、選択セルＭＣ－ｓ１に隣り合う。
“Ｃ”ステートのデータが、選択セルＭＣ－ｓ０に書き込まれる。選択セルＭＣ－ｓ０は、Ｚ方向における選択セルＭＣ－ｓ１の下方において、選択セルＭＣ－ｓ１に隣り合う。
“Ｄ”ステートのデータが、選択セルＭＣ－ｓ３に書き込まれる。選択セルＭＣ－ｓ３は、Ｚ方向における選択セルＭＣ－ｓ２の上方において、選択セルＭＣ－ｓ２に隣り合う。
“Ｂ”ステートの閾値電圧分布は、“Ｃ”ステートの閾値電圧分布に隣り合う。それゆえ、選択セルＭＣ－ｓ１と選択セルＭＣ－ｓ０との間に生じる干渉効果は、比較的小さい。
上述のように、“Ｇ”ステートの閾値電圧分布は、“Ｂ”ステートの閾値電圧分布よりも５つ上位の分布である。それゆえ、選択セルＭＣ－ｓ１と選択セルＭＣ－ｓ２との間に生じる干渉効果は、選択セルＭＣ－ｓ１と選択セルＭＣ－ｓ０との間に生じる干渉効果に比較して大きい。
このように、干渉効果の影響が大きい場合において、予測プログラム電圧Ｖｆｃｐのターゲット値（例えば、“Ｇ”ステートに関する予測プログラム電圧のターゲット値）は、隣り合う選択セルの書き込みステート（セルデータ）の差に基づいて、干渉効果の影響が小さい場合における予測プログラム電圧Ｖｆｃｐのターゲット値に比較して低い電圧値にシフトされるように、調整される。
これによって、選択セル間の干渉効果の影響が、抑制される。
例えば、或る書き込みステートの予測プログラム電圧Ｖｆｃｐに関して、その書き込みステートのセルデータが書き込まれる複数の選択セルＭＣ－ｓにおいて、或る選択セルとその選択セルに隣り合う選択セル（ここでは、隣接セルとよばれる）とにおける書き込みステートの差（ここでは、差分値とよばれる）が、それぞれ計算される。複数の差分値に対する計算結果に基づいて、その書き込みステートの予測プログラム電圧Ｖｆｃｐのターゲット値が調整される。
選択セルＭＣ－ｓ３と選択セルＭＣ－ｓ２とのように隣り合う２つの選択セル間の書き込みステートの差（“Ｄ”ステートと“Ｇ”ステートとの差）は、選択セルＭＣ－ｓ１と選択セルＭＣ－ｓ２との間の書き込みステートの差（“Ｂ”ステートと“Ｇ”ステートとの差）より小さい。隣り合う選択セル間の書き込みステートの差が小さい場合であっても、隣り合う選択セルＭＣ－ｓの書き込みステートの差の大きさに応じて、予測プログラム電圧Ｖｆｃｐの電圧値が、調整され得る。
このように、隣り合う選択セルＭＣ－ｓの書き込みステートが同じでない限り、予測プログラム電圧Ｖｆｃｐのターゲット値が、調整されることがより好ましい。
このように、各選択セルＭＣ－ｓのセルデータ、選択セルＭＣ－ｓの書き込み速度、及び隣り合う選択セルＭＣ－ｓ間の書き込みステート（セルデータ）の差分値に基づいて、書き込みシーケンスにおける複数の予測プログラム電圧の電圧値が、計算される。これによって、予測プログラム電圧Ｖｆｃｐのターゲット値が、予測される。
ステップＳ２１２において、得られた予測プログラム電圧Ｖｆｃｐの電圧値を用いて、予測プログラム動作が、実行される。
予測プログラム動作の後、動作例１の書き込みシーケンスと同様に、ステップＳ２２において、ファインプログラム動作が、実行される。
以上の動作によって、本実施形態のフラッシュメモリの書き込みシーケンスが、完了する。
本実施形態で説明された書き込みシーケンスのように、隣り合う選択セルの書き込みステートが、プログラム電圧のターゲット値の設定に反映された場合、予測プログラム動作における各閾値電圧分布の分布幅が、小さくされる。
この結果として、本実施形態のフラッシュメモリは、書き込みエラーを抑制できる。
予測プログラム動作時における閾値電圧分布の分布幅の縮小に伴って、ファインプログラム動作時における書き込みループの回数が、削減され得る。
（ｂ２－３）動作例３
図４２乃至図４４を参照して、本実施形態のフラッシュメモリの書き込み動作の一例について説明する。
図４２は、本実施形態のフラッシュメモリの書き込み動作の一例の処理フローを示すフローチャートである。
図４３は、本実施形態のフラッシュメモリの書き込み動作の一例における、メモリセルＭＣ（選択ワード線）に印加される電圧を説明するための模式的なグラフである。図４３において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
図４４は、本実施形態のフラッシュメモリの書き込み動作の一例における、メモリセルの閾値電圧の変化を説明するための模式的な図である。
図４２乃至図４４に示されるように、本動作例３の書き込みシーケンスにおいて、複数の評価動作（Ｓ２０Ｂ，Ｓ２０Ｃ）及び複数の予測動作（Ｓ２１Ｂ，Ｓ２１Ｃ）が、実行される。
１つの評価動作と１つの予測動作とを含むセットＳＳ（ＳＳ１，ＳＳ２）が、１つのシーケンス（以下では、書き込みステージともよばれる）として実行される。
本実施形態のフラッシュメモリは、２つの書き込みステージＳＳ１，ＳＳ２を含む書き込みシーケンスを実行する。
図４２の処理フローのように、書き込みシーケンスにおける第１の書き込みステージＳＳ１が、実行される。
メモリセルがＴＬＣである場合、本動作例において、“Ｄ”、“Ｅ”、“Ｆ”及び“Ｇ”ステートのデータが書き込まれるべき選択セル（第１のグループの選択セル）に対して、第１の書き込みステージＳＳ１の評価動作（Ｓ２０Ｂ）及び予測動作（Ｓ２１Ｂ）が実行される。
＜Ｓ２０Ｂ＞
本動作例において、シーケンサ１９０は、評価回路１９１によって、“Ｄ”乃至“Ｇ”ステートのうちいずれか１つのセルデータが書き込まれる複数の選択セルＭＣ－ｓに対して、第１の書き込みステージＳＳ１の評価動作を実行する。
図４３に示されるように、第１の書き込みステージＳＳ１における評価動作において、ある電圧値の第１の評価プログラム電圧Ｖｅｓｔ１が、選択ワード線ＷＬ－ｓに印加される。第１のグループの選択セルＭＣ－ｓの閾値電圧は、正の方向にシフトする。
第１の書き込みステージＳＳ１の評価動作時、“Ａ”、“Ｂ”及び“Ｃ”のステートのうちいずれか１つのデータが書き込まれる選択セル（第２のグループの選択セル）ＭＣ－ｓは、プログラム禁止状態に設定されている。
図４４の（ａ）に示されるように、第１のグループに属する“Ｄ”乃至“Ｇ”ステートの選択セルＭＣ－ｓに対する評価動作において、“Ｄ”乃至“Ｇ”ステートの選択セルの閾値電圧は、第１の評価プログラム電圧Ｖｅｓｔ１によって、“Ｃ”ステート（又は“Ｂ”ステート）の閾値電圧分布の上限値（分布の上裾）と“Ｄ”ステートの閾値電圧分布の下限値（分布の下裾）との間の閾値電圧分布（以下では、“ＬＭ”ステートとよばれる）９９９Ａにシフトされる。
以下において、メモリセルの閾値電圧を“ＬＭ”ステートにシフトさせるプログラム動作は、ＬＭプログラム動作ともよばれる。
ＬＭプログラム動作による評価動作によって、“Ｄ”乃至“Ｇ”ステートの選択セルＭＣ－ｓの書き込み速度が、計測される。
＜Ｓ２１Ｂ＞
図４２に示されるように、第１の書き込みステージＳＳ１の予測動作において、シーケンサ１９０は、予測回路１９２によって、第１のグループに属する選択セルＭＣ－ｓに関して、各選択セルＭＣ－ｓのセルデータと各選択セルＭＣ－ｓの書き込み速度とに基づいて、予測プログラム電圧の電圧値を予測及び計算する（Ｓ２１１Ｂ）。尚、予測プログラム電圧の計算に、隣り合う選択セルＭＣ－ｓのセルデータの差分値がさらに用いられてもよい。
予測動作において、シーケンサ１９０は、予測回路１９２によって、第１の書き込みステージＳＳ１における第１の予測プログラム動作を実行する（Ｓ２１２Ｂ）。
図４３の（ａ）に示されるように、複数の予測プログラム電圧Ｖｆｃｐ０ａ，Ｖｆｃｐ１ａ，・・・，Ｖｆｃｐ２ａが、選択ワード線ＷＬ－ｓに印加される。ベリファイなしのプログラム動作が、或る電圧値ＶＬＭの予測プログラム電圧Ｖｆｃｐを用いて、“ＬＭ”ステートの複数の選択セルＭＣ－ｓに対して、実行される。
予測プログラム電圧Ｖｆｃｐ０ａは、例えば、“Ｄ”ステートのセルデータに関して、ターゲット値Ｖｄ１を有する。予測プログラム電圧Ｖｆｃｐ１ａは、例えば、“Ｅ”ステートのセルデータに関して、ターゲット値Ｖｅ１を有する。予測プログラム電圧Ｖｆｃｐ２ａは、例えば、“Ｇ”ステートのセルデータに関して、ターゲット値Ｖｇ１を有する。
これによって、図４４の（ｂ）に示されるように、第１のグループにおいて、“Ｄ”乃至“Ｇ”ステートの選択セルＭＣ－ｓの閾値電圧が、正の方向にシフトする。
図４２の例のように、本動作例３において、シーケンサ１９０は、“Ｄ”乃至“Ｇ”ステートの選択セルＭＣ－ｓに対する第１の書き込みステージＳＳ１の後、第２の書き込みステージＳＳ２を実行する。
“Ａ”、“Ｂ”及び“Ｃ”ステートのうちいずれか１つのセルデータが書き込まれるべき選択セル（第２のグループの選択セル）ＭＣ－ｓに対して、第２の書き込みステージＳＳ２の評価動作（Ｓ２０Ｃ）及び予測動作（Ｓ２１Ｃ）が実行される。
＜Ｓ２０Ｃ＞
本動作例において、シーケンサ１９０は、評価回路１９２によって、“Ａ”乃至“Ｃ”ステートのうちいずれか１つのセルデータが書き込まれる複数の選択セルＭＣ－ｓに対して、第２の書き込みステージＳＳ２の評価動作を実行する。
図４３に示されるように、第２の書き込みステージＳＳ２における評価動作において、或る電圧値の第２の評価プログラム電圧Ｖｅｓｔ２が、選択ワード線ＷＬ－ｓに印加される。“Ａ”乃至“Ｃ”ステートの選択セルＭＣ－ｓの閾値電圧は、シフトする。例えば、第２の評価プログラム電圧Ｖｅｓｔ２の電圧値は、選択セルＭＣ－ｓの閾値電圧を“Ａ”ステートの閾値電圧分布内にシフトさせる電圧値（デフォルト値）Ｖ０を有する。
例えば、第２の書き込みステージＳＳ２の評価動作時、“Ｄ”乃至“Ｇ”のステートのうちいずれか１つのセルデータが書き込まれる選択セルＭＣ－ｓは、プログラム禁止状態に設定されている。
これによって、図４４に示されるように、“Ａ”乃至“Ｃ”ステートの選択セルＭＣ－ｓに対する評価動作（Ｓ２０Ｃ）において、“Ａ”乃至“Ｃ”ステートの選択セルＭＣ－ｓの閾値電圧は、“Ａ”ステートの閾値電圧分布９９９Ｂ程度にシフトされる。
以下において、メモリセルの閾値電圧を“Ａ”ステートにシフトさせるプログラム動作は、“Ａ”プログラム動作とよばれる。
“Ａ”プログラム動作による評価動作によって、“Ａ”乃至“Ｃ”ステートの選択セルの書き込み速度が、計測される。
＜Ｓ２１Ｃ＞
図４２に示されるように、第２の書き込みステージＳＳ２の予測動作において、シーケンサ１９０は、予測回路１９２によって、“Ａ”乃至“Ｃ”ステートの選択セルＭＣ－ｓに関して、各選択セルＭＣ－ｓのセルデータと各選択セルＭＣ－ｓの書き込み速度とに基づいて、プログラム電圧の電圧値を予測及び計算する（Ｓ２１１Ｃ）。尚、予測プログラム電圧の計算に、隣り合う選択セルＭＣ－ｓのセルデータの差分値がさらに用いられてもよい。
予測動作において、フラッシュメモリ１は、第２の書き込みステージＳＳ２における第２の予測プログラム動作を実行する（Ｓ２１２Ｃ）。
図４３に示されるように、複数の予測プログラム電圧Ｖｆｃｐ３ａ，Ｖｆｃｏ４ａ，Ｖｆｃｐ５ａが、選択ワード線ＷＬ－ｓに印加される。ベリファイなしのプログラム動作が、予測プログラム電圧Ｖｆｃｐを用いて、“Ａ”ステートの閾値分布９９９Ｂに属する選択セルに対して、実行される。
予測プログラム電圧Ｖｆｃｐ３ａは、例えば、“Ａ”ステートのセルデータに関して、ターゲット値Ｖａ１を有する。予測プログラム電圧Ｖｆｃｐ４ａは、例えば、“Ｂ”ステートのセルデータに関して、ターゲット値Ｖｂ１を有する。予測プログラム電圧Ｖｆｃｐ５ａは、例えば、“Ｃ”ステートのセルデータに関して、ターゲット値Ｖｃ１を有する。
これによって、図４４に示されるように、第２のグループにおける“Ａ”乃至“Ｃ”ステートの選択セルの閾値電圧が、正の方向にシフトする。
＜Ｓ２２＞
図４２に示されるように、２つの書き込みステージＳＳ１，ＳＳ２の後、シーケンサ１９０は、“Ａ”乃至“Ｇ”ステートのセルデータを書き込むべき複数の選択セルＭＣ－ｓに対して、ファインプログラム動作を実行する。
本動作例（及び他の動作例）において、ファインプログラム動作は、書き込みステートごとに、予測プログラム電圧のターゲット値に基づいたプログラム電圧を用いて、実行されてもよい。プログラム電圧の印加によって、或る書き込みステート及びその書き込みステートより上位の書き込みステートの選択セルの閾値電圧が、同時にシフトされてもよい。
以上の処理によって、動作例３における、本実施形態のフラッシュメモリの書き込みシーケンスが、完了する。
本実施形態において、上位の書き込みステートに関する予測動作と下位の書き込みステートに関する予測動作とが、互いに異なるシーケンス（書き込みステージ）で実行される。
これによって、本実施形態のフラッシュメモリは、選択セル間の干渉効果の影響を含んだ条件で、下位の書き込みステート（ここでは、“Ａ”乃至“Ｃ”ステート）に関するプログラム電圧のターゲット値を予測できる。
この結果として、本実施形態のフラッシュメモリは、より適したプログラム電圧の電圧値を設定できる。
（ｂ２－４）動作例４
図４５乃至図４７を参照して、本実施形態のフラッシュメモリの書き込み動作の一例について説明する。
図４５は、本実施形態のフラッシュメモリの書き込み動作の一例の処理フローを示すフローチャートである。
図４６は、本実施形態のフラッシュメモリの書き込み動作の一例における、メモリセルの閾値電圧の変化を説明するための模式的な図である。
図４７は、本実施形態のフラッシュメモリの書き込み動作の一例における、メモリセルＭＣ（選択ワード線）に印加される電圧を説明するための模式的なグラフである。図４７において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
上述のように、本実施形態のフラッシュメモリは、選択セルの書き込みステート（セルデータ）とプログラム電圧のターゲット値とに関する情報を、保持する。
このため、本実施形態のフラッシュメモリは、プログラム電圧毎の選択セルの数を、認識できる。
本動作例４において、本実施形態のフラッシュメモリ１は、プログラム動作において、プログラム電圧毎の選択セル数に基づいて、複数のプログラム電圧を選択セル数に応じた順序で、選択ワード線に印加する。
＜Ｓ２１Ｄ＞
図４５に示されるように、評価動作（Ｓ２０）の後、シーケンサ１９０は、予測回路１９２によって、予測動作を実行する。
シーケンサ１９０は、上述の例と同様に、各選択セルＭＣ－ｓの書き込みステート、各選択セルＭＣ－ｓの書き込み速度及び隣り合う選択セルＭＣ－ｓの書き込みステートの差に基づいて、予測プログラム電圧Ｖｆｃｐのターゲット値を予測及び計算する（Ｓ２１１Ｄ）。尚、本例において、予測プログラム電圧Ｖｆｃｐのターゲット値は、隣り合う選択セルの書き込みステートの差を用いずに、予測されてもよい。
本動作例４において、本実施形態のフラッシュメモリ１は、得られた複数の予測プログラム電圧Ｖｆｃｐ（Ｖｆｃｐａ，Ｖｆｃｐｂ，Ｖｆｃｐｃ，Ｖｆｃｐｄ，・・・）に関して、各予測プログラム電圧Ｖｆｃｐを用いてプログラムされる選択セルの個数をカウントする（Ｓ２１９）。
シーケンサ１９０は、各予測プログラム電圧Ｖｆｃｐを用いる選択セル数の大小関係に基づいて、複数の予測プログラム電圧の印加順序を設定する。
図４６は、書き込みステートと選択セル数との関係を示す図である。
図４６の例において、図４６の（ａ）のように、複数の予測プログラム電圧のうち予測プログラム電圧Ｖｆｃｐａを用いる選択セル数は、“Ｎａ”である。予測プログラム電圧Ｖｆｃｐｂを用いる選択セル数は、“Ｎｂ”である。予測プログラム電圧Ｖｆｃｐｃを用いる選択セル数は、“Ｎｃ”である。予測プログラム電圧Ｖｆｃｐｄを用いる選択セル数は、“Ｎｄ”である。
図４６の（ｂ）に示されるように、各予測プログラム電圧を用いる選択セル数において、セル数Ｎｃが、他のセル数Ｎａ，Ｎｂ，Ｎｄよりも多い。セル数Ｎａは、セル数Ｎｃより少なく、セル数Ｎｄ，Ｎｂより多い。セル数Ｎｄは、セル数Ｎｂより多い。
図４６及び図４７に示されるように、シーケンサ１９０は、この選択セル数の大小関係に応じて、予測プログラム電圧Ｖｆｃｐｃ、予測プログラム電圧Ｖｆｃｐａ、予測プログラム電圧Ｖｆｐｃｄ及び予測プログラム電圧Ｖｆｃｐｂの順序で、複数の予測プログラム電圧Ｖｆｃｐを選択ワード線に印加する。
予測プログラム電圧Ｖｆｃｐａ，Ｖｆｃｐｂ，Ｖｆｃｐｃ，Ｖｆｃｐｄの電圧値の大小関係に関して、予測プログラム電圧Ｖｆｃｐｄの電圧値Ｖｄｚは、予測プログラム電圧Ｖｆｃｐａ，Ｖｆｃｐｂ，Ｖｆｃｐｃの電圧値Ｖａｚ，Ｖｂｚ，Ｖｃｚより高い。予測プログラム電圧Ｖｆｃｐｃの電圧値Ｖｃｚは、予測プログラム電圧Ｖｆｃｐｄの電圧値Ｖｄｚより低く、予測プログラム電圧Ｖｆｃｐａ，Ｖｆｃｐｂの電圧値Ｖａｚ，Ｖｂｚの電圧値より高い。予測プログラム電圧Ｖｆｃｐｂの電圧値は、予測プログラム電圧Ｖｆｃｐｃ，Ｖｆｃｐｄの電圧値Ｖｃｚ，Ｖｄｚより低く、予測プログラム電圧Ｖｆｃｐａの電圧値Ｖａｚより高い。予測プログラム電圧Ｖｆｃｐａの電圧値は、予測プログラム電圧Ｖｆｃｐｂ，Ｖｆｃｐｃ，Ｖｆｃｐｄの電圧値Ｖｂｚ，Ｖｃｚ，Ｖｄｚより低い。
図４５に示されるように、シーケンサ１９０は、プログラムベリファイなしに、各予測プログラム電圧Ｖｆｃｐを用いる選択セル数の順序で、複数の予測プログラム電圧の印加を実行する（Ｓ２１２Ｄ）。
フラッシュメモリ１は、或るタイミングで、予測プログラム電圧Ｖｆｃｐｃを選択ワード線ＷＬ－ｓに印加する。予測プログラム電圧Ｖｆｃｐｃの印加の後、シーケンサ１９０は、或るタイミングで、予測プログラム電圧Ｖｆｃｐａを選択ワード線ＷＬ－ｓに印加する。予測プログラム電圧Ｖｆｃｐａの印加の後、フラッシュメモリ１は、或るタイミングで、予測プログラム電圧Ｖｆｃｐｄを選択ワード線ＷＬ－ｓに印加する。予測プログラム電圧Ｖｆｃｐａの印加の後、フラッシュメモリ１は、或るタイミングで、予測プログラム電圧Ｖｆｃｐｂを選択ワード線ＷＬ－ｓに印加する。
このように、本動作例の予測プログラム動作において、シーケンサ１９０は、複数の予測プログラム電圧Ｖｆｃｐの電圧値の大小関係（書き込みステートのレベル）の順序に依存せずに、各予測プログラム電圧Ｖｆｃｐを用いる選択セル数の大小関係に基づく順序で、複数の予測プログラム電圧Ｖｆｃｐを、選択ワード線ＷＬ－ｓに印加する。
＜Ｓ２２＞
予測動作の後、シーケンサ１９０は、ファインプログラム動作を実行する（Ｓ２２）。
例えば、上述の動作例と同様に、シーケンサ１９０は、下位の書き込みステート（ここでは、“Ａ”ステート）から上位の書き込みステート（ここでは、“Ｇ”ステート）へ向かう順序で、プログラム電圧の印加及びプログラムベリファイを順次行う。
尚、ファインプログラム動作において、予測プログラム動作と同様に、選択セル数の個数に応じて、プログラム電圧の印加順序が、設定されてもよい。
以上の動作によって、本動作例４における本実施形態のフラッシュメモリの書き込みシーケンスが、完了する。
上述のように、本動作例４において、本実施形態のフラッシュメモリ１は、各予測プログラム電圧を用いる選択セルの個数に応じて、複数の予測プログラム電圧の印加の順序を決める。
これによって、本実施形態のフラッシュメモリは、閾値電圧がシフトされた選択セルの閾値電圧が、後の予測プログラム電圧の印加に起因して閾値電圧の変動する可能性がある選択セルの個数を、減らすことができる。
この結果として、本動作例において、本実施形態のフラッシュメモリは、書き込みエラーを抑制できる。
（ｂ２－５）動作例５
図４８及び図４９を参照して、本実施形態のフラッシュメモリの書き込み動作の一例について説明する。
図４８は、本実施形態のフラッシュメモリの書き込み動作の一例の処理フローを示すフローチャートである。
図４９は、本実施形態のフラッシュメモリの書き込み動作の一例における、メモリセルＭＣ（選択ワード線）に印加される電圧を説明するための模式的なグラフである。図４９において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
＜Ｓ２０＞
図４８に示されるように、本動作例５において、シーケンサ１９０は、上述の動作例と同様に、複数の選択セルＭＣ－ｓに対する評価動作を実行する。
これによって、選択セルＭＣ－ｓの書き込み速度が、計測される（Ｓ２０１）。
シーケンサ１９０は、評価回路１９２によって、計測結果に基づいて、書き込み速度に関する情報を取得する（Ｓ２０２）。
＜Ｓ２１Ａ＞
シーケンサ１９０は、上述の動作と同様に、予測動作を実行する。
シーケンサ１９０は、各選択セルＭＣ－ｓのセルデータ、各選択セルＭＣ－ｓの書き込み速度及び隣り合う選択セルＭＣ－ｓの書き込みステートの差に基づいて、予測プログラム電圧Ｖｆｃｐのターゲット値を、計算する。（Ｓ２１１Ａ）
シーケンサ１９０は、計算結果を用いて、予測プログラム電圧Ｖｆｃｐのターゲット値を決定する（Ｓ２１２）。尚、本動作例において、予測プログラム電圧Ｖｆｃｐのターゲット値は、隣り合う選択セル間の書き込みステートの差を用いずに、予測されてもよい。
シーケンサ１９０は、決定された複数の予測プログラム電圧Ｖｆｃｐを、選択ワード線ＷＬ－ｓに印加する。
図４９の（ａ）に示されるように、予測プログラム動作時、予測プログラム電圧Ｖｆｃｐ０，Ｖｆｃｐ１，Ｖｆｃｐ２，・・・，Ｖｆｃｐ７，Ｖｆｃｐ８，・・・が、選択ワード線ＷＬ－ｓに印加される。
これによって、各選択セルＭＣ－ｓの閾値電圧は、対応する予測プログラム電圧に応じて、正の方向にシフトする。
例えば、予測プログラム電圧Ｖｆｃｐ０は、電圧値Ｖａを有する。予測プログラム電圧Ｖｆｃｐ１は、電圧値Ｖｂを有する。予測プログラム電圧Ｖｆｃｐ２は、電圧値Ｖｃを有する。予測プログラム電圧Ｖｆｃｐ７は、電圧値Ｖｆを有する。予測プログラム電圧Ｖｆｃｐ８は、電圧値Ｖｇを有する。
＜Ｓ２２Ａ＞
予測動作の後、シーケンサ１９０は、ファインプログラム動作を実行する。
本動作例５において、シーケンサ１９０は、ファインプログラム動作時、予測プログラム動作時に用いられた電圧値（ターゲット値）を用いない。
ファインプログラム動作において、予測プログラム動作に用いられた１つ以上の予測プログラム電圧Ｖｆｃｐの電圧値と異なる電圧値を有する１つ以上のプログラム電圧Ｖｐｇｍが、選択ワード線ＷＬ－ｓに印加される。
但し、プログラム電圧Ｖｐｇｍの電圧値は、上述の例と同様に、予測動作によって計算された電圧値に基づいて、設定される。
本動作例５において、ファインプログラム動作時、予測プログラム動作時に選択ワード線ＷＬ－ｓに印加された予測プログラム電圧の電圧値と同じ電圧値のプログラム電圧は、スキップされる。
図４９の（ｂ）に示されるように、複数のプログラム電圧Ｖｐｇｍが、選択ワード線ＷＬ－ｓに印加される。
シーケンサ１９０は、電圧値Ｖｐ１ｚを有するプログラム電圧Ｖｐｇｍ１ｚを、選択ワード線ＷＬ－ｓに印加する。電圧値Ｖｐ１ｚは、電圧値Ｖａより高い。例えば、電圧値Ｖ１ａが電圧値Ｖ０ａより“ｄＶ１”だけ高い場合、電圧値ｐＶ１ｚは、電圧値Ｖａに電圧値ｄＶが加えられた値（Ｖａ＋ｄＶ）を有する。
このように、シーケンサ１９０は、ステップアップ電圧Ｖｓｔｐの加算によって、電圧値Ｖａを有するプログラム電圧Ｖｐｇｍの印加をスキップする。
シーケンサ１９０は、プログラム電圧Ｖｐｇｍ１ｚの印加後において、プログラム電圧Ｖｐｇｍ２ｚを選択ワード線ＷＬ－ｓに印加する。プログラム電圧Ｖｐｇｍ２ｚは、電圧値Ｖｐ１ｚより高く、電圧値Ｖｂより低い。
シーケンサ１９０は、プログラム電圧Ｖｐｇｍ２ｚの印加後において、プログラム電圧Ｖｐｇｍ３ｚを選択ワード線ＷＬ－ｓに印加する。プログラム電圧Ｖｐｇｍ３ｚの電圧値Ｖｐ２は、電圧値Ｖｂより高い。例えば、電圧値Ｖｐ２は、電圧値Ｖｂに電圧値ｄＶが加えられた電圧値（Ｖｂ＋ｄＶ）を有する。
このように、シーケンサ１９０は、ステップアップ電圧Ｖｓｔｐの加算によって、電圧値Ｖｂを有するプログラム電圧の印加をスキップする。
このように、シーケンサ１９０は、予測プログラム動作時に用いられた電圧値のプログラム電圧の印加をスキップさせながら、プログラム電圧Ｖｐｇｍの印加及びプログラムベリファイを、順次実行する。
以上の動作によって、本実施形態のフラッシュメモリは、本動作例５の書き込みシーケンスを終了する。
本動作例５のように、本実施形態のフラッシュメモリは、予測プログラム動作において用いられた電圧値を有するプログラム電圧を再度印加することなしに、ファインプログラム動作を行う。
これによって、ファインプログラム動作におけるプログラムステップの回数（書き込みループの回数）が、削減される。この結果として、ファインプログラム動作の期間が、短縮される。
それゆえ、本実施形態のフラッシュメモリは、書き込み動作の速度を向上できる。
（ｃ２） まとめ
本実施形態のフラッシュメモリは、書き込み動作において、複数の選択セルの特性（例えば、書き込み速度）に関する情報を取得する。
本実施形態のフラッシュメモリは、各選択セルのセルデータ及び各選択セルの特性の情報に基づいて、プログラム電圧に適した電圧値を計算する。
本実施形態のフラッシュメモリは、計算されたプログラム電圧を用いてプログラム動作を実行する。
これによって、本実施形態のフラッシュメモリは、書き込み動作の期間を短縮できる。また、本実施形態のフラッシュメモリは、データの書き込みエラーを低減できる。
したがって、本実施形態のフラッシュメモリは、動作特性を向上できる。
以上のように、本実施形態のメモリデバイスは、品質を向上できる。
（３）変形例
本実施形態で説明されたデータの書き込みを実行するフラッシュメモリの構造は、第１の実施形態で説明された構造に限定されない。本実施形態で説明されたデータの書き込みは、他の構造を有するフラッシュメモリのデータの書き込みに適用されてもよい。例えば、メモリセルアレイは、複数のメモリセルがＺ方向に積層されることなしに、複数のメモリセルが半導体基板上に２次元に配列された構造を有していてもよい。
また、３次元構造メモリセルアレイは、共通のワード線に接続されたメモリセルが、基板の表面に対して平行方向に並ぶ構造を有していてもよい。
上述の実施形態で説明された例（構造例及び動作例）は、整合性が満たされる範囲で、適宜組み合わされてもよい。
（４） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリデバイス、１００；メモリセルアレイ、１４２：セレクトゲート線デコーダ、１５１：ビット線選択回路、１５２：アンプ回路、ＴＲｎ，ＴＲｐ：トランジスタ、ＭＣ：メモリセル、ＳＧＤ，ＳＧＳ：セレクトゲート線、ＷＬ：ワード線、ＢＬ：ビット線。

Claims (12)

  1. 基板と、
    前記基板の表面に対して垂直な第１の方向に配列された複数の第１の半導体層をそれぞれ含み、前記基板の表面に対して平行な第２の方向に並ぶ第１及び第２の積層体と、
    前記第１及び第２の積層体を覆う複数のワード線と、
    前記第１の方向において前記第１の積層体の上方に設けられた第２の半導体層と、
    前記第１の方向において前記第２の積層体の上方に設けられた第３の半導体層と、
    前記複数の第１の半導体層と前記複数のワード線との間のそれぞれに設けられた複数のメモリセルと、
    前記第２の半導体層上に設けられた第１のトランジスタと、
    前記第３の半導体層上に設けられた第２のトランジスタと、
    を具備し、
    前記第１及び第２の積層体は、前記第２の方向において第１のピッチで並び、
    前記第１及び第２の半導体層は、前記第２の方向において第２のピッチで並び、
    前記第２のピッチは、前記第１のピッチに等しい、
    メモリデバイス。
  2. 前記第１のトランジスタは、前記第１の方向において前記第２の半導体層の上方に設けられた第１のゲート電極を含み、
    前記第２の方向における前記第１のゲート電極の寸法は、前記第２の方向における前記第２の半導体層の寸法に等しい、
    請求項１に記載のメモリデバイス。
  3. 前記第１及び第２の積層体を覆う複数のセレクトゲート線と、
    前記複数のセレクトゲート線を制御するためのデコード回路と、
    をさらに具備し、
    前記デコード回路は、前記第１及び第２のトランジスタを含む、
    請求項１又は２に記載のメモリデバイス。
  4. 前記複数の半導体のそれぞれに接続された複数の第１のコンタクトと、
    前記複数の第１のコンタクトにそれぞれ接続された複数のビット線と、
    前記複数の第１のコンタクトと前記複数のビット線との接続を制御するための選択回路と、
    をさらに具備し、
    前記選択回路は、前記第１及び第２のトランジスタを含む、
    請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
  5. 前記複数の半導体のそれぞれに接続された複数のビット線と、
    前記複数のメモリセルからの信号を増幅するためのアンプ回路と、
    をさらに具備し、
    前記アンプ回路は、前記第１及び第２のトランジスタを含む、
    請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
  6. メモリセルアレイ内に設けられ、ワード線に接続された複数のメモリセルと、
    前記複数のメモリセルに対するデータの書き込みを制御する回路と、
    を具備し、
    前記回路は、前記ワード線に接続された複数のメモリセルに対するデータの書き込み時、
    前記複数のメモリセルのそれぞれの特性を計測し、
    前記データと前記特性の計測結果とに基づいて、前記ワード線に印加する複数のプログラム電圧のそれぞれの電圧値を計算し、
    前記複数のプログラム電圧を前記ワード線に印加する、
    メモリデバイス。
  7. 前記特性は、メモリセルの書き込み速度である、
    請求項６に記載のメモリデバイス。
  8. 前記複数のプログラム電圧は、前記計測結果に基づく複数の第１のプログラム電圧と、前記複数の第１のプログラム電圧に基づいて設定された複数の第２のプログラム電圧を含み、
    前記回路は、
    前記複数の第１のプログラム電圧の印加時、前記複数のメモリセルの閾値電圧に関するためのベリファイ動作を実行せず、
    前記複数の第２のプログラム電圧の印加時、前記ベリファイ動作を実行する、
    請求項６又は７に記載のメモリデバイス。
  9. 前記回路は、
    前記複数のメモリセルのうち隣り合うメモリセル間のデータの差に基づいて、前記複数のプログラム電圧のそれぞれの電圧値を計算する、
    請求項６乃至８のうちいずれか１項に記載のメモリデバイス。
  10. 前記書き込みデータは、第１のデータ、第２のデータ、及び第３のデータを含み、
    前記複数のメモリセルのうち前記第１のデータが書き込まれる第１のメモリセルの個数は、第１の個数であり、
    前記複数のメモリセルのうち前記第２のデータが書き込まれる第２のメモリセルの個数は、第２の個数であり、
    前記複数のメモリセルのうち前記第３のデータが書き込まれる第３のメモリセルの個数は、第３の個数であり、
    前記第３の個数は、前記第２の個数より多く、
    前記第２の個数は、前記第１の個数より多く、
    前記回路は、前記第１、第２及び第３の個数に基づいて、
    前記第３のメモリセルに対する前記第３のデータの書き込みのための第３のプログラム電圧を前記ワード線に印加し、
    前記第３のプログラム電圧の印加の後、前記第２のメモリセルに対する前記第２のデータの書き込みのための第４のプログラム電圧を印加し、
    前記第４のプログラム電圧の印加の後、前記第１のメモリセルに対する前記第１のデータの書き込みのための第５のプログラム電圧を印加する、
    請求項６乃至９のうちいずれか１項に記載のメモリデバイス。
  11. 前記複数のメモリセルは、
    第１の閾値電圧以上の複数の閾値電圧分布のいずれか１つに対応するデータが書き込まれる第１のグループの複数の第４のメモリセルと、
    前記第１の閾値電圧より低い複数の閾値電圧分布のいずれか１つに対応するデータが書き込まれる第２のグループの複数の第５のメモリセルと、
    を含み、
    前記回路は、
    前記複数の第４のメモリセルのそれぞれの第１の特性を計測し、
    前記複数の第４のメモリセルのそれぞれに書き込まれる前記データと前記第１の特性の計測結果とに基づいて、前記ワード線に印加される複数の第６のプログラム電圧の電圧値を計算し、
    前記複数の第５のメモリセルのそれぞれの第２の特性を計測し、
    前記複数の第５のメモリセルのそれぞれに書き込まれる前記データと前記第２の特性の計測結果とに基づいて、前記ワード線に印加される複数の第７のプログラム電圧の電圧値を計算する、
    請求項６乃至１０のうちいずれか１項に記載のメモリデバイス。
  12. 前記複数のメモリセルは、前記メモリセルアレイが配置された基板の表面に対して垂直な第１の方向に並び、
    前記ワード線は、前記第１の方向に並ぶ前記複数のメモリセルに接続され、
    前記データの書き込み時、前記第１の方向に並び且つ前記ワード線に共通に接続された前記複数のメモリセルが同時に駆動される、
    請求項６乃至１１のうちのいずれか１項に記載のメモリデバイス。
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