JP2006066009A

JP2006066009A - 半導体集積回路

Info

Publication number: JP2006066009A
Application number: JP2004250273A
Authority: JP
Inventors: Hiroyuki Tanigawa; 博之谷川; Toshihiro Tanaka; 利広田中; Yutaka Shinagawa; 裕品川; Takashi Yamaki; 貴志山木
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-08-30
Filing date: 2004-08-30
Publication date: 2006-03-09
Also published as: US20060044871A1; US7286410B2

Abstract

【課題】不揮発性メモリに対して読み出し速度の高速化と書き換え回数を多く保証することを両方させる。
【解決手段】半導体集積回路は、閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域（ＰＧＭ）と第２の不揮発性メモリ領域（ＤＡＴ）とを有する。前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去ベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリ電流、書込みベリファイ判定メモリゲート電圧、書込みベリファイ判定メモリ電流、消去電圧、消去電圧印加時間、書込み電圧、及び書込み電圧印加時間のうちの何れか一つの条件又は複数の条件に差がつけれら、第１の不揮発性メモリ領域は第２の不揮発性メモリ領域よりも記憶情報の読み出し速度が速く、第２の不揮発性メモリ領域は第１の不揮発性メモリ領域よりも書き換え保証回数が多くされる。
【選択図】図１

Description

本発明は、書き換えを繰り返すことで特性劣化が発生する不揮発性メモリを備えた半導体集積回路に関し、例えばマイクロコンピュータに適用して有効な技術に関する。

特許文献１には、フラッシュメモリのユーザメモリ領域にユーザプログラムなどのデータを書き込み、マスクＲＯＭのマスクメモリ領域にはデフォルトのフラッシュファームとパラメータ及びフラッシュ識別情報が予め保存され、不揮発性メモリにはバージョン情報又はロット情報などが格納され、ＣＰＵはバージョン情報に基づいて最適なフラッシュファーム及びパラメータを選択して実行することによって、フラッシュメモリに対する書き換え処理を最適条件で行なうことを可能にする技術が記載される。

特許文献２には、データ用ＥＥＰＲＯＭとプログラム用ＥＥＰＲＯＭを有し、その指定された領域にはロックコードが記憶されており、このロックコードを利用してデータ用ＥＥＰＲＯＭとプログラム用ＥＥＰＲＯＭなどの書き換え可能なメモリに記憶されている金額データやプログラムが改ざんされる虞を抑制する技術について記載がある。

特開２００１−３０６５４３号公報特開２００２−２４５０２３号公報

本発明者は、フラッシュメモリに代表される書き換え可能な不揮発性メモリにおける記憶情報の書き換え保証回数と記憶情報の読出し速度とについて検討した。例えばマイクロコンピュータなどにオンチップされたフラッシュメモリに対しては通常、読み出し速度や書き換え回数の保証はメモリ領域にかかわらず同一とされている。本発明者はこれによる不都合に着眼した。

読出し動作を高速化するためにはメモリ電流を大きくする必要があり、そのためにはメモリセルの読出し判定レベルに対して閾値電圧を大きく下げることが必要になる。これは、書き込み状態の閾値電圧と消去状態の閾値電圧との閾値電圧差（Ｖｔｈ window）を広げることを意味する。閾値電圧差を大きくすればそれに応じてメモリセルは大きなストレスを受けることになり、特性劣化の進行が速くなる。この結果、書き換えサイクルの寿命が短くなり、１０万回の様な書き換え回数を保証することが難しくなる。一方で、書き換えのストレスを緩和するために閾値電圧差（Ｖｔｈ window）を小さくすると、メモリセルの読出し判定レベルに対して閾値電圧を左程下げることができなくなり、要するに深い消去が行えず、メモリ電流を大きく採ることができない。メモリ電流が小さいと、１００ＭＨｚの様な高速リードは困難である。マイクロコンピュータに内蔵されるフラッシュメモリは、プログラムを格納する用途ではプログラムの実行速度と同じ読み出し速度が要求されるため、高速読み出しが優先され、記憶情報の書き換え回数を多く保証することができない。そのようなオンチップフラッシュメモリを、例えば１０万回程度の書き換え回数が必要となるデータ用途に適用することはできず、マイクロコンピュータの外付けＥＥＰＲＯＭや外付けフラッシュメモリで対応しなければならない。

上記特許文献に記載の技術も不揮発性メモリや不揮発性メモリ領域を用途によって分けることはなされているが、用途に応じた読み出し速度と書き換え回数の保証という観点から不揮発性メモリ領域を分けるということについて着目されていない。本発明者は一つの半導体集積回路の中で不揮発性メモリに対して用途に応じた読み出し速度の高速化と書き換え回数を多く保証することの両方を満足させることの必要性を見出した。

本発明の目的は、不揮発性メモリに対して用途に応じた読み出し速度の高速化と書き換え回数を多く保証することの両方を満足させることが可能な半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体集積回路は、中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有し、前記不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有する。第１の不揮発性メモリ領域は、例えば消去時のメモリ閾値電圧が十分低く、書込み時のメモリ閾値電圧が十分高く制御されることによって、比較的大きなメモリ電流が確保され、高速読み出しが可能とされる。第２の不揮発性メモリ領域は、例えば消去時のメモリ閾値電圧は低速で読み出し可能な程度の低さに、書き込み時のメモリ閾値電圧はＳ／Ｎ比が低下し過ぎない程度の高さに制御され、書き換え動作電圧による大きなストレスがメモリセルにかからないことから、メモリ特性の経時的劣化の進行を軽減でき、書き換え保証回数が多くなる。不揮発性メモリセルが目的とする閾値電圧に到達したかはベリファイ判定によって行い、そのベリファイは電圧値、電流値に基づいて判定が行われる。本明細書において消去とは不揮発性メモリセルの閾値電圧を低くすることと等価であり、それに対して書き込みとは不揮発性メモリセルの閾値電圧を高くすること等価である。

上記閾値電圧差を実現するのに、前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去ベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリ電流、書込みベリファイ判定メモリゲート電圧、書込みベリファイ判定メモリ電流、消去電圧、消去電圧印加時間、書込み電圧、及び書込み電圧印加時間のうちの何れか一つの条件又は複数の条件に差をつければよい。具体的には、（i）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去ベリファイ判定メモリゲート電圧が低く設定され、（ii）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去ベリファイ判定メモリ電流が大きく設定され、（iii）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込みベリファイ判定メモリゲート電圧が高く設定され、（iv）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込みベリファイ判定メモリ電流が小さく設定され、（v）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込みベリファイ判定メモリゲート電圧が高く設定され、且つ消去ベリファイ判定メモリゲート電圧が低く設定され、（vi）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去電圧が高く設定され、（vii）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去電圧印加時間が長く設定され、（viii）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込み電圧が高く設定され、（ix）第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込み電圧印加時間が長く設定される。

〔２〕上記手段では消去・書き込み条件の相違に着目した。本発明の別の観点では不揮発性メモリセル構造の相違に着目する。すなわち、半導体集積回路は、中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有し、前記不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有し、前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート長、メモリセルゲート幅のうちの何れか一方又は双方の条件に相違を有し、第１の不揮発性メモリ領域は第２の不揮発性メモリ領域よりも記憶情報の読み出し速度が速く、第２の不揮発性メモリ領域は第１の不揮発性メモリ領域よりも書き換え保証回数が多い。具体的には、第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート長に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対してメモリセルゲート長が短く設定される。前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート幅に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対してメモリセルゲート幅が大きく設定される。メモリセルゲート長が短いほど、メモリゲート幅が大きいほどメモリセルトランジスタのコンダクタンスが大きくなり、読み出し速度の高速化に資することができる。なお、上記消去・書き込み条件の相違と共に、不揮発性メモリセルのゲート長等の構造の相違の双方を採用することも可能である。

〔３〕本発明のデータ処理方法は、閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域と第２の不揮発性メモリ領域と、前記第１のメモリ領域と第２のメモリ領域とをアクセス可能な中央処理装置とを有するデータ処理システムにおいて、前記第１の不揮発性メモリ領域と第２の不揮発性メモリ領域に対して書き換えを行う方法であって、前記第１の不揮発性メモリ領域と前記第２の不揮発性メモリ領域との間では、消去ベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリ電流、書込みベリファイ判定メモリゲート電圧、書込みベリファイ判定メモリ電流、消去電圧、消去電圧印加時間、書込み電圧、及び書込み電圧印加時間のうちの何れか一つの条件又は複数の条件を相違させ、前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域よりも記憶情報の読み出し速度を速くし、前記第２の不揮発性メモリ領域は第１の不揮発性メモリ領域よりも書き換え保証回数を多くする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、不揮発性メモリに対して読み出し速度の高速化と書き換え回数を多く保証することの両方を満足させることができる。

《マイクロコンピュータ》
図１にはマイクロコンピュータが例示される。マイクロコンピュータ（ＭＣＵ）１は例えばＣＭＯＳ集積回路製造技術によって単結晶シリコンなどの1個の半導体基板に形成される。マイクロコンピュータ1は、中央処理装置（ＣＰＵ）２、ＣＰＵ２のワーク領域などに用いられる揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）３、前記ＣＰＵ２及びＲＡＭ３などが接続される第１バスとしてのＣＰＵバス（ＢＵＳｃ）４、前記ＣＰＵバス４に接続されたバスコントローラ（ＢＳＣ）５、バスコントローラ５に接続された第２バスとしての周辺バス（ＢＵＳｐ）６などを有し、階層化されたバス構成を備える。前記周辺バス６にはタイマ（ＴＭＲ）７、アナログ・ディジタル変換回路（Ａ／Ｄ）８、入出力ポート（Ｉ／Ｏｐｒｔ）９及びシリアルインタフェースコントローラ（ＳＣＩ）１０などの周辺回路が接続される。前記ＣＰＵバス４には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第１の不揮発性メモリとしてのフラッシュメモリ１１が接続される。前記周辺バス６には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第２の不揮発性メモリとしてのフラッシュメモリ１２が接続される。前記フラッシュメモリ１１は第１の不揮発性メモリ領域として、ＣＰＵ２が実行するプログラムの格納領域（プログラム領域ＰＧＭ）を有する。前記フラッシュメモリ１２は第２の不揮発性メモリ領域として、ＣＰＵ２がプログラムを実行するとき利用するデータの格納領域（データ領域ＤＡＴ）を有する。

上記階層バス構造において、ＣＰＵバス４は、ＣＰＵ２やＲＡＭ３などデータ処理能力を決定する回路モジュールが接続される性質上、配線負荷などを制限した高速バスとされ、高速データ転送が企図されている。周辺バス６に接続されたタイマ７やＡ／Ｄ８など多くの周辺回路モジュールはＣＰＵ２からパラメータなどの設定が行われて動作され、また、データの一時保持を行うＥＥＰＲＯＭなどの外部メモリは周辺バス６に繋がったＩ／Ｏポート９を介して接続される。したがって周辺バス６は比較的低速なバスであってよい。

このバス階層構造において、前記プログラム領域ＰＧＭを有するフラッシュメモリ１１は、ＣＰＵバス４に接続され、ＣＰＵ２の実行速度での読み出し可能であることが必要になる。一方、データ領域ＤＡＴを有するフラッシュメモリ１２は周辺バス６に接続され、他の周辺モジュールと同じ比較的低速な読み出しが可能であればよいが、プログラム領域ＰＧＭに比べて頻繁に書き換えられることが予想される。一方で書き換え回数の多いデータ領域ＤＡＴは、プログラム実行とは直接関係しないパラメータ情報などのデータの格納などに利用されるから高速で記憶情報を読み出す必要性は低い。

マイクロコンピュータ１には上記事情が考慮されており、オンチップの不揮発性メモリ領域を高速で読み出し可能なプログラム領域ＰＧＭと書き換え回数の多いデータ領域ＤＡＴに分割している。

《フラッシュメモリ》
図２にはフラッシュメモリ１１の構成が例示される。フラッシュメモリ１１は、電気的に消去及び書き込み可能な多数の不揮発性メモリセル（ＭＣ１１〜ＭＣｍｎ）２０がマトリクス配置されたメモリアレイ（ＭＡＲＹ）２１を有する。前記不揮発性メモリセル２０は、特に制限されないが、スプリットゲート構造とされ、ソース、ドレイン、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（コントロールゲート）及びメモリゲートを持つ。ソースは対応行のソース線ＳＬに接続され、ドレインは対応列のビット線ＢＬに接続され、選択ゲートは対応行のコントロールゲート制御線（ワード線）ＣＬに接続され、メモリゲートは対応行のメモリゲート制御線ＭＬに接続される。不揮発性メモリセル２０には、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁形成されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造を採用してもよい。

前記ビット線ＢＬは列選択回路（ＣＳＥＬ）２２で選択されたものが入出力回路（Ｉ／Ｏ）２３に接続される。読出し動作又はベリファイ動作ではビット線ＢＬに読み出されメモリセル２０の記憶情報がセンスアンプアレイ（ＳＡＡ）２４の対応センスアンプで増幅されて入出力回路２３からデータバス２５Ｄに出力される。ビット線ＢＬに接続されたデータラッチ（ＤＬ）２６は書き込みデータを保持する。書き込みデータは入出力回路２３から列選択回路２２を介して順次入力される。データラッチ２６の出力は書き込み制御回路（ＰＣＮＴ）２７に与えられ、書き込み制御回路２７は書き込みデータに従ってビット線ＢＬに対する書き込み用電圧の印加を制御する。

不揮発性メモリセル２０のコントロールゲート制御線ＣＬは行デコーダ（ＲＤＥＣ）２８によるアドレス信号のデコード結果に従って選択的に駆動される。駆動レベルはフラッシュメモリ１１に対する消去、書込み、又は読出し処理に応じて決まる。列選択回路２２によるビット線ＢＬの選択は列デコーダ（ＣＤＥＣ）２９によるアドレス信号のデコード結果に従って行われる。アドレス信号はアドレスバッファ（ＡＢＵF）３３Ａから供給される。アドレスバッファ３３はアドレスバス２５Aに接続される。

制御回路（ＭＣＮＴ）３０にはＣＰＵ２からデータバス２５Ｄを経由して制御情報が設定され、それに従って読出し、消去及び書き込みの動作に応じた制御シーケンス並びに動作電源の切換え制御を行う。各種動作電源は内部電源回路（ＰＳＰＬ）３１で生成する。発振回路（ＯＳＣ）３２は内部電源回路３１が保有する昇圧回路の昇圧クロック及び制御回路３０の同期クロックを生成する。

《不揮発性メモリセル》
図３には不揮発性メモリセル２０のデバイス構造が例示される。不揮発性メモリセル２０は、シリコン基板上に設けたｐ型ウエル領域３５に、情報記憶に用いるＭＯＳ型の第１トランジスタ３６と、前記第１トランジスタ３６を選択するＭＯＳ型の第２トランジスタ３７（選択ＭＯＳトランジスタ）とを有して成る。第１トランジスタ３６は、ソース線に接続するソース線電極となるｎ型拡散層（ｎ型不純物領域）３８、電荷蓄積領域（例えばシリコン窒化膜）３９、電荷蓄積領域３９の表裏に配置された絶縁膜（例えば酸化シリコン膜）４０，４１、書込み・消去時に高電圧を印加するためのメモリゲート電極（例えばｎ型ポリシリコン層）４２、及びメモリゲート電極保護用の酸化膜（例えば酸化シリコン膜）４３を有する。前記第２トランジスタ３７は、ビット線に接続するビット線電極となるｎ型拡散層（ｎ型不純物領域）４４、ゲート絶縁膜（例えば酸化シリコン膜）４５、コントロールゲート電極（例えばｎ型ポリシリコン層）４６、前記コントロールゲート電極４６とメモリゲート電極４２を絶縁する絶縁膜（例えば酸化シリコン膜）４７を有する。

前記第１トランジスタ３６の電荷蓄積領域３９とその表裏に配置された絶縁膜４０及び絶縁膜４１（併せてメモリゲート絶縁膜３９，４０，４１と称する）との膜厚の総和をｔｍ、コントロールゲート電極４６のゲート絶縁膜４５の膜厚をｔｃ、コントロールゲート電極４６と電荷蓄積領域３９との間の絶縁膜の膜厚をｔｉとすると、ｔｃ<ｔｍ≦ｔｉの関係が実現されている。ゲート絶縁膜４５とメモリゲート絶縁膜３９，４０，４１との寸法差より、第２トランジスタ３７のゲート絶縁耐圧は第１トランジスタ３６のゲート絶縁耐圧よりも低くされる。

尚、拡散層４４の部分に記載されたドレイン（ｄｒａｉｎ）の語はデータ読み出し動作において当該拡散層４４がトランジスタのドレイン電極として機能し、拡散層３８の部分に記載されたソース（ｓｏｕｒｃｅ）の語はデータ読み出し動作において当該拡散層３８がトランジスタのソース電極として機能することを意味する。消去・書き込み動作ではドレイン電極，ソース電極の機能はドレイン（ｄｒａｉｎ），ソース（ｓｏｕｒｃｅ）の表記に対して入れ替ることがある。

電荷蓄積領域３９にホットエレクトロンを注入するとき、ドレイン側から高電圧が供給されるメモリトランジスタ３６のチャネルのソースサイドと選択トランジスタ３７のチャネルのドレインサイドは電気的に低抵抗な導通状態とはされない。前記ソースサイドとドレインサイドは拡散領域などの低抵抗領域を共有しないからである。よって、このとき選択トランジスタ３７にはメモリトランジスタ３６側の高電圧が印加されない。したがって、前記選択トランジスタ３７のゲート絶縁膜は前記メモリトランジスタ３６のゲート絶縁膜よりも薄く形成しても書き換え動作時に選択トランジスタのゲート酸化膜が破壊されることはない。このことが、薄いゲート酸化膜によって選択トランジスタのコンダクタンスを大きくして読み出し速度を高速化することを保証する。

図４には図３の不揮発性メモリセルに対する特徴が代表的に示される。図４には階層型ビット線構造における不揮発性メモリセル２０の接続形態を例示する。前記拡散層４４はビット線ＢＬに、拡散層３８はソース線ＳＬに、メモリゲート電極４２はメモリゲート制御線ＭＬに、コントロールゲート電極４６はコントロールゲート制御線ＣＬに接続される。ビット線ＢＬはｎチャンネル型のスイッチＭＯＳトランジスタ（ＺＭＯＳ）５０を介してグローバルビットＧＬに接続される。特に図示はしないが、ビット線ＢＬには複数個の不揮発性メモリセル２０が接続され、１本のグローバルビット線ＧＬには夫々前記ＺＭＯＳ５０を介して複数本のビット線ＢＬが接続される。

図４では前記コントロールゲート制御線ＣＬを駆動する第１ドライバ（ワードドライバ）５１、メモリゲート制御線ＭＬを駆動する第２ドライバ５２、前記ＺＭＯＳ４０をスイッチ駆動する第３ドライバ（Ｚドライバ）５３、前記ソース線ＳＬを駆動する第４ドライバ５４が代表的に図示されている。前記ドライバ５２，５４はゲート絶縁耐圧が高耐圧のＭＯＳトランジスタを用いた高耐圧ＭＯＳドライバによって構成される。ドライバ５１，５３はゲート絶縁耐圧が比較的低いＭＯＳトランジスタを用いたドライバによって構成される。

不揮発性メモリセル１の第１トランジスタ３６に比較的高い閾値電圧を設定する書き込み動作では、例えば、メモリゲート電圧Ｖｍｇ及びソース線電圧Ｖｓを高電圧とし、制御ゲート電圧Ｖｃｇに１．８Ｖを与え、書き込み選択ビット線を０Ｖ（回路の接地電位）、書き込み非選択ビット線を１．８Ｖとして、書き込み選択ビット線の第２トランジスタ３７をオン動作させて、拡散層３８から拡散層４４に電流を流す。この電流により、コントロールゲート電極４６側の電荷蓄積領域３９近傍で発生したホットエレクトロンを電荷蓄積領域３９に保持させればよい。書き込み電流を定電流で書き込む場合、書き込み選択ビット線電位は接地電位に限らず、例えば０．５Ｖ程度印加し、チャネル電流を流せばよい。書き込み動作においては、ｎチャンネル型のメモリセルにとって、拡散層３８がドレインとして機能し、拡散層４４がソースとして機能する。この書き込み形式はホットエレクトロンのソースサイドインジェクションとなる。

第１トランジスタ３６に比較的低い閾値電圧を設定する消去動作では、例えば、メモリゲート電圧Ｖｍｇに高電圧を印加し、第２トランジスタ３７をオン動作させて拡散層４４，３８を回路の接地電位とし、電荷蓄積領域３９に保持されているエレクトロンをメモリゲート電極４２に放出させる。このとき、第２トランジスタ３７をオフ状態とし、或いは第２トランジスタ３７をオフ状態且つソース線ＳＬをフローティングにしても消去は可能である。

第１トランジスタ３６に対する上記書き込み・消去動作より明らかなように、コントロールゲート制御線ＣＬやビット線ＢＬに高電圧を印加することなく実現することが可能である。このことは、第２トランジスタ３７のゲート耐圧が比較的低くてよいことを保証する。ＺＭＯＳ５０も高耐圧であることを要しない。

特に制限されないが、閾値電圧が低くされた消去状態の第１トランジスタ３６はデプレション型とされ、閾値電圧が高くされた書き込み状態の第１トランジスタ３６はエンハンスメント型とされる。

図４の不揮発性メモリセル２０に対する読み出し動作では、ソース線電圧Ｖｓ，メモリゲート電圧Ｖｍｇを０Ｖにし、読み出し選択すべきメモリセルのコントロールゲート電圧Ｖｃｇを１．８Ｖの選択レベルにすればよい。第２トランジスタ３７がオン状態にされたとき、第１トランジスタ３６の閾値電圧状態に従って電流が流れるか否かに応じてビット線ＢＬに記憶情報が読み出される。第２トランジスタ３７は第１トランジスタ３６よりもゲート酸化膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のＭＯＳトランジスタと選択用のＭＯＳトランジスタの双方を高耐圧で形成する場合に比べて不揮発性メモリセル２０全体のコンダクタンスを相対的に大きくする事ができ、データ読み出し速度を高速化することができる。

なお、特に図示はしないが、フラッシュメモリ１２にも図２乃至図４の構成を採用することが可能である。

《書き換え条件の最適化》
フラッシュメモリ１１のプログラム領域ＰＧＭには高速読み出しに必要な十分なメモリ電流を確保できるように、他方のフラッシュメモリ１２のデータ領域ＤＡＴには電圧ストレスが軽減されるように（多くの書き換え回数を保証できるように）、不揮発性メモリセルの書き換え条件を最適化する。その最適化の手法として、プログラム領域ＰＧＭとデータ領域ＤＡＴに対して、消去ベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリ電流、書込みベリファイ判定メモリゲート電圧、書込みベリファイ判定メモリ電流、消去電圧、消去電圧印加時間、書込み電圧、及び書込み電圧印加時間のうちの何れか一つの条件又は複数の条件を相違させ、フラッシュメモリ１１のプログラム領域ＰＧＭにはフラッシュメモリ１２のデータ領域ＤＳＡＴよりも読み出し速度性能に優位性をもたせ、フラッシュメモリ１２のデータ領域ＤＡＴにはフラッシュメモリ１１のプログラム領域ＰＧＭ領域よりも書き換え保証回数において優位性を持たせる。

ここでは、例えばメモリ閾値電圧が低い状態を消去状態、高い状態を書込み状態とする。読み出し電圧と消去状態のメモリ閾値電圧差が大きいほど、読み出し時のメモリ電流が大きくなる。消去の際には、読み出し時に十分なメモリ電流が確保できるように、判定レベルを設けてメモリ閾値電圧が必ずそのレベル以下になるように判定しながら消去電圧を印加する。この判定動作を消去ベリファイと呼び、判定レベルはメモリゲートに印加する電圧とそのとき流れるメモリ電流値で定義できる。一方、読み出し電圧と書込み状態のメモリ閾値電圧差が大きいほど、読み出し時のメモリ電流が小さくなり、消去状態との差が明確になる。書き込みの際には、基準レベルを設けてメモリ閾値電圧が必ずそのレベル以上になるように判定しながら書込み電圧を印加する。この判定動作を書込みベリファイと呼ぶ。判定レベルは消去ベリファイと同様に、メモリゲートに印加する電圧とそのとき流れるメモリ電流値で定義できる。

上記書き換え条件の最適化はフラッシュメモリ１１，１２に対する消去制御と書き込み制御を用いて行う。個々の最適化条件について説明する前に、消去と書き込みの制御フローについて予め説明する。

図５にはフラッシュメモリの消去フローが例示される。消去の開始が指示されると、ＣＰＵ２は消去対象ブロックを設定し（Ｓ１）、設定した消去対象ブロックに消去電圧を所定時間だけ印加させる（Ｓ２）。これに続いて消去対象の不揮発性メモリセルに対する消去ベリファイを行ってその閾値電圧が消去判定レベル以下になったか否かを判別する（Ｓ３）。消去判定レベル以下でなければ更に消去電圧の印加を行い（Ｓ２）、消去判定レベル以下になるまでステップＳ２，Ｓ３を繰り返し、消去判定レベル以下になったところで消去動作を終了する。前記消去ベリファイ判定メモリゲート電圧又は消去ベリファイ判定メモリ電流の消去条件はステップＳ３の判定処理における判定条件とされる。前記消去電圧又は消去電圧印加時間に関する消去条件はステップＳ２の電圧印加処理の条件とされる。例えば、消去ベリファイ判定メモリゲート電圧をプログラム領域ＰＧＭとデータ領域ＤＡＴとで変えることにより、プログラム領域ＰＧＭとデータ領域ＤＡＴで異なった閾値電圧分布を生成することができる。この時、印加する消去電圧、消去電圧印加時間を規定するパルス幅なども特性劣化に影響するパラメータであるため、両領域の最適値をユニークに設定して閾値電圧の制御を行ってよい。

図６にはフラッシュメモリに対する書き込みフローが示される。書き込みを開始すると、ＣＰＵ２は書き込みアドレスをバスに出力し（Ｓ１１）、書き込みデータを書き込み対象のフラッシュメモリに内部転送し（Ｓ１２）、アドレスにしたがって書き込み対象メモリセルに書き込み電圧を印加させる（Ｓ１３）。これに続いて書き込み対象の不揮発性メモリセルに対する書き込みベリファイを行ってその閾値電圧が書き込み判定レベル以上になったか否かを判別する（Ｓ１４）。書き込み判定レベル以上でなければ更に書き込み電圧の印加を行い（Ｓ１３）、書き込み判定レベル以上になるまでステップＳ１３，Ｓ１４を繰り返し、書き込み判定レベル以上になったところで書き込み動作を終了する。書き込みベリファイの判定レベル、書き込み電圧、書き込み電圧印加時間を規定するパルス幅についてプログラム領域ＰＧＭとデータ領域ＤＡＴの両領域で最適値をユニークに設定する制御を行えばよい。

《消去ベリファイ判定メモリゲート電圧条件の相違》
書き換え条件の最適化の第１の例として、消去ベリファイ判定メモリゲート電圧条件を相違させる場合について説明する。消去ベリファイ処理Ｓ３においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより低い消去ベリファイ判定メモリゲート電圧を印加する。消去対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて消去ベリファイ判定メモリゲート電圧を変えればよい。図７に例示されるように、プログラム領域ＰＧＭの消去ベリファイ判定メモリゲート電圧をＶｅｖ１、データ領域ＤＡＴの消去ベリファイ判定メモリゲート電圧をＶｅｖ２とするとき、Ｖｅｖ１＜Ｖｅｖ２とされる。図８にはそのときの閾値電圧分とメモリ電流との関係が示される。不揮発性メモリセル２０のメモリゲートに読出し電圧Ｖｒｖが与えられたとき、消去状態のメモリセルに流れる読出し電流はプログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて大きくなる。図７においてプログラム領域ＰＧＭの読出し速度をＳ１、データ領域ＤＡＴの読出し速度をＳ２とするとき、Ｓ１＞Ｓ２とされる。図９には読み出し系の回路例が示される。ビット線ＢＬ１とビット線ＢＬ２の負荷は等しくし、読出し動作の開始前に双方のビット線ＢＬ１，ＢＬ２はチャージＭＯＳトランジスタ６０，６１を介してプリチャージされる。定電流回路６２、６３は、消去状態のメモリ電流の約１／２の電流を発生する。ビット線ＢＬ１側のメモリセル（ＭＣｉ）２０を読み出し対象とするとき、対象メモリセル（ＭＣｉ）２０のコントロールゲートとメモリゲートに選択電圧を印加するとともにセンス期間制御信号ビットφＳＰ１にて線ＢＬ２側の定電流回路６３を活性化する。要するに、ビット線ＢＬ１側をセンス側、ビット線ＢＬ２側をリファレンス側とする。センスアンプ６４の最小検知信号量δ以上にビット線電位差が生ずるタイミングでセンスアンプ６４を起動し、メモリ閾値電圧判定信号６６が確定する。φＳＥはセンスアンプ６４の活性化制御信号、φＰＣはプリチャージ制御信号である。図１０にはプログラム領域ＰＧＭにおける消去状態のメモリセルに対する読出し信号波形が示される。図１１にはデータ領域ＤＡＴにおける消去状態のメモリセルに対する読出し信号波形が示される。プリチャージをやめて定電流回路６３を活性化させてから、センスアンプ６４を起動するまでがセンス時間Ｔｓｐである。プログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて消去状態のメモリセル２０の閾値電圧が低くされるから、センス時間Ｔｓｐはプログラム領域ＰＧＭの方がデータ領域ＤＡＴよりも短い。したがってプログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べてデータ読み出し速度を高速化でききる。

図１２には消去／書込み時におけるメモリ閾値電圧変化と書き換え回数の関係が示される。特性Ａは書き換え時のメモリ閾値電圧変化が大きくされるプログラム領域ＰＧＭの特性であり、特性Ｂは書き換え時のメモリ閾値電圧変化が小さくされるデータ領域ＤＡＴの特性である。消去／書き込みに要する時間が増大し始めるときの書き換え回数を書き換え保証回数と考えると、プログラム領域ＰＧＭの書き換え保証回数はデータ領域ＤＡＴの書き換え保証回数よりも少なくなる。消去／書込み時のメモリ閾値電圧変化が大きい場合は大きな電圧ストレスを受けるため、メモリ閾値電圧変化が小さい場合よりも特性の劣化が早まるからである。

図１３には消去ベリファイ判定メモリゲート電圧を生成する回路が例示される。チャージポンプ回路のような降圧回路（ＳＴＰＤ）６８の動作は抵抗分圧回路７０とコンパレータ６９を介して負帰還制御される。コンパレータ６９は基準電圧発生回路（ＧＶＲＦ）６７の基準電圧をリファレンス電圧として、抵抗分圧回路７０から出力される分圧電圧と比較し、分圧電圧が基準電圧より低ければ降圧動作を停止し、分圧電圧が基準電圧より高ければ降圧動作を開始させる。消去動作で用いる消去ベリファイ判定メモリゲート電圧はプログラム領域ＰＧＭで用いる電圧Ｖｅｖ１の方がデータ領域ＤＡＴで用いる電圧Ｖｅｖ２よりも低いから、抵抗分圧回路７０はプログラム領域ＰＧＭの消去とデータ領域ＤＡＴの消去では異なる分圧ノードを選択する。プログラム領域ＰＧＭの消去ではＰＧＭ選択信号によって分圧ノードＮｐの選択を行う。データ領域ＤＡＴの消去ではＤＡＴ選択信号によって分圧ノードＮｄの選択を行う。尚、図１３はフラッシュメモリ１１と１２で同じ回路を用いて消去ベリファイ判定メモリゲート電圧を生成する例とされる。ＰＧＭ選択信号、ＤＡＴ選択信号は例えば書き換え対象とするフラッシュメモリに応じてＣＰＵ又は図示を省略するメモリコントローラなどが出力すればよい。フラッシュメモリ１１と１２で別々の回路を用いて消去ベリファイ判定メモリゲート電圧を生成してもよい。この場合には、プログラム領域ＰＧＭ用の回路ではＰＧＭ選択信号を固定的に選択状態とし、データ領域ＤＡＴ用の回路ではＤＡＴ選択信号を固定的に選択状態とすればよい。

《消去ベリファイ判定メモリ電流条件の相違》
書き換え条件の最適化の第２の例として、消去ベリファイ判定メモリ電流条件を相違させる場合について説明する。消去ベリファイ処理Ｓ３においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより大きな消去ベリファイ判定メモリ電流を用いてベリファイを行う。消去対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて消去ベリファイ判定メモリ電流を変えればよい。図１４に例示されるように、プログラム領域ＰＧＭの消去ベリファイ判定メモリ電流をＩｅｖ１、データ領域ＤＡＴの消去ベリファイ判定メモリ電流をＩｅｖ２とするとき、Ｉｅｖ１＞Ｉｅｖ２とされる。図１５にはそのときの閾値電圧分とメモリ電流との関係が示される。不揮発性メモリセル２０のメモリゲートに読出し電圧Ｖｒｖが与えられたとき、消去状態のメモリセルに流れる読出し電流はプログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて大きくなる。図１４においてプログラム領域ＰＧＭの読出し速度をＳ１、データ領域ＤＡＴの読出し速度をＳ２とするとき、Ｓ１＞Ｓ２とされる。消去ベリファイ判定メモリゲート電圧Ｖｅは双方の領域で同じとする。

図１６には消去ベリファイメモリ電流判定回路の例が示される。ここではビット線ＢＬ１側をセンス側とする場合の回路構成を例示する。７６はデータ領域ＤＡＴにおける消去ベリファイ判定メモリ電流Ｉｅｖ２を規定する電流発生回路、７７はプログラム領域ＰＧＭにおける消去ベリファイ判定メモリ電流Ｉｅｖ１を規定する電流発生回路である。定電流源７８に流れる定電流はカレントミラー回路によってＭＯＳトランジスタＱ１に流れ、当該ＭＯＳトランジスタＱ１のゲート電圧を前記電流発生回路７７，７６のＭＯＳトランジスタＱ２，Ｑ３，Ｑ４が受ける。これにより、ＰＧＭ選択信号によって電流発生回路７７が活性化されると、ＭＯＳトランジスタ７４には例えば定電流源７８の２倍の電流が流れ、ＤＡＴ選択信号によって電流発生回路７６が活性化されると、ＭＯＳトランジスタ７４には例えば定電流源７８と同じ電流が流れる。ＭＯＳトランジスタ７３にはＭＯＳトランジスタ７４と同じ電流を流すことが可能になる。したがって、ベリファイ動作において、ベリファイ対象メモリセルに流れる最大電流をプログラム領域ＰＧＭとデータ領域ＤＡＴで相違させることができる。ベリファイ対象メモリセルに比較的多いメモリ電流を生ずる場合にはビット線ＢＬ１の電圧が基準電源電圧よりも低下し、逆の場合には基準電源電圧よりも高くなり、その相違によって、メモリ閾値電圧を判定することができる。ベリファイ対象メモリセルが属するフラッシュメモリがプログラム領域ＰＧＭであるかデータ領域ＤＡＴであるかに応じて、ベリファイ対象メモリセルが流すべきメモリ電流に差を設定することができる。ＭＯＳトランジスタ７４に流れる電流が大きければ、それに応じて、消去ベリファイされるメモリセルトランジスタも大きな電流を流すことが必要になり、換言すれば、消去ベリファイ対象のメモリセルは大きなコンダクタンスを持つこと、要するに低い閾値電圧が設定されるということになる。尚、消去ベリファイ判定メモリ電流を生成する回路はプログラム領域ＰＧＭとデータ領域ＤＡＴで共通でなくてもよいが、共通化すれば電源回路の共用化が進んで、チップ面積の縮小に資することができる。

上述のように、消去ベリファイ判定メモリ電流条件を相違させることによっても、消去ベリファイ判定メモリゲート電圧条件を相違させる場合と同じように、フラッシュメモリ１１のプログラム領域ＰＧＭにおいては大きな読み出し電流が得られるため、読み出し速度が高速になる。フラッシュメモリ１２のデータ領域ＤＡＴにおいては、メモリ閾値電圧変化が小さいため、書き換え保証回数を大きくすることができる。

《書き込みベリファイ判定メモリゲート電圧条件の相違》
書き換え条件の最適化の第３の例として、書き込みベリファイ判定メモリゲート電圧条件を相違させる場合について説明する。書き込みベリファイ処理Ｓ１４においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより高い書き込みベリファイ判定メモリゲート電圧を印加する。書き込み対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて書き込みベリファイ判定メモリゲート電圧を変えればよい。図１７に例示されるように、プログラム領域ＰＧＭの書き込みベリファイ判定メモリゲート電圧をＶｐｖ１、データ領域ＤＡＴの書き込みベリファイ判定メモリゲート電圧をＶｐｖ２とするとき、Ｖｐｖ１＞Ｖｐｖ２とされる。図１８にはそのときの閾値電圧分とメモリ電流との関係が示される。不揮発性メモリセル２０のメモリゲートに読出し電圧Ｖｒｖが与えられたとき、書き込み状態のメモリセルに対する読出し電流（この場合はオフ電流）は、プログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて小さく抑えられる。図１９にはプログラム領域ＰＧＭにおける書き込み状態のメモリセルに対する読出し信号波形が示される。図２０にはデータ領域ＤＡＴにおける書き込み状態のメモリセルに対する読出し信号波形が示される。プログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて書き込み状態のメモリセル２０の閾値電圧が高くされるから、センス時間Ｔｓｐはプログラム領域ＰＧＭの方がデータ領域ＤＡＴよりも短い。したがってプログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べてデータ読み出し速度を高速化できる。図１７においてプログラム領域ＰＧＭの読出し速度をＳ１、データ領域ＤＡＴの読出し速度をＳ２とするとき、Ｓ１＞Ｓ２とされる。フラッシュメモリ１２のデータ領域ＤＡＴにおいては、メモリ閾値電圧変化が小さいため、書き換え保証回数を大きくすることができる。

《書き込みベリファイ判定メモリ電流条件の相違》
書き換え条件の最適化の第４の例として、書き込みベリファイ判定メモリ電流条件を相違させる場合について説明する。書き込みベリファイ処理Ｓ１４においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより小さな書き込みベリファイ判定メモリ電流を用いてベリファイを行う。書き込み対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて書き込みベリファイ判定メモリ電流を変えればよい。図２１に例示されるように、プログラム領域ＰＧＭの書き込みベリファイ判定メモリ電流をＩｐｖ１、データ領域ＤＡＴの書き込みベリファイ判定メモリ電流をＩｐｖ２とするとき、Ｉｐｖ１＜Ｉｐｖ２とされる。図２２にはそのときの閾値電圧分とメモリ電流との関係が示される。不揮発性メモリセル２０のメモリゲートに読出し電圧Ｖｒｖが与えられたとき、書き込み状態のメモリセルに対する読出し電流（この場合はオフ電流）は、プログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて小さく抑えられる。プログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて書き込み状態のメモリセル２０の閾値電圧が高くされるから、センス時間Ｔｓｐはプログラム領域ＰＧＭの方がデータ領域ＤＡＴよりも短い。したがってプログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べてデータ読み出し速度を高速化できる。図２１においてプログラム領域ＰＧＭの読出し速度をＳ１、データ領域ＤＡＴの読出し速度をＳ２とするとき、Ｓ１＞Ｓ２とされる。フラッシュメモリ１２のデータ領域ＤＡＴにおいては、メモリ閾値電圧変化が小さいため、書き換え保証回数を大きくすることができる。尚、書き込みベリファイ判定メモリゲート電圧Ｖｐｖは双方の領域で同じとする。

書込みベリファイ判定メモリ電流の判定回路は、図１６と同様に複数の異なる定電流を発生する定電流回路から構成することができる。ベリファイ対象メモリセルが属するフラッシュメモリに応じて、定電流回路を切り替える。

上述のように、書き込みベリファイ判定メモリ電流条件を相違させることによっても、書き込みベリファイ判定メモリゲート電圧条件を相違させる場合と同じように、フラッシュメモリ１１のプログラム領域ＰＧＭにおいては大きな読み出し電流が得られるため、読み出し速度が高速になる。フラッシュメモリ１２のデータ領域ＤＡＴにおいては、メモリ閾値電圧変化が小さいため、書き換え保証回数を大きくすることができる。

《消去及び書き込みベリファイ判定メモリゲート電圧条件の相違》
書き換え条件の最適化の第５の例として、消去ベリファイ判定メモリゲート電圧条件と書き込みベリファイ判定メモリゲートで電圧条件の双方を相違させる場合について説明する。消去ベリファイ処理Ｓ３においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより低い消去ベリファイ判定メモリゲート電圧を印加する。消去対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて消去ベリファイ判定メモリゲート電圧を変えればよい。更に、書き込みベリファイ処理Ｓ１４においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより高い書き込みベリファイ判定メモリゲート電圧を印加する。書き込み対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて書き込みベリファイ判定メモリゲート電圧を変えればよい。図２３に例示されるように、Ｖｅｖ１＜Ｖｅｖ２、ＶｐＶ１＞Ｖｐｖ２とされる。図２４にはそのときの閾値電圧分とメモリ電流との関係が示される。不揮発性メモリセル２０のメモリゲートに読出し電圧Ｖｒｖが与えられたとき、消去状態のメモリセルに流れる読出し電流はプログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて大きくなる。また、不揮発性メモリセル２０のメモリゲートに読出し電圧Ｖｒｖが与えられたとき、書き込み状態のメモリセルに対する読出し電流（この場合はオフ電流）は、プログラム領域ＰＧＭの方がデータ領域ＤＡＴに比べて小さく抑えられる。書き換え条件の最適化の第１の例と第２の例の双方の効果を併せ持つことができる。

特に図示はしないが、第３の例による消去ベリファイ判定メモリ電流条件の相違と第４の例による書き込みベリファイ判定メモリ電流条件の相違との双方を適用することも可能である。或いは第１の例と第３の例、第２の例と第４の例との組み合わせも可能である。

《消去電圧条件の相違》
書き換え条件の最適化の第６の例として、消去電圧条件を相違させる場合について説明する。消去電圧印加処理Ｓ２においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより絶対値的に高い消去電圧を印加する。消去対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて消去電圧を変えればよい。或いは、消去電圧印加処理Ｓ２においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより消去電圧印時間を長くする。消去電圧と消去電圧印加時間の双方を相違させてもよい。図２５に例示されるように、プログラム領域ＰＧＭの消去電圧をＶｅ１、データ領域ＤＡＴの消去電圧をＶｅ２とするとき、｜Ｖｅ１｜＞｜Ｖｅ２｜とされる。また、プログラム領域ＰＧＭの消去電圧印加時間をＰｅ１、データ領域ＤＡＴの消去電圧印加時間をＰｅ２とするとき、Ｐｅ１＞Ｐｅ２とされる。図２６にはそのときの閾値電圧分とメモリ電流との関係が示される。プログラム領域ＰＧＭにおいては、メモリ閾値電圧を低く下げることができ、データ領域ＤＡＴの読出し電流よりもプログラム領域の読出し電流を大きくすることができる。データ領域ＤＡＴにおいては、メモリ閾値電圧が下がり過ぎず、また電圧印加後のメモリ閾値電圧分布が狭まるため、メモリ閾値電圧変化を抑えることができる。そのため、書き換え保証回数を大きくすることができる。

図２７には消去電圧印加パルスの発生回路が例示される。発振既器８０から出力されるクロック信号が直列された複数段の倍周期回路８１に伝達される。データ領域ＤＡＴを消去するときはＤＡＴ選択信号によって初段の倍周期回路８１の出力を選択し、これを消去電圧印加パルスＰＬＳとして利用する。プログラム領域ＰＧＭを消去するときはＰＧＭ選択信号によって終段の倍周期回路８１の出力を選択し、これを消去電圧印加パルスＰＬＳとして利用する。図２８には倍周期回路８１の回路構成が例示される。

《書き込み電圧条件の相違》
書き換え条件の最適化の第７の例として、書き込み電圧条件を相違させる場合について説明する。書き込み電圧印加処理Ｓ１３においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより絶対値的に高い書き込み電圧を印加する。書き込み対象がフラッシュメモリ１１かフラッシュメモリ１２かに応じて書き込み電圧を変えればよい。或いは、書き込み電圧印加処理Ｓ１３においてプログラム領域ＰＧＭに対しデータ領域ＤＡＴより書き込み電圧印時間を長くする。書き込み電圧と書き込み電圧印加時間の双方を相違させてもよい。図２９に例示されるように、プログラム領域ＰＧＭの書き込み電圧をＶｐ１、データ領域ＤＡＴの書き込み電圧をＶｐ２とするとき、｜Ｖｐ１｜＞｜Ｖｐ２｜とされる。また、プログラム領域ＰＧＭの書き込み電圧印加時間をＰｐ１、データ領域ＤＡＴの書き込み電圧印加時間をＰｐ２とするとき、Ｐｐ１＞Ｐｐ２とされる。図３０にはそのときの閾値電圧分とメモリ電流との関係が示される。書き込み処理ではプログラム領域ＰＧＭのメモリ閾値電圧を高く上げることができ、書き込み状態のメモリセルに対する読み出し電流を小さな電流に抑えることができるため、相対的に消去状態のメモリセルに対する読み出し速度を高速化することができる。データ領域ＤＡＴにおいては、メモリ閾値電圧が上がり過ぎず、また電圧印加後のメモリ閾値電圧分布が狭まるため、メモリ閾値電圧変化を比較的小さく抑えることができる。そのため、書き換え保証回数を大きくすることができる。書き込み電圧印加パルスの発生には図２７及び図２８と類似の回路を採用すればよい。

《不揮発性メモリセル構造の相違》
データ領域とプログラム領域の用途の相違に対するメモリセル特性の最適化には上記書き換え条件の相違のほかに、メモリセルのデバイス構造的条件を相違させて最適化を図ることも可能である。すなわち、前記プログラム領域ＰＧＭは、前記データ領域ＤＡＴに対して、メモリセルゲート長、メモリセルゲート幅のうちの何れか一方又は双方の条件に相違を有し、プログラム領域はデータ領域ＤＡＴよりも読み出し速度性能において優位性を有し、データ領域ＤＡＴはプログラム領域ＰＧＭよりも書き換え保証回数において優位性を有する。具体的には、プログラム領域ＰＧＭは前記データ領域ＤＡＴに対してメモリセルゲート長が短く設定される。プログラム領域ＰＧＭは前記データ領域ＤＡＴに対してメモリセルゲート幅が大きく設定される。メモリセルゲート長が短いほど、メモリゲート幅が大きいほど、メモリセルトランジスタのコンダクタンスが大きくなり、読み出し速度の高速化に資することができる。なお、上記消去・書き込み条件の相違と共に、不揮発性メモリセルのゲート長等の構造の相違の双方を採用することも可能である。図３１には上記メモリセルゲート長とメモリセルゲート幅の相違による特性の優劣が例示される。

上記説明したデータ領域ＤＡＴとプログラム領域ＰＧＭの用途の相違に対する上記書き換え条件の相違とメモリセルのデバイス構造的条件の相違を整理すると図３２のようになる。同図に列挙された条件のうちから何れか一つ又は複数個の条件を選んで採用することにより、前述の説明より明らかな如く、プログラム領域ＰＧＭにはメモリ電流が十分得られるように、データ領域ＤＡＴには電圧ストレスが軽減されるように、書き換え条件などを最適化することができ、同一チップ上で読み出し速度の高速化と書き換え保証回数を多くすることの双方を実現することができる。

ここまでの説明では本発明をマイクロコンピュータを一例としたが、マイクロコンピュータのようなデータ処理システムにおけるデータ領域ＤＡＴとプログラム領域ＰＧＭに対する記憶情報書き換えというデータ処理方法として本発明を把握することも可能である。このときの方法は前述の書き換え条件の最適化で説明した手法を用いる。その制御主体はＣＰＵ２である。或いはＥＰＲＯＭライタのような外部書き込み装置からの書き換え指示コマンドを受けてＣＰＵ２が行ってもよい。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、プログラム領域とデータ領域は別々のフラッシュメモリモジュールでなくてもよい。一つのフラッシュメモリモジュールの一部のメモリアレイをプログラム領域、他のメモリアレイをデータ領域とするようにフラッシュメモリを構成することも可能である。マイクロコンピュータのバス構成は２バスに限定されない。３バス構成や１バス構成などであってもよい。データプロセッサには上記以外の回路モジュールをオンチップすることは当然可能である。電気的に書き換え可能な不揮発性メモリはフラッシュメモリに限定されず、ＥＥＰＲＯＭなどであってもよい。本発明はフラッシュメモリなどの書き換え可能な不揮発性メモリをオンチップしたマイクロコンピュータやシステムＬＳＩなどの半導体集積回路、そのような半導体集積回路と別の半導体集積回路をパッケージ基板に搭載したマルチチップモジュールなどに広く適用することができる。

本発明の一例に係るマイクロコンピュータのブロック図である。フラッシュメモリの構成を例示するブロック図である。不揮発性メモリセルのデバイス構造を例示する断面図である。図３の不揮発性メモリセルに対する特徴を代表的に示した説明図である。フラッシュメモリに対する消去フローを例示するフローチャートである。フラッシュメモリに対する書き込みフローを例示するフローチャートである。プログラム領域ＰＧＭとデータ領域ＤＡＴで消去ベリファイ判定メモリゲート電圧条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの消去ベリファイ判定メモリゲート電圧をデータ領域ＤＡＴの消去ベリファイ判定メモリゲート電圧よりも低くしたときの閾値電圧分とメモリ電流との関係を例示する特性説明図である。読み出し系の回路を例示する回路図である。プログラム領域ＰＧＭにおける消去状態のメモリセルの対する読出し信号波形を例示する波形図である。データ領域ＤＡＴにおける消去状態のメモリセルの対する読出し信号波形を例示する波形図である。消去／書込み時におけるメモリ閾値電圧変化と書き換え回数の関係を示す特性図である。消去ベリファイ判定メモリゲート電圧を生成する回路を例示する回路図である。プログラム領域ＰＧＭとデータ領域ＤＡＴで消去ベリファイ判定メモリ電流条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの消去ベリファイ判定メモリ電流をデータ領域ＤＡＴの消去ベリファイ判定メモリ電流よりも大きくしたときの閾値電圧分とメモリ電流との関係を示す特性図である。消去ベリファイメモリ電流判定回路を例示する回路図である。プログラム領域ＰＧＭとデータ領域ＤＡＴで書き込みベリファイ判定メモリゲート電圧条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの書き込みベリファイ判定メモリゲート電圧をデータ領域ＤＡＴの書き込みベリファイ判定メモリゲート電圧をＶｐｖ２よりも高くしたときの閾値電圧分とメモリ電流との関係を示す特性図である。プログラム領域ＰＧＭにおける書き込み状態のメモリセルの対する読出し信号波形を示す波形図である。データ領域ＤＡＴにおける書き込み状態のメモリセルの対する読出し信号波形を示す波形図である。プログラム領域ＰＧＭとデータ領域ＤＡＴで書き込みベリファイ判定メモリ電流条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの書き込みベリファイ判定メモリ電流をデータ領域ＤＡＴの書き込みベリファイ判定メモリ電流よりも小さくしたときの閾値電圧分とメモリ電流との関係を示す特性図である。プログラム領域ＰＧＭとデータ領域ＤＡＴで消去及び書き込みベリファイ判定メモリゲート電圧条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの消去ベリファイ判定メモリゲート電圧をデータ領域ＤＡＴの消去ベリファイ判定メモリゲート電圧よりも低くし、プログラム領域ＰＧＭの書き込みベリファイ判定メモリゲート電圧をデータ領域ＤＡＴの書き込みベリファイ判定メモリゲート電圧よりも高くしたときの閾値電圧分とメモリ電流との関係を示す特性図である。プログラム領域ＰＧＭとデータ領域ＤＡＴで消去電圧条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの消去電圧をデータ領域ＤＡＴの消去電圧よりも大きくし、プログラム領域ＰＧＭの消去電圧印加時間をデータ領域ＤＡＴの消去電圧印加時間よりも長くしたときの閾値電圧分とメモリ電流との関係を示す特性図である。消去電圧印加パルスの発生回路を例示する回路図である。倍周期回路の回路構成を例示する回路図である。プログラム領域ＰＧＭとデータ領域ＤＡＴで書き込み電圧条件を相違させたときの性能説明図である。プログラム領域ＰＧＭの書き込み電圧をデータ領域ＤＡＴの書き込み電圧よりも高くし、プログラム領域ＰＧＭの書き込み電圧印加時間をデータ領域ＤＡＴの書き込み電圧印加時間よりも長くしたときの閾値電圧分とメモリ電流との関係を示す特性図である。メモリセルゲート長とメモリセルゲート幅の相違による特性の優劣を例示する性能説明図である。データ領域とプログラム領域の用途の相違に対する書き換え条件の相違とメモリセルのデバイス構造的条件の相違による性能を整理して示した性能説明図である。

符号の説明

１マイクロコンピュータ
２ＣＰＵ
ＰＧＭプログラム領域
ＤＡＴデータ領域
１１プログラム領域に割り当てられるフラッシュメモリ
１２データ領域に割り当てられるフラッシュメモリ
２０不揮発性メモリセル

Claims

中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有し、
前記不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有し、
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去ベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリ電流、書込みベリファイ判定メモリゲート電圧、書込みベリファイ判定メモリ電流、消去電圧、消去電圧印加時間、書込み電圧、及び書込み電圧印加時間のうちの何れか一つの条件又は複数の条件に相違を有し、
前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域よりも記憶情報の読み出し速度が速く、
前記第２の不揮発性メモリ領域は第１の不揮発性メモリ領域よりも書き換え保証回数が多い半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去ベリファイ判定メモリゲート電圧に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去ベリファイ判定メモリゲート電圧が低く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去ベリファイ判定メモリ電流に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去ベリファイ判定メモリ電流が大きく設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、書込みベリファイ判定メモリゲート電圧に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込みベリファイ判定メモリゲート電圧が高く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、書込みベリファイ判定メモリ電流に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込みベリファイ判定メモリ電流が小さく設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、書込みベリファイ判定メモリゲート電圧と消去ベリファイ判定メモリゲート電圧に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込みベリファイ判定メモリゲート電圧が高く設定され、且つ消去ベリファイ判定メモリゲート電圧が低く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去電圧に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去電圧が高く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、消去電圧印加時間に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して消去電圧印加時間が長く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、書込み電圧に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込み電圧が高く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、書込み電圧印加時間に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対して書込み電圧印加時間が長く設定される請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は更に、前記第２の不揮発性メモリ領域に対して、メモリセルゲート長、メモリセルゲート幅のうちの何れか一方又は双方に相違を有する請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート長に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対してメモリセルゲート長が短く設定される請求項１１記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート幅に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対してメモリセルゲート幅が大きく設定される請求項１２記載の半導体集積回路。
前記第１の不揮発性メモリ領域を備えた第１の不揮発性メモリと、前記第２の不揮発性メモリ領域を備えた第２の不揮発性メモリとを別々に有する請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域と前記第２の不揮発性メモリ領域の双方を備えた一つの不揮発性メモリを有する請求項１記載の半導体集積回路。
前記第１の不揮発性メモリ領域はプログラムの格納に用いられ、前記第２の不揮発性メモリ領域はデータの格納に用いられる請求項１記載の半導体集積回路。
中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有し、
前記不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有し、
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート長、メモリセルゲート幅のうちの何れか一方又は双方のに相違を有し、
前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域よりも記憶情報の読み出し速度が速く、
前記第２の不揮発性メモリ領域は第１の不揮発性メモリ領域よりも書き換え保証回数が多い半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート長に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対してメモリセルゲート長が短く設定される請求項１７記載の半導体集積回路。
前記第１の不揮発性メモリ領域は、前記第２の不揮発性メモリ領域に対して、メモリセルゲート幅に相違を有するとき、第１の不揮発性メモリ領域は前記第２の不揮発性メモリ領域に対してメモリセルゲート幅が大きく設定される請求項１７記載の半導体集積回路。
閾値電圧の相違によって情報記憶を行う第１の不揮発性メモリ領域と第２の不揮発性メモリ領域と、前記第１のメモリ領域と第２のメモリ領域とをアクセス可能な中央処理装置とを有するデータ処理システムにおいて、前記第１の不揮発性メモリ領域と第２の不揮発性メモリ領域に対して書き換えを行うデータ処理方法であって、
前記第１の不揮発性メモリ領域と前記第２の不揮発性メモリ領域との間では、消去ベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリ電流、書込みベリファイ判定メモリゲート電圧、書込みベリファイ判定メモリ電流、消去電圧、消去電圧印加時間、書込み電圧、及び書込み電圧印加時間のうちの何れか一つの条件又は複数の条件を相違させ、
前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域よりも記憶情報の読み出し速度を速くし、
前記第２の不揮発性メモリ領域は第１の不揮発性メモリ領域よりも書き換え保証回数を多くするデータ処理方法。