JP4554616B2 - 半導体集積回路 - Google Patents

Description

本発明は閾値電圧の相違によって情報記憶を行なう書き換え可能な不揮発性メモリ領域を有する半導体集積回路に関し、特に記憶情報の書き換え保証回数と記憶情報の読出し速度との関係に着目した技術に関し、例えば中央処理装置と共に書き換え可能な不揮発性メモリをオンチップしたマクロコンピュータに適用して有効な技術に関する。

特許文献１には、フラッシュメモリのユーザメモリ領域にユーザプログラムなどのデータを書き込み、マスクＲＯＭのマスクメモリ領域にはデフォルトのフラッシュファームとパラメータ及びフラッシュ識別情報が予め保存され、不揮発性メモリにはバージョン情報又はロット情報などが格納され、ＣＰＵはバージョン情報に基づいて最適なフラッシュファーム及びパラメータを選択して実行することによって、フラッシュメモリに対する書き換え処理を最適条件で行なうことを可能にする技術が記載される。

特許文献２には、データ用ＥＥＰＲＯＭとプログラム用ＥＥＰＲＯＭを有し、その指定された領域にはロックコードが記憶されており、このロックコードを利用してデータ用ＥＥＰＲＯＭとプログラム用ＥＥＰＲＯＭなどの書き換え可能なメモリに記憶されている金額データやプログラムが改ざんされる虞を抑制する技術について記載がある。

特開２００１−３０６５４３号公報 特開２００２−２４５０２３号公報

本発明者は、フラッシュメモリに代表される書き換え可能な不揮発性メモリにおける記憶情報の書き換え保証回数と記憶情報の読出し速度とについて検討した。例えばマイクロコンピュータなどにオンチップされたフラッシュメモリに対しては通常、読み出し速度や書き換え回数の保証はメモリ領域にかかわらず同一とされている。本発明者はこれによる不都合に着眼した。

読出し動作を高速化するためにはメモリ電流を大きくする必要があり、そのためにはメモリセルの読出し判定レベルに対して閾値電圧を大きく下げることが必要になる。これは、書き込み状態の閾値電圧と消去状態の閾値電圧との閾値電圧差（Ｖｔｈ window）を広げることを意味する。閾値電圧差を大きくすればそれに応じてメモリセルは大きなストレスを受けることになり、特性劣化の進行が速くなる。この結果、書き換えサイクルの寿命が短くなり、１０万回の様な書き換え回数を保証することが難しくなる。一方で、書き換えのストレスを緩和するために閾値電圧差（Ｖｔｈ window）を小さくすると、メモリセルの読出し判定レベルに対して閾値電圧を左程下げることができなくなり、要するに深い消去が行えず、メモリ電流を大きく採ることができない。メモリ電流が小さいと、１００ＭＨｚの様な高速リードは困難である。マイクロコンピュータに内蔵されるフラッシュメモリは、プログラムを格納する用途ではプログラムの実行速度と同じ読み出し速度が要求されるため、高速読み出しが優先され、記憶情報の書き換え回数を多く保証することができない。そのようなオンチップフラッシュメモリを、例えば１０万回程度の書き換え回数が必要となるデータ用途に適用することはできず、マイクロコンピュータの外付けＥＥＰＲＯＭや外付けフラッシュメモリで対応しなければならない。

上記特許文献に記載の技術も不揮発性メモリや不揮発性メモリ領域を用途によって分けることはなされているが、用途に応じた読み出し速度と書き換え回数の保証という観点から不揮発性メモリ領域を分けるということについて着目されていない。本発明者は一つの半導体集積回路の中で不揮発性メモリに対して用途に応じた読み出し速度の高速化と書き換え回数を多く保証することの両方を満足させることの必要性を見出した。

本発明の目的は、不揮発性メモリに対して用途に応じた読み出し速度の高速化と書き換え回数を多く保証することの両方を満足させることが可能な半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体集積回路は、中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有する。前記不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行なう第１の不揮発性メモリ領域（ＰＧＭ）と第２の不揮発性メモリ領域（ＤＡＴ）とを有する。前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。情報記憶のための閾値電圧の最大変化幅とは、記憶情報の一のデータ論理値に応ずるところの閾値電圧の初期化レベル（消去による閾値電圧レベル）と、記憶情報の他のデータ論理値に応ずるところの閾値電圧レベル（書き込みによる閾値電圧レベル）との最大の差を意味する。最大とは、１個のメモリセルに対する記憶情報が１ビットの場合だけでなく、２ビット以上の場合も考慮していることを意味する。

情報記憶のための閾値電圧の最大変化幅が大きければ、記憶情報の書き換えによるメモリセルに対するストレスは大きくなるので書き換え回数の保証という点では劣るが、読出し電流が大きくなり、記憶情報の読出し速度を高速化することができる。オン状態にされる不揮発性メモリセルのコンダクタンスを大きくし易いからである。したがって、第１の不揮発性メモリ領域には記憶情報の読出し速度を高速化することを優先させることができ、第２の不揮発性メモリ領域には記憶情報の書き換え回数を多く保証することを優先させることができる。

前記閾値電圧の最大変化幅が大きくするには、前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて閾値電圧の初期化レベルの分布が低くされればよい。或いは、前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて前記書き込みによる閾値電圧レベルのような閾値電圧レベルの分布が高くされればよい。前者において前記第１の不揮発性メモリ領域と第２の不揮発性メモリ領域の各々における読出しワード線選択レベルのような読出し判定レベルは同一であってよい。後者の場合、読出し判定レベルは第２の不揮発性メモリ領域に比べて第１の不揮発性メモリ領域の方が高くなければならない。

則ち、それぞれのメモリ領域に於いてメモリセルに印可する読み出しワード線選択レベルを基準とした場合に、前記第１の不揮発性メモリ領域のしきい値電圧の初期化レベルの分布までの電圧差を、前記第２の不揮発性メモリ領域のしきい値電圧の初期化レベルの分布までの電圧差に比べて大きくすることで、前記第１の不揮発性メモリ領域のメモリセルの読み出し電流を大きくすることができる。

上記より、当然前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて記憶情報の読出し速度が速くされることになる。

具体的な形態として、前記第１の不揮発性メモリ領域を備えた第１の不揮発性メモリ（１１，１１Ａ）と、前記第２の不揮発性メモリ領域を備えた第２の不揮発性メモリ（１２，１２Ａ）とを別々に有してよい。或いは、前記第１の不揮発性メモリ領域と前記第２の不揮発性メモリ領域の双方を備えた一つの不揮発性メモリ（１１Ｂ）を有してもよい。

一つの望ましい形態として、前記第１の不揮発性メモリ領域はプログラムの格納に用いられ、前記第２の不揮発性メモリ領域はデータの格納に用いられる。プログラムを格納する用途ではプログラムの実行速度と同じ読み出し速度が要求されるため、高速読み出しが優先されるからである。プログラムの書き換えは通常、データほど頻繁に行われないから、書き換え回数の保証は少なくても支障はない。データは頻繁に書き換えられると予想されるので、データ領域に対しては書き換え回数が多いことを保証する必要があるからである。ここで想定しているデータ領域は中央処理装置のワークＲＡＭのような揮発性メモリではなく、初期設定のためのパラメータなどが格納される領域であり、ワークＲＡＭのような高速アクセスが必須とされるようなメモリ領域ではないから、読出し速度が遅くても実質的な実害はない。

〔２〕別の観点による半導体集積回路は、上記半導体集積回路に対して、第１バスと第２バスを有する２バス構成を備え、各バスに不揮発性メモリが接続された具体的な構成を明示する。すなわち、半導体集積回路は、中央処理装置（２）と、揮発性メモリ（３）と、前記中央処理装置及び前記揮発性メモリが接続された第１バス（４）と、前記第１バスに接続されたバスコントローラ（５）と、前記バスコントローラに接続された第２バス（６）とを有する。前記第１バスには閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第１の不揮発性メモリ（１１，１１Ａ）が接続される。前記第２バスには閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第２の不揮発性メモリ（１２，１２Ａ）が接続される。前記第１の不揮発性メモリは第２の不揮発性メモリに比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。この発明においても、上記同様に、第１の不揮発性メモリには記憶情報の読出し速度を高速化することを優先させることができ、第２の不揮発性メモリには記憶情報の書き換え回数を多く保証することを優先させることができる。

一つの具体的な形態として、前記第１の不揮発性メモリは第２の不揮発性メモリに比べて閾値電圧の初期化レベルの分布が低くされることによって前記閾値電圧の最大変化幅が大きくされる。

一つの望ましい形態として、前記第１の不揮発性メモリは前記中央処理装置が実行するプログラムの格納に利用され、前記第２の不揮発性メモリは前記中央処理装置がプログラムを実行するとき利用するデータの格納に利用される。

一つの具体的な形態として、前記第１の不揮発性メモリは、前記第１バスへの読出しアクセスに利用される第１アクセスポート（５０）と、前記第２バスから記憶情報を書き換えるためのアクセスに利用される第２のアクセスポート（５１）とを有し、第１メモリに対する記憶情報を書き換えるためのアクセス制御は前記中央処理装置が行なう。アクセスポートを記憶情報の読み出し用と書き換え用途に分けることにより、読み出し用ポートを読み出し動作の高速化のために最適化することが容易になる。例えば、読み出し用ポートには書き換えデータを受ける入力バッファが不要である。入力バッファはデータ出力用信号線にとって負荷となる入力容量を伴う。また、前記第１アクセスポートと第１バスとの間に、前記第１アクセスポートから読み出されたデータに対して誤り検出及び訂正が可能なＥＣＣ回路（１３）を設ける場合にも書き換え動作におけるベリファイ動作を考慮することを要しない。ベリファイ動作ではその性質上読み出しデータに対して誤り訂正を行うことは不都合であり、記憶情報の読み出しと書き換えに同一アクセスポートを兼用する場合には、書き換え動作においてＥＣＣ回路を迂回する信号経路を追加することが必要になり、そのような経路追加は記憶情報の読み出し動作にとって不所望な負荷を構成することになる。

更に具体的な形態として、第１バスに接続された中央処理装置が第２バスを経由して第２のアクセスポートから記憶情報の書き換え制御を行うことを考慮すると、前記第１アクセスポートから見た第１の不揮発性メモリに対するアドレス空間と、第２アクセスポートから見た第１の不揮発性メモリに対するアドレス空間とを相違させることが望ましい。

不揮発性メモリに対する記憶情報の書き換え制御は例えば中央処理装置が書き換え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記第１の不揮発性メモリが保有する。中央処理装置は第１の不揮発性メモリから揮発性メモリに内部転送された書き換え制御プログラムを実行する。記憶情報の書き換え動作の指示は中央処理装置が実行するプログラムによって与えられる。或いは、外部のＥＰＲＯＭライタのような書き込み装置から与えられる書き換えコマンドによって指示される。前記中央処理装置は、外部から書き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記第１の不揮発性メモリが保有する書き換え制御プログラムを実行することによって、第１の不揮発性メモリが保有する記憶情報を書き換え制御する。

更に具体的な形態として、前記第１の不揮発性メモリが保有する不揮発性メモリセルは、電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジスタと前記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有する。前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く形成される。前記選択トランジスタのゲート電極直下の半導体領域に形成されるチャネルと前記メモリトランジスタの電荷蓄積領域直下の半導体領域に形成されるチャネルとの間の電位差によって形成されるホットエレクトロンが電荷蓄積領域に注入されることによって閾値電圧が高くされ、前記電荷蓄積領域が保持するエレクトロンが減少されることによって閾値電圧が低い方向に初期化される。電荷蓄積領域にホットエレクトロンを注入するとき、ドレイン側から高電圧が供給されるメモリトランジスタのチャネルのソースサイドと選択トランジスタのチャネルのドレインサイドが電気的に低抵抗で導通状態にされないから、選択トランジスタにはメモリトランジスタ側の高電圧が印加されない。したがって、前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く形成しても書き換え動作時に選択トランジスタのゲート酸化膜が破壊されることはない。このことが、薄いゲート酸化膜によって選択トランジスタのコンダクタンスを大きくして読み出し速度を高速化することを保証する。

〔３〕更に別の観点による半導体集積回路は、上記半導体集積回路に対して、第１バスと第２バスを有する２バス構成を備え、第１バスに接続された不揮発性メモリ（１１Ｂ）に第１の不揮発性メモリ領域（ＰＧＭ）と第２の不揮発性メモリ領域（ＤＡＴ）を割り当てた具体的な構成を明示する。すなわち、半導体集積回路は、中央処理装置と、揮発性メモリと、前記中央処理装置及び前記揮発性メモリが接続された第１バスと、前記第１バスに接続されたバスコントローラと、前記バスコントローラに接続された第２バスとを有し、前記第１バスには不揮発性メモリが接続される。前記不揮発性メモリは、閾値電圧の相違によって情報記憶を行なう第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有し、前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。この発明においても、上記同様に、第１の不揮発性メモリ領域には記憶情報の読出し速度を高速化することを優先させることができ、第２の不揮発性メモリ領域には記憶情報の書き換え回数を多く保証することを優先させることができる。

一つの具体的な形態として、前記第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて閾値電圧の初期化レベルの分布が低くされることによって前記閾値電圧の最大変化幅が大きくされる。

一つの具体的な形態として、前記第１の不揮発性メモリ領域において不揮発性メモリセルから閾値電圧に応じた記憶情報を読み出すとき前記不揮発性メモリセルに与えられる読出し判定レベルは、前記第２の不揮発性メモリ領域において不揮発性メモリセルから閾値電圧に応じた記憶情報を読み出すとき前記不揮発性メモリセルに与えられる読出し判定レベルと同じである。

一つの望ましい形態として、前記第１の不揮発性メモリ領域は前記中央処理装置が実行するプログラムの格納に利用され、前記第２の不揮発性メモリ領域は前記中央処理装置がプログラムを実行するとき利用するデータの格納に利用される。

更に具体的な形態として、前記第１の不揮発性メモリ領域及び前記第２の不揮発性メモリ領域の夫々に、複数の分割領域（６１）と、各々の分割領域に固有の複数の第１のビット線（ＬＢＬ）と、複数の分割領域に共通の第２のビット線（ＧＢＬｒ）と、分割領域から前記第１ビット線を選択する選択回路（６２）と、前記選択回路の出力と第２ビット線の間に配置したセンスアンプとによる階層化ビット線構造を採用し、前記各々の第１のビット線の負荷は前記第２の不揮発性メモリ領域の方が前記第１の不揮発性メモリ領域よりも小さくなるようにする。これにより、一つの不揮発性メモリに特性の異なる第１の不揮発性メモリ領域と第２の不揮発性メモリ領域が構成されるときに、情報記憶のための閾値電圧の最大変化幅が相対的に小さくされる第２のメモリ領域からの読出し速度の遅れを改善することができ、第１の不揮発性メモリ領域と第２の不揮発性メモリ領域の何れに対しても第１バスを介するアクセスタイムを同一にすることも可能になるであろう。更に別の形態として、前記中央処理装置は前記不揮発性メモリに対する読出しアクセス制御において、第１の不揮発性メモリ領域に対するアクセスサイクル数より第２の不揮発性メモリ領域対するアクセスサイクル数の方を大きく制御して、読出し速度差に対処することも可能である。

更に具体的な形態として、前記不揮発性メモリは、前記第１バスへの読出しアクセスに利用される第１アクセスポートと、前記第２バスから記憶情報を書き換えるためのアクセスに利用される第２のアクセスポートとを有し、前記不揮発性メモリに対する記憶情報を書き換えるためのアクセス制御は前記中央処理装置が行なう。アクセスポートを記憶情報の読み出し用と書き換え用途に分けることにより、読み出し用ポートを読み出し動作の高速化のために最適化することが容易になる。例えば、読み出し用ポートには書き換えデータを受ける入力バッファが不要である。入力バッファはデータ出力用信号線にとって負荷となる入力容量を伴う。また、前記第１アクセスポートと第１バスとの間に、前記第１アクセスポートから読み出されたデータに対して誤り検出及び訂正が可能なＥＣＣ回路を設ける場合にも書き換え動作におけるベリファイ動作を考慮することを要しない。ベリファイ動作ではその性質上読み出しデータに対して誤り訂正を行うことは不都合であり、記憶情報の読み出しと書き換えに同一アクセスポートを兼用する場合には、書き換え動作においてＥＣＣ回路を迂回する信号経路を追加することが必要になり、そのような経路追加は記憶情報の読み出し動作にとって不所望な負荷を構成することになる。

更に具体的な形態として、第１バスに接続された中央処理装置が第２バスを経由して第２のアクセスポートから記憶情報の書き換え制御を行うことを考慮すると、前記第１アクセスポートから見た前記不揮発性メモリに対するアドレス空間と、前記第２アクセスポートから見た前記不揮発性メモリに対するアドレス空間とを相違させることが望ましい。

不揮発性メモリに対する記憶情報の書き換え制御は例えば中央処理装置が書き換え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記第１の不揮発性メモリが保有する。中央処理装置は第１の不揮発性メモリから揮発性メモリに内部転送された書き換え制御プログラムを実行する。記憶情報の書き換え動作の指示は中央処理装置が実行するプログラムによって与えられる。或いは、外部のＥＰＲＯＭライタのような書き込み装置から与えられる書き換えコマンドによって指示される。前記中央処理装置は、外部から前記外部インタフェース回路に書き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記第１の不揮発性メモリが保有する書き換え制御プログラムを実行することによって、不揮発性メモリが保有する記憶情報を書き換え制御する。

更に具体的な形態として、前記不揮発性メモリが保有する不揮発性メモリセルは、電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジスタと前記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有する。前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く形成される。前記選択トランジスタのゲート電極直下の半導体領域に形成されるチャネルと前記メモリトランジスタの電荷蓄積領域直下の半導体領域に形成されるチャネルとの間の電位差によって形成されるホットエレクトロンが電荷蓄積領域に注入されることによって閾値電圧が高くされ、前記電荷蓄積領域が保持するエレクトロンが減少されることによって閾値電圧が低い方向に初期化される。薄いゲート酸化膜によって選択トランジスタは大きなコンダクタンスを有することができ、読み出し速度の高速化に資することができる。

〔４〕更に別の観点による半導体集積回路は、中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有し、前記不揮発性メモリ領域はメモリセルを流れる電流量の相違によって情報記憶を行なう第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有する。前記第１のメモリ領域のメモリセルと前記第２のメモリ領域のメモリセルとは、夫々第１状態（例えば書き込み状態）と第２状態（例えば消去状態）とを有する。前記第１のメモリ領域のメモリセルの第１状態と前記第２のメモリ領域のメモリセルの第１状態とは、メモリセルを流れる電流量が共に第１の範囲内に含まれるようにされ、前記第１のメモリ領域のメモリセルの第２状態は、メモリセルを流れる電流量が第２の範囲内に含まれるようにされ、前記第２のメモリ領域のメモリセルの第２状態は、メモリセルを流れる電流量が前記第２の範囲とは異なる第３の範囲内に含まれるようにされる。本発明の具体的な形態として、前記第２の範囲と前記第３の範囲とは一部において重複する。本発明の更に具体的な形態として、前記メモリセルを流れる電流が、前記第１乃至第３の範囲のいずれの範囲に含まれるかを検出する検出回路を有する。検出回路は例えばセンスアンプであり、センス側の電流量に応じて前記第１乃至第３の範囲のいずれの範囲に含まれるかを検出可能にするものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、半導体集積回路にオンチップされた不揮発性メモリに対して読み出し速度の高速化と書き換え回数を多く保証することの両方を満足させることができる。

図１はデータプロセッサの第1の例を示すブロック図である。 図２はデータ領域とプログラム領域における不揮発性メモリセルの閾値電圧分布を例示する得製図である。 図３は書き換え時間と書き換えサイクル数の関係を例示する説明図である。 図４はプログラム領域ＰＧＭとデータ領域ＤＡに分割した場合におけるフラッシュメモリに対する消去手順を示すフローチャートである。 図５はフラッシュメモリに対する書き込み手順を示すフローチャートである。 図６はプログラム領域ＰＧＭとデータ領域ＤＡＴにメモリ領域を分割した場合のフラッシュメモリの仕様を示す説明図である。 図７は階層バス構成におけるアクセスタイミングを例示するタイミングチャートである。 図８はフラッシュメモリの不揮発性メモリセルのデバイス構造を例示する断面図である。 図９は階層型ビット線構造における図８の不揮発性メモリセルの接続形態とその特徴を代表的に示す説明図される。 図１０はデータプロセッサの第２の例を示すブロック図である。 図１１はフラッシュメモリの構成を例示する回路図である。 図１２はデータプロセッサの第３の例を示すブロック図である。 図１３はデータプロセッサの第４の例を示すブロック図である。 図１４はプログラム領域（ＰＧＭ）とデータ領域（ＤＡＴ）のメモリアレイの構成を等しくしたときプログラム領域（ＰＧＭ）とデータ領域（ＤＡＴ）に対し異なったバスサイクルでアクセスする例を示すタイミングチャートである。 図１５はデータ領域（ＤＡＴ）とプログラム領域（ＰＧＭ）に対して読み出し速度を等しくするメモリアレイの構成を例示する回路図である。 図１６はＣＰＵバスと周辺バスに２個のフラッシュメモリを別々に接続する形態を示す回路図である。

符号の説明

１、１Ａ、１Ｂ、１Ｃ データプロセッサ
２ ＣＰＵ（中央処理装置）
３ ＲＡＭ
４ ＣＰＵバス
５バスコントローラ
６ 周辺バス
９ 入出力ポート
１１，１１Ａ プログラム領域を有するフラッシュメモリ
１１Ｂ プログラム領域及びデータ領域を有するフラッシュメモリ
１３ ＥＣＣ回路
ＰＧＭ プログラム領域
１２，１２Ａ データ領域を有するフラッシュメモリ
ＤＡＴ データ領域
ＶｔｈＰ データ領域とプログラム領域に共通の書き込み判定レベル
ＶｔｈＥｐ プログラム領域の消去判定レベル
ＶｔｈＥｄ データ領域の消去判定レベル
２１ スプリットゲート型の不揮発性メモリセル
２３ メモリトランジスタ
２４ 選択トランジスタ
３１ 電荷蓄積領域
３４ メモリゲート電極
３８ コントロールゲート電極
５０ 第１アクセスポート
５１ 第２アクセスポート
５２ スタックドゲート型の不揮発性メモリセル
６０ メモリマット
６１ メモリアレイ
６１Ａ プログラム領域用のメモリアレイ
６１Ｂ データ領域用のメモリアレイ
ＬＢＬ ローカルビット線
ＳＡ センスアンプ
ＧＢＬｒ 読み出しグローバルビット線
ＧＢＬｗ 書き込みグローバルビット線

図１にはデータプロセッサの第1の例が示される。データプロセッサ（ＭＣＵ）１は例えばＣＭＯＳ集積回路製造技術によって単結晶シリコンなどの1個の半導体基板に形成される。データプロセッサ1は、中央処理装置（ＣＰＵ）２、ＣＰＵ２のワーク領域などに用いられる揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）３、前記ＣＰＵ２及びＲＡＭ３などが接続される第１バスとしてのＣＰＵバス（ＢＵＳｃ）４、前記ＣＰＵバス４に接続されたバスコントローラ（ＢＳＣ）５、バスコントローラ５に接続された第２バスとしての周辺バス（ＢＵＳｐ）６などを有し、階層化されたバス構成を備える。前記周辺バス６にはタイマ（ＴＭＲ）７、アナログ・ディジタル変換回路（Ａ／Ｄ）８、入出力ポート（Ｉ／Ｏｐｒｔ）９及びシリアルインタフェースコントローラ（ＳＣＩ）１０などの周辺回路が接続される。前記ＣＰＵバス４には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第１の不揮発性メモリとしてのフラッシュメモリ１１が接続される。前記周辺バス６には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第２の不揮発性メモリとしてのフラッシュメモリ１２が接続される。前記フラッシュメモリ１１は第１の不揮発性メモリ領域として、ＣＰＵ２が実行するプログラムの格納領域（プログラム領域ＰＧＭ）を有する。前記フラッシュメモリ１２は第２の不揮発性メモリ領域として、ＣＰＵ２がプログラムを実行するとき利用するデータの格納領域（データ領域ＤＡＴ）を有する。

上記階層バス構造において、ＣＰＵバス４は、ＣＰＵ２やＲＡＭ３などデータ処理能力を決定する回路モジュールが接続される性質上、配線負荷などを制限した高速バスとされ、高速データ転送が企図されている。周辺バス６に接続されたタイマ７やＡ／Ｄ８など多くの周辺回路モジュールはＣＰＵ２からパラメータなどの設定が行われて動作され、また、データの一時保持を行うＥＥＰＲＯＭなどの外部メモリは周辺バス６に繋がったＩ／Ｏポート９を介して接続される。したがって周辺バス６は比較的低速なバスであってよい。図７には上記階層バス構成におけるアクセスタイミングが例示される。ＣＰＵ２の動作基準クロック（ＣＰＵクロック）に対して周辺回路モジュールの同期クロック（周辺クロック）は１／４に逓倍されて、ＣＰＵ２に繋がるＲＡＭ３などに比べて、周辺バスに繋がる周辺モジュールは低速でアクセスされる。リードデータはアドレスバス上のアドレス確定サイクルの次のサイクルでデータバス上に確定する。

このバス階層構造において、前記プログラム領域ＰＧＭを有するフラッシュメモリ１１は、ＣＰＵバス４に接続され、ＣＰＵ２の実行速度での読み出し可能であることが必要になる。一方、データ領域ＤＡＴを有するフラッシュメモリ１２は周辺バス６に接続され、他の周辺モジュールと同じ比較的低速な読み出しが可能であればよいが、プログラム領域ＰＧＭに比べて頻繁に書き換えられることが予想される。一方で書き換え回数の多いデータ領域ＤＡＴは、プログラム実行とは直接関係しないパラメータ情報などのデータの格納などに利用されるから高速で記憶情報を読み出す必要性は低い。

データプロセッサ１には上記事情が考慮されており、オンチップの不揮発性メモリ領域を高速で読み出し可能なプログラム領域ＰＧＭと書き換え回数の多いデータ領域ＤＡＴに分割している。

図２にはデータ領域とプログラム領域における不揮発性メモリセルの閾値電圧分布が例示される。プログラム領域ＰＧＭは、高速読み出しに必要な十分なメモリ電流を確保するため、消去状態のメモリ閾値電圧を十分低く設定する。この例ではそのときの消去ベリファイの判定レベル（消去判定レベル）はＶｔｈＥｐとされる。一方データ領域ＤＡＴは、書き換え回数の保証を多くするため、低速で読み出せる程度の少ないメモリ電流で消去を止め、消去状態におけるメモリ閾値電圧をプログラム領域の場合よりも高く設定し、書き換えによって不揮発性メモリセルが受けるストレスを緩和し、特性劣化を抑えるようにしている。この例ではデータ領域ＤＡＴにおける消去ベリファイの判定レベル（消去判定レベル）はＶｔｈＥｄとされる。図２では書き込みベリファイの判定レベル（書き込み判定レベル）はプログラム領域ＰＧＭとデータ領域ＤＡＴで同じレベルＶｔｈＰとされる。特に図示はしないが、書き込みにおいても、書き込みストレスを低減するためにプログラム領域ＰＧＭとデータ領域ＤＡＴで、書き込み判定レベルを変えてもよい。この様に一つのデータプロセッサ１にオンチップされたフラッシュメモリに対してプログラム領域ＰＧＭとデータ領域ＤＡＴに各々要求される性能を得るために、不揮発性メモリセルの閾値電圧に差を持たせている。要するに、プログラム領域ＰＧＭはデータ領域ＤＡＴに比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。図２においてＷｐはプログラム領域の最大変化幅、Ｗｄはデータ領域の最大変化幅である。最大変化幅は消去判定レベルと書き込み判定レベルの差として把握すればよい。要するに、ＶｔｈＰ−ＶｔｈＥｐ＞ＶｔｈＰ−ＶｔｈＥｄとされる。なお、図２に例示される夫々の閾値電圧分布は正規分布とされる。

ただし、図２はプログラム領域の消去状態のしきい値電圧分布とデータ領域の消去状態のしきい値分布とで、一部において分布が重なっていることを排除するものではない。

図３には書き換え時間と書き換えサイクル数の関係が例示される。フラッシュメモリは、書き換えを繰り返すことで、特性劣化を起こし、例えば所定の閾値電圧を得るのに必要な消去時間や書き込み時間が増加する。この劣化の発生は、例えば消去の閾値電圧の深さ（書き込み状態の閾値電圧に対する消去状態の閾値電圧の差）に依存し、浅い消去で止めることで、特性劣化を抑えて、書き換え回数を延ばすことができる。上述より、プログラム領域ＰＧＭに比べてデータ領域ＤＡＴの書き換え保証回数の方が多くなる。

フラッシュメモリ１１，１２に対する記憶情報の書き換え制御は例えばＣＰＵ２が書き換え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記フラッシュメモリ１１が保有する。ＣＰＵ２はフラッシュメモリ１１からＲＡＭ３に内部転送された書き換え制御プログラムを実行する。記憶情報の書き換え動作の指示はＣＰＵ２が実行するプログラムによって与えられる。或いは、外部のＥＰＲＯＭライタのような書き込み装置から与えられる書き換えコマンドによって指示される。前記ＣＰＵ２は、外部から書き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記書き換え制御プログラムを実行することによって、フラッシュメモリ１１，１２が保有する記憶情報を書き換え制御する。要するに、データプロセッサ１がシステムに実装された状態ではＣＰＵ２がフラッシュメモリ１１、１２に対する消去及び書き込み制御を行なう。デバイステスト又は製造段階では外部の書き込み装置（図示せず）が入出力ポート９を介してフラッシュメモリ１１，１２の消去及び書き込みを指示する様になっている。電源投入後、リセット信号のローレベル期間にデータプロセッサ１１の内部が初期化される。リセット信号のハイレベルによりリセットが解除されると、ＣＰＵ２はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。

図４にはプログラム領域ＰＧＭとデータ領域ＤＡに分割した場合のフラッシュメモリの消去フローが示される。消去の開始が指示されると、ＣＰＵ２はその消去対象アドレス判定する。プログラム領域ＰＧＭとデータ領域ＤＡＴは、メモリ空間が異なるため、消去対象アドレスによってどちらの領域の消去（または書き込み）を実行するかを判別することができる。フラッシュメモリ１１に対する消去であれば、プログラム領域の消去対象ブロックを選択し（Ｓ１ｐ）、選択した消去対象ブロックに消去電圧を所定時間だけ印加させる（Ｓ２ｐ）。これに続いて消去対象の不揮発性メモリセルに対する消去ベリファイを行ってその閾値電圧が消去判定レベルＶｔｈＥｐ以下になったか否かを判別する（Ｓ３ｐ）。消去判定レベルＶｔｈＥｐ以下でなければ更に消去電圧の印加を行い（Ｓ３ｐ）、消去判定レベルＶｔｈＥｐ以下になるまでステップＳ２ｐ，Ｓ３ｐを繰り返し、消去判定レベルＶｔｈＥｐ以下になったところで消去動作を終了する。フラッシュメモリ１２に対する消去であれば、データ領域の消去対象ブロックを選択し（Ｓ１ｄ）、選択した消去対象ブロックに消去電圧を所定時間だけ印加させる（Ｓ２ｄ）。これに続けて消去対象の不揮発性メモリセルに対する消去ベリファイを行ってその閾値電圧が消去判定レベルＶｔｈＥｄ以下になったか否かを判別する（Ｓ３ｄ）。消去判定レベルＶｔｈＥｄ以下でなければ更に消去電圧の印加を行い（Ｓ２ｄ）、消去判定レベルＶｔｈＥｄ以下になるまでステップＳ２ｄ，Ｓ３ｄを繰り返し、消去判定レベルＶｔｈＥｄ以下になったところで消去動作を終了する。消去判定レベルＶｔｈＥｐ，ＶｔｈｙＥｄを領域毎に変えることで、プログラム領域ＰＧＭとデータ領域ＤＡＴで異なった閾値電圧分布を生成することができる。この時、印加する消去電圧、消去電圧印加時間を規定するパルス幅などが特性劣化に影響するパラメータであるため、両領域の最適値をユニークに設定して閾値電圧の制御を行ってもよい。

図５にはフラッシュメモリに対する書き込みフローが示される。ここではプログラム領域ＰＧＭとデータ領域ＤＡに対する書き込み判定レベルを等しくした場合を示す。書き込み開始が指示されると、ＣＰＵ２は書き込みデータを書き込み対象のフラッシュメモリに内部転送し（Ｓ１１）、アドレスにしたがって書き込み対象ワードを選択させ（Ｓ１２）、書き込み対象メモリセルに書き込み電圧を印加させる（Ｓ１３）。これに続いて書き込み対象の不揮発性メモリセルに対する書き込みベリファイを行ってその閾値電圧が書き込み判定レベルＶｔｈＰ以上になったか否かを判別する（Ｓ１４）。書き込み判定レベルＶｔｈＰ以上でなければ更に書き込み電圧の印加を行い（Ｓ１３）、書き込み判定レベルＶｔｈＰ以上になるまでステップＳ１３，Ｓ１４を繰り返し、書き込み判定レベルＶｔｈＰ以上になったところで書き込み動作を終了する。特に図示はしないが、書き込みベリファイの判定レベル、書き込み電圧、書き込み電圧印加時間を規定するパルス幅についてもプログラム領域ＰＧＭとデータ領域ＤＡＴの両領域で最適値をユニークに設定する制御を行ってもよい。

図６にはプログラム領域ＰＧＭとデータ領域ＤＡＴにメモリ領域を分割した場合のフラッシュメモリ１１，１２の仕様が例示される。プログラム領域ＰＧＭとデータ領域ＤＡＴに領域を分割する場合に、その領域に仕様上の特徴を持たせることでユーザの使い勝手を向上させることができる。書き換え保証回数及び読み出し速度は、既に説明している。そのほかに、一括消去の単位、書き込みの単位は、書き換え保証回数の多いデータ領域ＤＡＴの方を小さくすることで使い勝手を向上させることができる。なお、同図に示された書き換え保証回数や読出し速度等の具体的な数値は一例である。

図８にはフラッシュメモリ１１，１２の不揮発性メモリセルのデバイス構造が例示される。不揮発性メモリセル２１は、シリコン基板上に設けたｐ型ウエル領域２２に、情報記憶に用いるＭＯＳ型の第１トランジスタ２３と、前記第１トランジスタ２３を選択するＭＯＳ型の第２トランジスタ２４（選択ＭＯＳトランジスタ）とを有して成る。第１トランジスタ２３は、ソース線に接続するソース線電極となるｎ型拡散層（ｎ型不純物領域）３０、電荷蓄積領域（例えばシリコン窒化膜）３１、電荷蓄積領域３１の表裏に配置された絶縁膜（例えば酸化シリコン膜）３２，３３、書込み・消去時に高電圧を印加するためのメモリゲート電極（例えばｎ型ポリシリコン層）３４、及びメモリゲート電極保護用の酸化膜（例えば酸化シリコン膜）３５を有する。前記第２トランジスタ２４は、ビット線に接続するビット線電極となるｎ型拡散層（ｎ型不純物領域）３６、ゲート絶縁膜（例えば酸化シリコン膜）３７、コントロールゲート電極（例えばｎ型ポリシリコン層）３８、前記コントロールゲート電極３８とメモリゲート電極３４を絶縁する絶縁膜（例えば酸化シリコン膜）２９を有する。

前記第１トランジスタ２３の電荷蓄積領域３１とその表裏に配置された絶縁膜３２及び絶縁膜３３（併せてメモリゲート絶縁膜３１，３２，３３と称する）との膜厚の総和をｔｍ、コントロールゲート電極３８のゲート絶縁膜３７の膜厚をｔｃ、コントロールゲート電極３８と電荷蓄積領域３１との間の絶縁膜の膜厚をｔｉとすると、ｔｃ<ｔｍ≦ｔｉの関係が実現されている。ゲート絶縁膜３７とメモリゲート絶縁膜３１，３２，３３との寸法差より、第２トランジスタ２４のゲート絶縁耐圧は第１トランジスタ２３のゲート絶縁耐圧よりも低くされる。

尚、拡散層３６の部分に記載されたドレイン（ｄｒａｉｎ）の語はデータ読み出し動作において当該拡散層３６がトランジスタのドレイン電極として機能し、拡散層３０の部分に記載されたソース（ｓｏｕｒｃｅ）の語はデータ読み出し動作において当該拡散層３０がトランジスタのソース電極として機能することを意味する。消去・書き込み動作ではドレイン電極，ソース電極の機能はドレイン（ｄｒａｉｎ），ソース（ｓｏｕｒｃｅ）の表記に対して入れ替ることがある。

電荷蓄積領域３１にホットエレクトロンを注入するとき、ドレイン側から高電圧が供給されるメモリトランジスタのチャネルのソースサイドと選択トランジスタのチャネルのドレインサイドは電気的に低抵抗で導通状態にされない。前記ソースサイドとドレインサイドは拡散領域などの低抵抗領域を共有しないからである。よって、このとき選択トランジスタにはメモリトランジスタ側の高電圧が印加されない。したがって、前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く形成しても書き換え動作時に選択トランジスタのゲート酸化膜が破壊されることはない。このことが、薄いゲート酸化膜によって選択トランジスタのコンダクタンスを大きくして読み出し速度を高速化することを保証する。

図９には図８の不揮発性メモリセルに対する特徴が代表的に示される。図９には階層型ビット線構造における不揮発性メモリセル２１の接続形態が例示される。前記拡散層３６は副ビット線ＢＬ（以下単にビット線ＢＬとも記す）に、拡散層３０はソース線ＳＬに、メモリゲート電極３４はメモリゲート制御線ＭＬに、コントロールゲート電極３８はコントロールゲート制御線ＣＬに接続される。副ビット線ＢＬはｎチャンネル型のスイッチＭＯＳトランジスタ（ＺＭＯＳ）３９を介して主ビット線（グローバルビット線とも記す）ＧＬに接続される。特に図示はしないが、副ビット線ＢＬには複数個の不揮発性メモリセル２１が接続され、１本の主ビット線ＧＬには夫々前記ＺＭＯＳ３９を介して複数本のビット線ＢＬが接続される。

図９では前記コントロールゲート制御線ＣＬを駆動する第１ドライバ（ワードドライバ）４１、メモリゲート制御線ＭＬを駆動する第２ドライバ４２、前記ＺＭＯＳ３９をスイッチ駆動する第３ドライバ（Ｚドライバ）４３、前記ソース線ＳＬを駆動する第４ドライバ４４が代表的に図示されている。前記ドライバ４２，４４はゲート絶縁耐圧が高耐圧のＭＯＳトランジスタを用いた高耐圧ＭＯＳドライバによって構成される。ドライバ４１，４３はゲート絶縁耐圧が比較的低いＭＯＳトランジスタを用いたドライバによって構成される。

不揮発性メモリセル１の第１トランジスタ２３に比較的高い閾値電圧を設定する書き込み動作では、例えば、メモリゲート電圧Ｖｍｇ及びソース線電圧Ｖｓを高電圧とし、制御ゲート電圧Ｖｃｇに１．８Ｖを与え、書き込み選択ビット線を０Ｖ（回路の接地電位）、書き込み非選択ビット線を１．８Ｖとして、書き込み選択ビット線の第２トランジスタ２４をオン動作させて、拡散層３０から拡散層３６に電流を流す。この電流により、コントロールゲート電極３８側の電荷蓄積領域３１近傍で発生したホットエレクトロンを電荷蓄積領域３１に保持させればよい。書き込み電流を定電流で書き込む場合、書き込み選択ビット線電位は接地電位に限らず、例えば０．５Ｖ程度印加し、チャネル電流を流せばよい。書き込み動作においては、ｎチャンネル型のメモリセルにとって、拡散層３０がドレインとして機能し、拡散層３６がソースとして機能する。この書き込み形式はホットエレクトロンのソースサイドインジェクションとなる。

第１トランジスタ２３に比較的低い閾値電圧を設定する消去動作では、例えば、メモリゲート電圧Ｖｍｇに高電圧を印加し、第２トランジスタ２４をオン動作させて拡散層３６，３０を回路の接地電位とし、電荷蓄積領域３１に保持されているエレクトロンをメモリゲート電極３４に放出させる。このとき、第２トランジスタ２４をオフ状態とし、或いは第２トランジスタ２４をオフ状態且つソース線をフローティングにしても消去は可能である。

第１トランジスタ２３に対する上記書き込み・消去動作より明らかなように、コントロールゲート制御線ＣＬやビット線ＢＬに高電圧を印加することなく実現することが可能である。このことは、第２トランジスタ２４のゲート耐圧が比較的低くてよいことを保証する。ＺＭＯＳ３９も高耐圧であることを要しない。

特に制限されないが、閾値電圧が低くされた消去状態の第１トランジスタ２４はデプレション型とされ、閾値電圧が高くされた書き込み状態の第１トランジスタ２４はエンハンスメント型とされる。

図９の不揮発性メモリセル２１に対する読み出し動作では、ソース線電圧Ｖｓ，メモリゲート電圧Ｖｍｇを０Ｖにし、読み出し選択すべきメモリセルのコントロールゲート電圧Ｖｃｇを１．８Ｖの選択レベルにすればよい。第２トランジスタ２４がオン状態にされたとき、第１トランジスタ２３の閾値電圧状態に従って電流が流れるか否かに応じてビット線ＢＬに記憶情報が読み出される。第２トランジスタ２４は第１トランジスタ２３よりもゲート酸化膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のＭＯＳトランジスタと選択用のＭＯＳトランジスタの双方を高耐圧で形成する場合に比べて不揮発性メモリセル２１全体のコンダクタンスを相対的に大きくする事ができ、データ読み出し速度を高速化することができる。

図１０にはデータプロセッサの第２の例が示される。図１０のデータプロセッサ１Ａは、プログラム領域に利用されるフラッシュメモリ１１Ａの書き換えを周辺バスから行うようにしたことが図１と相違される。このとき、フラッシュメモリ１１Ａは前記ＣＰＵバス４への読出しアクセスに利用される第１アクセスポート（ＰＲＴｒ）５０と、前記周辺バス６から記憶情報を書き換えるためのアクセスに利用される第２のアクセスポート（ＰＲＴｅｐ）５１とを別々に有し、フラッシュメモリ１１Ａに対する記憶情報を書き換えるためのアクセス制御は前記ＣＰＵ２がバスコントローラ５を介して行なう。前記第１アクセスポート５０から見たフラッシュメモリ１１Ａに対するアドレス空間と、第２アクセスポート５１から見たフラッシュメモリ１１Ａに対するアドレス空間とは相違される。フラッシュメモリ１１Ａに対する記憶情報の書き換え制御は例えばＣＰＵ２が書き換え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記フラッシュメモリ１１Ａが保有する。ＣＰＵ２はフラッシュメモリ１１ＡからＲＡＭ３に内部転送された書き換え制御プログラムを実行する。記憶情報の書き換え動作の指示はＣＰＵ２が実行するプログラムによって与えられる。或いは、外部のＥＰＲＯＭライタのような書き込み装置からＩ／Ｏポート９などを介して与えられる書き換えコマンドによって指示される。前記ＣＰＵ２は、外部から書き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記フラッシュメモリ１１Ａが保有する書き換え制御プログラムを実行することによって、フラッシュメモリ１１Ａが保有する記憶情報を書き換え制御する。書き換えコマンドには、書き換え制御コード、書き換え対象アドレス、及び書き換えデータなどを含む。

図１１にはフラッシュメモリ１１Ａの構成が例示される。フラッシュメモリ１１Ａは、電気的に消去及び書き込み可能な多数の不揮発性メモリセル５２がマトリクス配置されたメモリマット６０を有する。ここでは代表的に一つのメモリマットが示されている。前記不揮発性メモリセル５２は、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁形成されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる。或いは、図８及び図９で説明したソース（ソース線に接続）、ドレイン（ビット線に接続）、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（ワード線に接続）及びメモリゲート（メモリゲート制御線に接続）を持つスプリットゲート構造等とされてもよい。

メモリマット６０は複数のメモリアレイ６１を備える。メモリアレイ６１毎に、複数のローカルビット線ＬＢＬを設け、ローカルビット線ＬＢＬを列選択回路（ＣＳＥＬ）６２で選択し、列選択回路６２の出力をセンスアンプアレイ（ＳＡＡ）６３で受ける。図のセンスアンプアレイ６３には代表して２個のセンスアンプＳＡが図示される。センスアンプアレイ６３の出力を各メモリアレイに共通の読出しグローバルビット線ＧＢＬｒに接続する。要するに、ビット線は階層ビット線構造とされ、センスアンプによる増幅は階層センス方式とされる。センスアンプアレイ６３は図の上下一対のメモリアレイ６１に共有される。相互に一方のメモリアレイのローカルビット線がセンス側とされるとき他方のメモリアレイのローカルビット線がリファレンス側とされる。書込み系として読出し系とは分離された書込みグローバルビット線ＧＢＬｗを有し、書込みグローバルビット線ＧＢＬｗは各メモリアレイ６１に共通化される。書込みグローバルビット線ＧＢＬｗと対応するローカルビット線ＬＢＬは、分離スイッチＤＳＷを介して接続又は分離が選択可能にされる。読出し動作時は、分離スイッチＤＳＷは少なくとも、読出し対象メモリアレイにおいて書込みグローバルビット線ＧＢＬｗをローカルビット線ＬＢＬから分離する。特に制限されないが、読出しグローバルビット線ＧＢＬｒは３２本、書込みグローバルビット線ＧＢＬｗは１０２４本とされる。書き込みグローバルビット線ＧＢＬｗはベリファイ読出しにも利用される。

不揮発性メモリセル５２のワード線ＷＬは行デコーダ（ＲＤＥＣ）６５によるアドレス信号のデコード結果に従って選択的に駆動される。駆動レベルはフラッシュメモリに対する消去、書込み、又は読出し処理に応じて決まる。列選択回路６２によるローカルビット線ＬＢＬの選択は列デコーダ（ＣＤＥＣ）６６によるアドレス信号のデコード結果に従って行われる。分離スイッチＤＳＷやセンスアンプＳＡはメモリアレイに対する読み出し、消去又は書き込みの動作に応じて行デコーダ６５により制御される。アドレス信号はアドレスバス（ＡＢＵＳ）５４から供給される。アドレスバス５４は図において一種類のように図示されているが、前記第１アクセスポート５０から見たフラッシュメモリ１１Ａに対するアドレス空間と、第２アクセスポート５１から見たフラッシュメモリ１１Ａに対するアドレス空間とは相違されているから、実際にはＣＰＵバス４側のアドレスバスと周辺バス６側のアドレスバスが別々に接続されている。

前記読出しグローバルビット線ＧＢＬｒは高速読出しセンスアンプ回路（ＲＡＭＰ）６７を介してＣＰＵバス４のデータバスに接続される。書込みグローバルビット線ＧＢＬｗは書込み回路（ＰＥ）６８及びベリファイ読出し回路（ＶＲＦ）６９に接続される。書込み回路６８及びベリファイ読出し回路６９は列選択回路７０を介して周辺バス６のデータバスに接続される。列選択回路７０は、１０２４ビットのデータラッチを有し、書き込み動作において１０２４ビットのデータラッチを３２ビット単位で選択的に周辺バス６のデータバスに接続する。その選択は列デコーダ（ＣＤＥＣ）７１からの選択信号によって行われる。書き込み動作において前記列選択回路７０は、ＣＰＵ２から例えば順次３２ビット単位で出力されて、バスコントローラを介して周辺バス６に供給される書込み制御データを順次３２ビット単位でデータラッチにロードする。書き込み回路６８は列選択回路７０を介してデータラッチにラッチされた１０２４ビットの書き込み制御データの各ビットの論理値に応じて対応する書き込みビット線ＧＢＬｗに書き込み電圧を印加する。ベリファイリード動作において、各々の書き込みビット線ＧＢＬｗに読み出されたデータを１０２４ビット並列に前記データラッチにラッチし、ラッチデータは列選択回路７０により順次３２ビット単位で選択され、ベリファイ読出し回路６９で増幅されて周辺バス６のデータバスに出力される。ベリファイリードで周辺バス６に読み出されたデータはＣＰＵ２によりベリファイ判定が行なわれる。書き込み動作におけるベリファイ判定ではビット単位で書き込み論理値になったが判定され、その判定結果が対応ビット毎に新たな書込み制御データとしてＣＰＵ２から書き込み回路６８に供給される。消去動作におけるベリファイ判定では全ビットが消去状態の論理値になったかを判定する。制御回路（ＣＮＴ）６９にはＣＰＵ２からＣＰＵバス４を経由して、或いは周辺バス６を経由して、メモリ制御情報が設定され、それに従って読出し、消去及び書き込みの動作に応じた制御シーケンス並びに動作電源の切換え制御を行う。

前記スタックドゲート構造の不揮発性メモリセル５２は、ソース線に接続されるソース領域とローカルビット線ＬＢＬに接続するドレイン領域の間にチャネル領域が形成され、このチャネル領域の上に、ゲート絶縁膜を介してフローティングゲート電極が形成され、その上に酸化膜を介してコントロールゲート電極が形成される。フローティングゲート電極はポリシリコン層によって構成される。コントロールゲート電極はポリシリコン配線などによって構成され、ワード線ＷＬの一部になる。

書き込みをホットキャリア注入とする場合の動作電圧は以下の通りである。例えば書き込みは、ワード線電圧を１０Ｖ、ビット線電圧を５Ｖ、ソース線電圧を０Ｖ、ウェル電圧を０Ｖとし、ドレイン領域からフローティングゲートへのホットキャリア注入によって行なう。消去はワード線電圧を負の−１０Ｖ、ウェル電位を１０Ｖ、ビット線及びソース線を高インピーダンスとし、フローティングゲートから電子をウェル領域に引き抜くことによって行なう。読み出しは、ワード線電圧を電源電圧、ビット線電圧を電源電圧、ソース線電圧を０Ｖ、ウェル電位を０Ｖとして行う。消去及び書き込み処理では、ワード線及びウェル領域に高電圧を印加することが必要になる。

図１０で説明したように、アクセスポートを記憶情報の読み出し用と書き換え用途に分け、周辺バス６から記憶情報の書き換えを行うようにすることにより、読み出し用ポートである第１アクセスポート（ＰＲＴｒ）５０を読み出し動作の高速化のために最適化することが容易になる。例えば、読み出し用ポートには書き換えデータを受ける入力バッファが不要である。入力バッファはデータ信号線にとって負荷となる入力容量を伴うことになるので、高速バスにとってそのような入力容量は極力小さい方が望ましいからである。書き込みデータはＩ／Ｏポートから入力される場合もあり、また、ベリファイ読み出し動作は低速バスである周辺バス６を使用しても記憶情報の書き換え特性には影響しないからである。

図１２にはデータプロセッサの第３の例が示される。図１２に示されるデータプロセッサ１Ｂはフラッシュメモリ１１Ａ，１２Ａから読み出されるデータに対して誤り検出及び訂正を行う誤り検出訂正回路（ＥＣＣ回路）１３，１４を設けた点が図１と相違する。ＥＣＣ回路１３はフラッシュメモリ１１Ａの第１アクセスポート（ＰＲＴｒ）５０とＣＰＵバス４のデータバスとの間に配置される。データ格納用途のフラッシュメモリ１２Ａも、周辺バス６への読出しアクセスに利用される第１アクセスポート（ＰＲＴｒ）５４と、前記周辺バス６から記憶情報を書き換えるためのアクセスに利用される第２のアクセスポート（ＰＲＴｅｐ）５５とを別々に有し、ＥＣＣ回路１４はフラッシュメモリ１２Ａの第１アクセスポート（ＰＲＴｒ）５４と周辺バス６のデータバスとの間に配置される。

ベリファイ動作ではその性質上読み出しデータに対して誤り訂正を行うことは不都合であり、記憶情報の読み出しと書き換えに同一アクセスポートを兼用する場合には、書き換え動作においてＥＣＣ回路１３を迂回する信号経路を追加することが必要になり、そのような経路追加は記憶情報の読み出し動作にとって不所望な負荷を構成することになる。このとき、アクセスポート５０，５１を記憶情報の読み出し用と書き換え用途に分け、周辺バス６から記憶情報の書き換えを行うようにすることにより、前記第１アクセスポート５０とＣＰＵバス４との間にＥＣＣ回路１３を設ける場合にも、読み出し動作の高速化を保証するのが容易である。

特に図示はしないが、ＥＣＣ回路１３を内蔵しエラー訂正を実施する場合、データ領域ＤＡＴの場合は、低速で読み出す特性を利用して、フラッシュメモリ１２Ａ側にはハードウェアとしてのＥＣＣ回路１３を配置せず、それに代えて、ＥＣＣの訂正コードを格納データと一緒に読み出し、ＣＰＵ２でＥＣＣ用のプログラムを実行してソフトウエアでエラー訂正を行うようにしてもよい。また、プログラム領域を構成するフラッシュメモリ１１Ａを複数個オンチップする場合は、共通なＥＣＣ回路を介してＣＰＵバス４にリードデータを出力するように構成してもよい。

図１３にはデータプロセッサの第４の例が示される。同図に示されるデータプロセッサ１Ｃは一つのフラッシュメモリ１１Ｂのメモリアレイにデータ領域（ＤＡＴ）とプログラム領域（ＰＧＭ）を設けた点が図１２と相違される。データ領域専用のフラッシュメモリ１２又は１２Ａは設けられていない。第1のアクセスポート５０はＣＰＵバス４に接続され、ＣＰＵバス４のデータバスとの間には前記ＥＣＣ回路１３が介在される。特に図示はしないが、一つのフラッシュメモリ１１Ｂのメモリアレイにデータ領域（ＤＡＴ）とプログラム領域（ＰＧＭ）を構成する場合に、ＥＣＣ回路１３を設けず、或いはプログラムによるソフトウェアＥＣＣをＣＰＵ２で実現し、又はフラッシュメモリ１１ＢをＣＰＵバス４だけに接続する構成を採用してもよい。

同一フラッシュメモリ１１Ｂに構成されたプログラム領域（ＰＧＭ）とデータ領域（ＤＡＴ）に対して第２のアクセスポート５１から図４の手順に従って書き換えを行うことによりプログラム領域（ＰＧＭ）には比較的低い電圧レベルの消去の閾値電圧分布を得ることができ、データ領域（ＤＡＴ）には比較的高い電圧レベルの消去の閾値電圧分布を得ることができる。例えばフラッシュメモリ１１Ｂが図１１で説明した構成を備える場合には、プログラム領域（ＰＧＭ）とデータ領域（ＤＡＴ）のメモリアレイの構成は等しいから、データ領域（ＤＡＴ）のメモリセルから記憶情報を読み出す速度は比較的遅く、プログラム領域（ＰＧＭ）のメモリセルから記憶情報を読み出す速度は比較的速い。この相違に対し、例えばＣＰＵ２は、図１４に例示されるように、プログラム領域（ＰＧＭ）とデータ領域（ＤＡＴ）に対し異なったバスサイクルでアクセスすればよい。すなわち、データ領域（ＤＡＴ）を読み出す時はレイテンシを大きくする。図１４に従えば、プログラム領域（ＰＧＭ）をアクセスするときレイテンシは１、データ領域（ＤＡＴ）をアクセスするときレイテンシはｎ＝４とされる。

図１５にはフラッシュメモリ１１Ｂにおいてデータ領域（ＤＡＴ）とプログラム領域（ＰＧＭ）に対して読み出し速度を等しくするメモリアレイの構成が例示される。読み出しメモリ電流の小さなデータ領域（ＤＡＴ）を、プログラム領域（ＰＧＭ）と同じメモリアレイ内に設けた場合に、階層センスアンプ構造におけるセンスアンプＳＡに接続するメモリセルのビット数、換言すればローカルビット線ＬＢＬの長さを、プログラム領域（ＰＧＭ）より十分小さくする。要するに、プログラム領域（ＰＧＭ）のメモリアレイ６１Ａに比べてデータ領域（ＤＡＴ）のメモリアレイ６１Ｂを小さくする。これにより、メモリ電流が小さいデータ領域（ＤＡＴ）も読み出し速度を低下させることなく読み出すことができる。なお、図１５には書き込み系などの構成は図示を省略しているが、それらは図１１と同様である。図１４においてＤＥＣは列デコーダ及び行デコーダを総称し、ＢＩＦはバスインタフェースを意味し、ＣＮＴは制御回路を意味する。

若しくは、プログラム領域（ＰＧＭ）の読み出し速度をより高速化し、データ領域（ＤＡＴ）の読み出し速度を相対的により低速化するのであれば、プログラム領域（ＰＧＭ）のメモリアレイ６１Ａのローカルビット線ＬＢＬの長さをデータ領域（ＤＡＴ）のローカルビット線ＬＢＬよりも短くすればよい。これによりプログラム領域（ＰＧＭ）のローカルビット線ＬＢＬの負荷が小さくなり、読み出し速度をより高速化することが可能となる。

図１６には２個のフラッシュメモリをＣＰＵバスと周辺バスに別々に接続する形態が示される。ＣＰＵバス４に接続するフラッシュメモリ１１には階層センスアンプ構造を採用して読み出し速度の高速化を図るようにしてよい。周辺バス６に接続するフラッシュメモリ１２には高速化を企図しないから階層センスアンプ構造を採用するメリットは少ない。ＭＡＴ（ＰＧＭ）はプログラム領域とされるメモリマット、ＭＡＴ（ＤＡＴ）はデータ領域とされるメモリマットである。

以上説明したデータプロセッサによれば以下の作用効果を得ることができる。

（１）プログラム領域（ＰＧＭ）とデータ領域（ＤＡＴ）の２つの領域に分割し、フラッシュメモリの性能や劣化を決める印加電圧や印加時間などの消去・書き込み条件を変えることで、それぞれが必要とする性能を得ることができる。高速読み出しを実現したものと、書き換え回数の向上に特化したものとの、使用用途の異なる不揮発性メモリを同一チップ上でその製造条件を変えることなく実現することができる。

（２）フラッシュメモリのアクセスポートを記憶情報の読み出し用と書き換え用途に分けることにより、読み出し用ポートを読み出し動作の高速化のために最適化することが容易になる。例えば、読み出し用ポート５０には書き換えデータを受ける入力バッファが不要である。入力バッファはデータ出力用信号線にとって負荷となる入力容量を伴う。また、前記第１アクセスポート５０とＣＰＵバス４との間に、前記第１アクセスポート５０から読み出されたデータに対して誤り検出及び訂正が可能なＥＣＣ回路１３を設ける場合にも書き換え動作におけるベリファイ動作を考慮することを要しない。ベリファイ動作ではその性質上読み出しデータに対して誤り訂正を行うことは不都合であり、記憶情報の読み出しと書き換えに同一アクセスポートを兼用する場合には、書き換え動作においてＥＣＣ回路１３を迂回する信号経路を追加することが必要になり、そのような経路追加は記憶情報の読み出し動作にとって不所望な負荷を構成することになる。

（３）前記第１アクセスポート５０から見たフラッシュメモリ１１Ａに対するアドレス空間と、第２アクセスポート５１から見たフラッシュメモリ１１Ａに対するアドレス空間とを相違させることにより、ＣＰＵバス４に接続されたＣＰＵ２が周辺バス６を経由して第２のアクセスポート５１から記憶情報の書き換え制御を行うのに便利である。

（４）階層センス構造の一つのフラッシュメモリ１１Ｂにデータ領域ＤＡＴとプログラム領域ＰＧＭを構成するとき、前者のビット線負荷を後者のビット線負荷よりも小さくすることにより、プログラム領域ＰＧＭに対して書き換え保証回数を多くすることができるとともに、データ領域ＤＡＴとプログラム領域ＰＧＭの双方に対するリードアクセスサイクルを等しくすることが可能になる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、プログラム領域のメモリセルとデータ領域のメモリセルの各々における閾値電圧の最大変化幅を大きくするのに、プログラム領域のメモリセルの消去閾値電圧分布をデータ領域のメモリセルの消去閾値電圧分布よりも低くしたが、プログラム領域のメモリセルの書き込み閾値電圧分布をデータ領域のメモリセルの書き込み閾値電圧分布よりも高くしてもよい。前者においてプログラム領域とデータ領域の各々における読出しワード線選択レベルのような読出し判定レベルは同一であってよが、後者の場合には、読出し判定レベルはデータ領域に比べてプログラム領域の方が高くなって良い。

データプロセッサのバス構成は２バスに限定されない。３バス構成や１バス構成などであってもよい。データプロセッサには上記以外の違回路モジュールをオンチップすることが当然可能である。電気的に書き換え可能な不揮発性メモリはフラッシュメモリに限定されず、ＥＥＰＲＯＭなどであってもよい。

また、図２等ではメモリセルのしきい値電圧を設定するためにワード線の印加電圧を変化させることを説明したが、ワード線電圧を変化させるのではなく、センスアンプを流れる電流量を測定し、メモリセルの消去状態を決定するものであって良い。そのような不揮発性メモリの場合、メモリセルのしきい値電圧の状態がメモリセルに格納されている値を決定するための主たる要因であったとしても、メモリセルに接続される配線の負荷容量や抵抗により影響を受けることとなるため、メモリセルのしきい値電圧分布は図２とは異なることも考えられる。そのような不揮発性メモリの場合、図２の横軸のメモリＶｔｈをメモリ電流量とすることで読み替えることができる。

本発明はフラッシュメモリなどの書き換え可能な不揮発性メモリをオンチップしたマイクロコンピュータやシステムＬＳＩなどの半導体集積回路、そのような半導体集積回路と別の半導体集積回路をパッケージ基板に搭載したマルチチップモジュールなどに広く適用することができる。

Claims (8)

1. 中央処理装置と、揮発性メモリと、前記中央処理装置及び前記揮発性メモリが接続された第１バスと、前記第１バスに接続されたバスコントローラと、前記バスコントローラに接続された第２バスとを有し、
   前記第１バスには閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第１の不揮発性メモリが接続され、
   前記第２バスには閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第２の不揮発性メモリが接続され、
   前記第１の不揮発性メモリは第２の不揮発性メモリに比べて情報記憶のための閾値電圧の最大変化幅が大きくされる半導体集積回路。
2. 前記第１の不揮発性メモリは第２の不揮発性メモリに比べて閾値電圧の初期化レベルの分布が低くされることによって前記閾値電圧の最大変化幅が大きくされる請求項１記載の半導体集積回路。
3. 前記第１の不揮発性メモリは前記中央処理装置が実行するプログラムの格納に利用され、前記第２の不揮発性メモリは前記中央処理装置がプログラムを実行するとき利用するデータの格納に利用される請求項１記載の半導体集積回路。
4. 第１の不揮発性メモリは、前記第１バスへの読出しアクセスに利用される第１アクセスポートと、前記第２バスから記憶情報を書き換えるためのアクセスに利用される第２のアクセスポートとを有し、第１メモリに対する記憶情報を書き換えるためのアクセス制御は前記中央処理装置が行なう請求項３記載の半導体集積回路。
5. 第１アクセスポートから見た第１の不揮発性メモリに対するアドレス空間と、第２アクセスポートから見た第１の不揮発性メモリに対するアドレス空間とは相違される請求項４記載の半導体集積回路。
6. 前記第２バスには外部インタフェース回路が接続され、前記中央処理装置は、外部から前記外部インタフェース回路に書き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記第１の不揮発性メモリが保有する書き換え制御プログラムを実行することによって、第１の不揮発性メモリが保有する記憶情報を書き換えるための制御をする請求項５記載の半導体集積回路。
7. 前記第１アクセスポートと第１バスとの間に、前記第１アクセスポートから読み出されたデータに対して誤り検出及び訂正が可能なＥＣＣ回路を有する請求項６記載の半導体集積回路。
8. 前記第１の不揮発性メモリは多数の不揮発性メモリセルを有し、前記不揮発性メモリセルは、電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジスタと前記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有し、
   前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く形成され、
   前記選択トランジスタのゲート電極直下の半導体領域に形成されるチャネルと前記メモリトランジスタの電荷蓄積領域直下の半導体領域に形成されるチャネルとの間の電位差によって形成されるホットエレクトロンが電荷蓄積領域に注入されることによって閾値電圧が高くされ、前記電荷蓄積領域が保持するエレクトロンが減少されることによって閾値電圧が低い方向に初期化される請求項３記載の半導体集積回路。

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