TWI533312B - 具有減低電荷通量之非揮發性記憶體 - Google Patents

Description

具有減低電荷通量之非揮發性記憶體

本發明大體上是關於一種非揮發性記憶體，且更具體言之，是關於一種具有減低電荷通量之非揮發性記憶體。

此申請案已於2008年1月16日在美國以專利申請案第12/015,247號提出申請。

薄膜儲存非揮發性記憶體陣列遭遇到電荷捕集之問題。特定言之，重複的寫入/擦除循環導致電子被捕獲於薄膜儲存單元之介電層中。這是因為每當擦除及程式化一記憶體單元時，電子來回地穿隧於該記憶體單元之一浮動閘極。一些電子在穿隧時被捕獲於該浮動閘極之該等介電層中。經捕獲的電子降低該非揮發性記憶體之寫入/擦除持久性。被捕獲電子的數目為臨限電壓窗(亦即，在程式化狀態下的該記憶體單元之臨限電壓與在擦除狀態下的該記憶體單元之臨限電壓之間的差)之一函數。習知的非揮發性記憶體具有一大的臨限電壓窗，該窗導致較大數目的電子被捕獲於相應於此等非揮發性記憶體之該等薄膜儲存單元之介電層中。如以上所說明，此降低此等非揮發性記憶體之寫入/擦除持久性。

因此，存在對具有減低電荷通量之非揮發性記憶體的需要。

本發明是藉由實例予以闡釋，且不為隨附圖式所限，其中相同參考表示類似元件。圖式中的元件係用以簡明及清楚闡釋且並非一定依實際比例繪製。

如本文所用之術語「匯流排」是用於涉及複數個信號或導體，其等可用於轉移諸如資料、位址、控制或狀態之一種或多種不同類型的資訊。可將本文所論述之導體參考說明或描述為一單一導體、複數個導體、單向導體或雙向導體。然而，不同的實施例可改變對該等導體之實施方案。舉例而言，可使用單獨的單向導體而非雙向導體且反之亦然。同樣地，複數個導體可以一單一導體替代，該單一導體串聯地或以一時間多工方式轉移多個信號。同樣地，可將運載多個信號之單一導體分為運載此等信號之子集之多個不同導體。因此，存在許多用於轉移信號之選擇。

當涉及分別呈現一信號、狀態位元或類似裝置為其邏輯真或邏輯假時，本文使用術語「確證(assert)」或「設定」及「否定」(或「撤銷確證(deassert)」或「清除」)。若邏輯真狀態為一邏輯位準1，則邏輯假狀態為邏輯位準0。及若該邏輯真狀態為一邏輯位準0，則該邏輯假狀態為一邏輯位準1。

可將本文所述之各信號設計為正或負邏輯，其中負邏輯可藉由信號名稱上加一短劃或該名稱後加一星號(*)表示。在一負邏輯信號之情形下，該信號為有效低位準，其中該邏輯真狀態相應於一邏輯位準0。在一正邏輯信號之情形下，該信號為有效高位準，其中該邏輯真狀態相應於一邏輯位準1。注意，可將本文所述之任何信號設計成負邏輯信號或正邏輯信號。因此，在替代實施例中，可將描述成正邏輯信號之該等信號實施為負邏輯信號，且可將描述成負邏輯信號之該等信號實施為正邏輯信號。

舉例而言，具有不同的理想特徵之兩個不同的非揮發性記憶體單元之特徵在於具有不同的跨導。一程式化/擦除循環是利用一第一通量而在一積體電路之一第一非揮發性記憶體(NVM)位元上執行。該第一NVM位元具有一第一跨導。在該積體電路之一第二NVM位元上之一程式化/擦除循環是利用一第二通量而執行。如本文所用之術語通量涉及貫穿一單位面積之電子或電洞之數目，或跨一單位面積之電子或電洞之流速之任何其他量測。該第二NVM位元具有一第二跨導。該第一跨導大於該第二跨導。該第二通量大於該第一通量。結果是在具較高電導率的第一NVM位元中存在較少的捕集且因此該第一NVM位元具有較高的持久性。該具較低持久性的第二NVM位元由於具有較低跨導而將被預期為較小且因此較為廉價。

在一態樣中，提供一種方法，其包含利用一第一通量在一積體電路之一第一非揮發性記憶體(NVM)位元上執行一程式化/擦除循環，其中該第一NVM位元具有一第一跨導。該方法進一步包含利用一第二通量在該積體電路之一第二NVM位元上執行一程式化/擦除循環，其中該第二NVM位元具有一第二跨導，且其中該第一跨導大於該第二跨導且該第二通量大於該第一通量。

在另一態樣中，提供一種記憶體，其包含具有一第一跨導之一第一非揮發性記憶體(NVM)位元。該記憶體進一步包含一第二NVM位元，該第二NVM位元具有小於該第一跨導之一第二跨導。該記憶體進一步包含一程式化/擦除電路，該程式化/擦除電路耦合至該第一NVM位元及該第二NVM位元，該程式化/擦除電路利用一第一通量在該第一NVM位元上執行一程式化/擦除循環，及利用一第二通量在該第二NVM位元上執行一程式化/擦除循環，其中該第一通量小於該第二通量。

圖1顯示一例示性非揮發性記憶體10之一方塊圖。非揮發性記憶體10可包含一記憶體陣列12、一行選擇14、感測放大器16、一控制閘極及源極解碼器18、一選擇閘極解碼器20、一位址解碼器22、一位址匹配電路24、一程式化負載電路26及一狀態機30。記憶體陣列12可包含記憶體位元單元，該等記憶體位元單元可進一步以諸如區段013、區段115、區段217及區段N 19之區段組織。存取非揮發性記憶體10之諸如一處理器的任何其他裝置可將一位址放置於行位址匯流排27及列位址匯流排29上。非揮發性記憶體10可為一獨立記憶體或可作為微控制器包含在相同積體電路上。在一實施例中，非揮發性記憶體10可包含薄膜儲存記憶體單元。薄膜儲存記憶體單元可包含一電荷儲存層，例如一奈米晶體層，其是夾在兩個介電層之間。狀態機30可控制讀取、程式化及擦除記憶體陣列12之記憶單元之各種態樣。舉例而言，回應於使用者輸入，狀態機30可對非揮發性記憶體10提供列位址及行位址。回應於區段組態信號，位址匹配電路24可指引行選擇14以將包括記憶體陣列12之位元線之僅一者耦合至感測放大器16。

在一實施例中，非揮發性記憶體10可以一習知方式發揮作用，除了在特定實例中，是藉由操縱位址控制邏輯(例如，位址解碼器22及行選擇14)而發揮作用，可並行讀取多個記憶體單元。換言之，替代一單一單元NOR架構，可使用四個單元並行的架構。舉例而言，位址匹配電路24可接收一區段組態信號，該信號可對位址匹配電路24提供關於可並行讀取哪幾個記憶體單元之資訊。區段組態信號可在設計/製造該非揮發性記憶體時予以設定或可藉由該非揮發性記憶體之使用者而予以程式化。在接收相應於一讀取操作之一位址後，位址匹配電路24可比較該所接收的位址與相應於已被組態為具有可並行讀取之記憶體單元之該等區段之位址。若存在一匹配，則位址匹配電路24可對位址解碼器22提供適當的控制信號以能夠並行讀取多個記憶體單元。

圖2顯示圖1之例示性非揮發性記憶體10之一部分32之一圖。部分32可包含複數個非揮發性記憶體單元，例如非揮發性記憶體單元34、36、38及40。此等非揮發性記憶體單元之各者可耦合至位元線，例如位元線52、54、56及58。該等非揮發性記憶體單元之各者可進一步耦合至一選擇閘極線60及控制閘極線62。非揮發性記憶體單元34、36、38及40之源極終端可耦合至一標示為「源極線」的線。在選擇閘極線60上之一信號之確證可將非揮發性記憶體單元34、36、38及40之各者耦合至其等各自的位元線。對於讀取操作，可將控制閘極線62維持在適於該讀取操作之一偏壓電壓。對於擦除/程式化操作，可使所選控制閘極處於適於擦除或程式化之一高電位。藉由行選擇線C0、C1、C2及C3上之信號之選擇性確證，可開啟電晶體42、44、46及48之任一者。舉例而言，若開啟電晶體42及44，則位元線52及54可耦合在一起。舉例而言，若開啟電晶體42、44、46及48，則位元線52、54、56及58可耦合在一起，其連接非揮發性記憶體單元52、54、56及58之汲極。感測放大器50可以一習知方式感測在該等經耦合的位元線上之信號以偵測被感測之該(等)非揮發性記憶體單元是否在一經程式化狀態下或一經擦除狀態下。當相應於複數個非揮發性記憶體單元之位元線耦合在一起時，如圖2所示，讀取該等記憶體單元需要之臨限電壓增加，其繼而減低臨限窗(程式電壓與擦除電壓之間的差量)，且因此改良此等記憶體單元之持久性。雖然圖2顯示選擇性耦合電晶體之汲極之一實施例，但是其等可為永久耦合。而且，雖然圖2顯示耦合四行之一實施方案，但是可耦合額外的或更少的行。此外，雖然圖2顯示一非揮發性記憶體之一逐行方式耦合的實施方案，但是該非揮發性記憶體可以一逐列方式實施。作為一列方式實施方案之部分，可利用一列選擇信號(未顯示)將四列並聯耦合，藉此並聯耦合四列替代並聯耦合四行。

圖3顯示圖1之例示性非揮發性記憶體10之一例示性定址方案70之一圖。各非揮發性記憶體單元可利用圖3中所示之定址方案而予以定址。方塊72可對控制閘極及源極解碼器18及選擇閘極解碼器20提供該非揮發性記憶體單元之方塊位址。在一實施例中，方塊72位址可相應於較高階列位址位元。列74可對控制閘極及源極解碼器18及選擇閘極解碼器20提供該非揮發性記憶體單元之列位址。行76可對位址解碼器22提供行位址。行76可進一步包含子位址78，該子位址可對位址解碼器22指示哪些(若有)位元線耦合在一起以用於讀取目的。舉例而言，儲存於該子位址欄位中之資訊可被行選擇14利用以將適當的信號確證於例如C0、C1、C2及C3之行選擇線上。雖然圖3中未顯示，但是若使用一列方式實施方案，則定址方案70可包含一子位址欄位，該子位址欄位包含關於應確證哪些列選擇信號之資訊。

圖4顯示一種用於存取圖1之非揮發性記憶體10之例示性方法之一流程圖。舉例而言，圖4顯示一種程式化一記憶體單元之方法，若該記憶體單元經偵測為一高持久性區段之部分，則以四個步驟將其程式化，若該記憶體單元經偵測為一非高持久性區段之部分，則以一個步驟將其程式化。在一實施例中，藉由對一記憶體儲存元件例如一相應於該記憶體單元之奈米晶體層添加電子，可程式化一記憶體單元，且藉由從該記憶體儲存元件例如該奈米晶體儲存層移除電子，可擦除該記憶體單元。此流程圖可藉由該非揮發性記憶體中之適當的控制邏輯而予以實施。在一實施例中，圖4中所示之步驟可藉由圖1之狀態機30予以執行。在步驟82中，狀態機30可決定一讀取請求是否是用於讀取一高持久性位元或一標準持久性位元。若在步驟82中，若決定該讀取請求不是用於一高持久性位元記憶體單元，則在步驟84中，狀態機30可讀取標準持久性位元之所選記憶體單元。若該讀取操作導致一通過(步驟86)，則該程序可終止(步驟90)。然而，若該讀取操作導致一失敗，則在步驟88中，狀態機30可程式化所選記憶體單元。

仍然參考圖4，若在步驟82中決定該讀取請求是用於一高持久性位元，則在步驟92中，狀態機30可將子位址78欄位設定為0。接著，在步驟94中，狀態機30可讀取高持久性位元之所選記憶體單元。若該讀取操作導致一通過(步驟96)，則在步驟100中，狀態機30可檢查以瞭解相應於最後的子位址之記憶體單元是否已被讀取。然而，若該讀取操作導致一失敗，則在步驟98中，該所選記憶體單元是藉由狀態機30予以程式化。回過來參考步驟100，若最後的子位址已被讀取，則狀態機30可對該子位址欄位之值累加1(步驟102)，且讀取高持久性位元之下一個所選記憶體單元，且該程序繼續重複直至所有的所選記憶體單元被讀取為止。雖然圖4顯示特定步驟是以一特定順序執行，但是狀態機30可以一不同順序執行額外及/或更少的步驟。此外，雖然在圖4中，該等步驟是描述為藉由狀態機30而予以執行，但是其他方塊/電路亦可單獨或結合狀態機30及/或其他方塊/電路執行此等步驟。

圖5顯示一種用於與圖1之例示性非揮發性記憶體一起使用之例示性記憶體位元單元110之一圖。記憶體位元單元110可包含具有兩個電晶體112及114之一基板111。電晶體112可具有源極/汲極終端(未顯示)及一控制閘極116。一儲存層(例如一奈米晶體層118)可夾在控制閘極116與電晶體112之一通道之間。電晶體114可具有源極/汲極終端(未顯示)及一控制閘極122。一儲存層(例如一奈米晶體層124)可夾在控制閘極122與電晶體114之一通道之間。在一實施例中，電晶體114之通道寬度可大於電晶體112之通道寬度，如圖5中所示。舉例而言，電晶體112可具有0.28微米的一通道寬度，及電晶體114可具有1.12微米的一通道寬度(有效寬度，其為電晶體112之寬度的4倍)。電晶體112及114之任一者可經歷一程式化/擦除循環。電晶體112及114可藉由添加電子於相應於各電晶體112及114之該奈米晶體層而予以程式化。電晶體112及114可藉由從相應於各電晶體112及114之該奈米晶體層移除電子而予以擦除。在一實施例中，電晶體112可為記憶體陣列12之區段013之部分，同時電晶體114可為另一區段(例如記憶體陣列12之區段115)之部分。如此，具有不同級的跨導及通量之電晶體112及114可用於該非揮發性記憶體之不同部分。舉例而言，具有一較高通量之電晶體112可用於較該非揮發性記憶體之其他區域接收更多的程式化/擦除循環之該非揮發性記憶體之區域中。另一方面，具有一較低通量之電晶體114可用於較該非揮發性記憶體之其他區域接收更少的程式化/擦除循環之該非揮發性記憶體之區域中。在一實施例中，電晶體112及114可予以個別程式化。在一實施例中，電晶體112及114可予以同時擦除。雖然圖5顯示一非揮發性記憶體位元單元之一特定實施方案，但是亦可使用其他實施方案。在一實施例中，非揮發性記憶體單元可為分離的閘極記憶體單元。

圖6顯示一種與圖1之例示性非揮發性記憶體一起使用之例示性位元線130之一圖。位元線130可包含電晶體132、134、136及138。此等電晶體之控制閘極可一起連結於控制閘極(CG)信號。此等電晶體之選擇閘極可一起連結於選擇閘極(SG)信號。此等電晶體之源極終端可一起連結於源極信號線。如圖6中所示，此等電晶體之汲極可與位元線永久耦合。在操作中，可藉由下列方式擦除電晶體132、134、136及138：施加一高正電壓於此等電晶體之控制閘極(CG)，且同時此等電晶體之所有其他終端接地，導致電子從諸如一奈米晶體儲存層之記憶體儲存元件穿隧通過控制閘極。此外，可藉由下列方式程式化電晶體132、134、136及138：施加一高正電壓於此等電晶體之該控制閘極(CG)及源極終端，並施加一正電壓於該選擇閘極(SG)終端。電流通過非揮發性記憶體單元之傳導會導致電子被捕獲於諸如該奈米晶體儲存層之該記憶體儲存元件中。在一高持久性區段中之記憶體單元及在一非高持久性區段中之記憶體單元可共用位元線130或可具有單獨的非共用位元線。

因為實施本發明之裝置大部分是由熟習此項技術者已知之電子組件及電路組成，所以電路細節將不會以相較於上述被認為說明所需之更為詳細的程度來予以說明，以便於對本發明之根本概念之瞭解及不會對本發明之教示感到混亂或迷惑。

因此，應瞭解本文所述之架構僅為例示性，且事實上可實施許多其他可實現相同功能性之架構。概要地說，但仍然明確地說，用以實現相同功能性之組件的任何配置為有效「相關」以便實現理想功能性。因此，本文中經組合用以實現一特定功能性之任何兩個組件可被視為彼此「相關」以便不考慮架構或中間組件而實現理想功能性。同樣地，如此相關之任何兩個組件亦可被視為是彼此「可操作地連接」或「可操作地耦合」以實現理想功能性。

雖然本發明是參考特定實施例而予以描述，但是在不脫離如以下申請專利範圍所陳述的本發明之範圍下可作各種修改及改變。因此，說明書及圖式可被認為是闡釋性而非限制性，且所有此等修改應仍在包含於本發明之範圍內。不希望將本文中就特定實施例描述之任何益處、優點或問題的解決方案解釋為任何或所有請求項之關鍵的、必須的或基本的特徵或元件。

本文所用之術語「耦合」不旨在受限於一直接耦合或一機械耦合。

此外，本文所用之術語「一」是定義為一個或多於一個。同樣地，申請專利範圍中之介紹性片語諸如「至少一個」及「一個或多個」的使用不應解釋為意味帶有不定冠詞「一」之另一主張元件的介紹將包含經如此介紹的主張元件之任何特定請求項限於僅包含一此元件之發明，甚至當同一請求項包含介紹性片語「一個或多個」或「至少一個」及諸如「一」之不定冠詞時。同樣適用於定冠詞的使用。

除非另有說明，諸如「第一」及「第二」之術語是用於在此等術語描述的元件之間任意區分。因此，此等術語無需旨在表示此等元件之時序或其他優先化。

10．．．非揮發性記憶體

12．．．記憶體陣列

13．．．區段

14．．．行選擇

15．．．區段

17．．．區段

18．．．控制閘極及源極解碼器

19．．．區段

20．．．選擇閘極解碼器

22．．．位址解碼器

24．．．位址匹配電路

26．．．程式化負載電路

27．．．行位址匯流排

29．．．列位址匯流排

30．．．狀態機

32．．．非揮發性記憶體10之一部分

34．．．非揮發性記憶體單元

36．．．非揮發性記憶體單元

38．．．非揮發性記憶體單元

40．．．非揮發性記憶體單元

42．．．電晶體

44．．．電晶體

46．．．電晶體

48．．．電晶體

50．．．感測放大器

52．．．位元線

54．．．位元線

56．．．位元線

58．．．位元線

60．．．選擇閘極線

62．．．控制閘極線

70．．．定址方案

72．．．方塊

74．．．列

76．．．行

78．．．子位址

110．．．記憶體位元單元

111．．．基板

112．．．電晶體

114．．．電晶體

116．．．控制閘極

118．．．奈米晶體層

122．．．控制閘極

124．．．奈米晶體層

130．．．位元線

132．．．電晶體

134．．．電晶體

136．．．電晶體

138．．．電晶體

C0．．．行選擇線

C1．．．行選擇線

C2．．．行選擇線

C3．．．行選擇線

圖1顯示一例示性非揮發性記憶體之一方塊圖；

圖2顯示圖1之例示性非揮發性記憶體之一部分之一圖；

圖3顯示圖1之例示性非揮發性記憶體之一例示性定址方案之一圖；

圖4顯示一種用於存取圖1之非揮發性記憶體之例示性方法之一流程圖；

圖5顯示一種用於與圖1之例示性非揮發性記憶體一起使用之例示性記憶體位元單元之一圖；及

圖6顯示一種用於與圖1之例示性非揮發性記憶體一起使用之例示性位元線之一圖。

(無元件符號說明)

Claims (20)

1. 一種用於減低電荷通量之方法，其包括：利用一第一通量在一積體電路之一第一非揮發性記憶體NVM位元上執行一程式化/擦除循環，其中該第一NVM位元具有一第一跨導；及利用一第二通量在該積體電路之一第二NVM位元上執行一程式化/擦除循環，其中該第二NVM位元具有一第二跨導，且其中該第一跨導大於該第二跨導，且該第二通量大於該第一通量，其中該第一NVM位元及該第二NVM位元係並聯耦合，以便減低用於該第一及第二NVM位元之臨限窗。
2. 如請求項1之方法，其中該第一NVM位元包括用於讀取之並聯耦合的複數個NVM單元。
3. 如請求項2之方法，其中在該第一NVM位元上執行一程式化/擦除循環之該步驟進一步包括個別程式化該複數個NVM單元之各者。
4. 如請求項3之方法，其中在該第一NVM位元上執行一程式化/擦除循環之該步驟進一步包括同時擦除該複數個NVM單元。
5. 如請求項4之方法，其進一步包括個別讀取該複數個NVM單元之各NVM單元。
6. 如請求項2之方法，其中該複數個NVM單元包括具有永久連接在一起之汲極之電晶體。
7. 如請求項1之方法，其中： 該第一NVM位元包括具有一第一通道寬度之一第一電晶體；及該第二NVM位元包括具有一第二通道寬度之一第二電晶體；且該第一通道寬度大於該第二通道寬度。
8. 如請求項7之方法，其中：該第一電晶體具有一第一奈米晶體儲存層；及該第二電晶體具有一第二奈米晶體儲存層。
9. 如請求項8之方法，其中在該第一NVM位元上執行一程式化/擦除循環之該步驟進一步包括從該第一奈米晶體層移除電子以實現對該第一NVM位元之擦除，及將電子添加於該第一奈米晶體層以實現對該第一NVM位元之程式化。
10. 如請求項1之方法，其中：該第一NVM位元是在一第一記憶體陣列中之一第一區段中；及該第二NVM位元是在該第一記憶體陣列中之一第二區段中。
11. 一種記憶體，其包括：一第一非揮發性記憶體NVM位元，其具有一第一跨導；一第二NVM位元，其具有小於該第一跨導之一小第二跨導，其中該第一NVM位元及該第二NVM位元係並聯耦合，以便減低用於該第一及第二NVM位元之臨限窗；及 一程式化/擦除電路，該程式化/擦除電路耦合至該第一NVM位元及該第二NVM位元，該程式化/擦除電路利用一第一通量在該第一NVM位元上執行一程式化/擦除循環，及利用一第二通量在該第二NVM位元上執行一程式化/擦除循環，其中該第一通量小於該第二通量。
12. 如請求項11之記憶體，其中該第一NVM位元包括耦合至一記憶體陣列之複數個位元線的複數個NVM單元，該記憶體進一步包括：一行選擇電路，其耦合至該複數個位元線；及一位址解碼器，其耦合至該行選擇電路，該位址解碼器接收一位址信號並回應於指示該第一NVM位元被選擇之該位址信號而將該複數個位元線耦合在一起。
13. 如請求項12之記憶體，其進一步包括一位址匹配電路，該位址匹配電路耦合至該位址解碼器，該位址匹配電路決定該位址解碼器是否將該複數個位元線耦合在一起。
14. 如請求項13之記憶體，其進一步包括一感測放大器，其中該位址匹配電路回應於一組態信號而指引該行選擇電路以將該複數個位元線之僅一者耦合至該感測放大器。
15. 如請求項12之記憶體，其中該第一NVM位元之該複數個NVM單元之各者具有一第一通道寬度，且該第二NVM位元包括具有一第二通道寬度之一電晶體。
16. 如請求項11之記憶體，其中該第一NVM位元具有捕集小於該第二NVM位元的每一程式化/擦除循環之捕集。
17. 如請求項11之記憶體，其中該第一及第二NVM位元包含 用於電荷儲存之奈米晶體。
18. 如請求項11之記憶體，其中該第一NVM位元係在一第一記憶體陣列之一第一區段中且該第二NVM位元係在該第一記憶體陣列之一第二區段中。
19. 一種記憶體，其包括：一第一非揮發性記憶體NVM位元，其具有一第一跨導；一第二NVM位元，其具有小於該第一跨導之一第二跨導，其中該第一NVM位元及該第二NVM位元係並聯耦合，以便減低用於該第一及第二NVM位元之臨限窗；及執行構件，用於執行在該第一及該第二NVM位元之每一者上之一事件，其中該事件包含一由程式化及抹除組成之一群體中之一者，且其中該事件導致在該第二NVM位元中之捕集較多於在該第一NVM位元中之捕集。
20. 如請求項19之記憶體，其中該執行構件係用於執行該抹除，其中自用於在該第一及第二NVM位元中電荷儲存之奈米晶體移除電子，以及藉由在抹除該第二NVM位元中之通量較多於在抹除該第一NVM位元中之通量而導致在該第二NVM位元中較多之捕集。