KR101564557B1 - 감소된 전하 플루언스를 갖는 비휘발성 메모리 - Google Patents

감소된 전하 플루언스를 갖는 비휘발성 메모리 Download PDF

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Abstract

제 1 플루언스를 사용하여 집적 회로(10)의 제 1 비휘발성 메모리(NVM) 비트(114) 상에서 프로그램/소거 사이클을 수행하는 단계를 포함하고, 제 1 NVM 비트는 제 1 상호 컨덕턴스를 갖는 방법이 제공된다. 상기 방법은 제 2 플루언스를 사용하여 집적 회로의 제 2 NVM 비트(12) 상에서 프로그램/소거 사이클을 수행하는 단계를 포함하고, 제 2 NVM 비트는 제 2 상호 컨덕턴스를 가지며, 제 1 상호 컨덕턴스는 제 2 상호 컨덕턴스보다 더 크고, 제 2 플루언스는 제 1 플루언스보다 더 크다.

Description

감소된 전하 플루언스를 갖는 비휘발성 메모리{NON-VOLATILE MEMORY WITH REDUCED CHARGE FLUENCE}
본 발명은 일반적으로 비휘발성 메모리에 관한 것으로서, 특히, 감소된 전하 플루언스(fluence)를 갖는 비휘발성 메모리에 관한 것이다.
박막 저장 비휘발성 메모리 어레이들(arrays)은 전하 트랩업(trap-up) 문제를 겪는다. 특히, 반복되는 기록/소거 사이클(cycle)들은 전자들이 박막 저장 셀들의 유전체 층들에 트랩되는 결과를 초래한다. 이는 메모리 셀이 소거되고 프로그램될 때마다 전자들이 메모리 셀의 부동 게이트(floating gate)로 그리고 부동 게이트로부터 터널링(tunneling)되기 때문이다. 터널링되고 있는 전자들의 일부는 상기 부동 게이트의 유전체 층에 트랩될 수 있다. 트랩된 전자들은 비휘발성 메모리의 기록/소거 인듀어런스(endurance)를 감소시킨다. 트랩되는 전자들의 수는 임계 전압 윈도우(window), 즉 프로그램된 상태에서의 메모리 셀의 임계 전압 및 소거된 상태에서의 메모리 셀의 임계 전압 사이의 차이의 함수이다. 종래의 비휘발성 메모리들은 큰 임계 전압 윈도우를 가지므로, 많은 수의 전자들이 상기 비휘발성 메모리들에 대응하는 박막 저장 셀들의 유전체 층들에 트랩되는 결과를 초래한다. 상술한 바와 같이, 이는 그러한 비휘발성 메모리들의 기록/소거 인듀어런스를 감소시킨다.
따라서, 감소된 전하 플루언스를 갖는 비휘발성 메모리가 필요하다.
본 발명에 따르면, 제 1 플루언스를 사용하여 집적 회로(10)의 제 1 비휘발성 메모리(NVM) 비트(114) 상에서 프로그램/소거 사이클을 수행하는 단계를 포함하고, 제 1 NVM 비트는 제 1 상호 컨덕턴스를 갖는 방법이 제공된다. 상기 방법은 제 2 플루언스를 사용하여 집적 회로의 제 2 NVM 비트(12) 상에서 프로그램/소거 사이클을 수행하는 단계를 포함하고, 제 2 NVM 비트는 제 2 상호 컨덕턴스를 가지며, 제 1 상호 컨덕턴스는 제 2 상호 컨덕턴스보다 더 크고, 제 2 플루언스는 제 1 플루언스보다 더 크다.
또한, 본 발명에 따르면, 제 1 상호 컨덕턴스를 갖는 제 1 비휘발성 메모리(NVM) 비트; 상기 제 1 상호 컨덕턴스보다 작은 제 2 상호 컨덕턴스를 갖는 제 2 NVM 비트; 및 제 1 및 제 2 NVM 비트들과 결합되고, 제 1 NVM 비트 상에서 제 1 플루언스를 사용하고 상기 제 2 NVM 비트 상에서 제 2 플루언스를 사용하여 프로그램/소거 사이클을 수행하는 프로그램/소거 회로를 포함하는 메모리가 제공되고, 상기 제 1 플루언스는 상기 제 2 플루언스보다 더 작다.
상술한 바와 같이, 본 발명으로 인해, 전하 플루언스가 감소한 비휘발성 메모리를 제공하는 것이 가능하다.
도 1은 예시적인 비휘발성 메모리의 블록도.
도 2는 도 1의 예시적인 비휘발성 메모리의 부분을 도시한 도면.
도 3은 도 1의 예시적인 비휘발성 메모리에 대한 예시적인 어드레싱 방식을 도시하는 도면.
도 4는 도 1의 비휘발성 메모리에 액세스하기 위한 예시적인 방법에 대한 흐름도.
도 5는 도 1의 예시적인 비휘발성 메모리와 함께 사용하기 위한 예시적인 메모리 비트셀(bitcell)을 도시하는 도면.
도 6은 도 1의 예시적인 비휘발성 메모리와 함께 사용하기 위한 예시적인 비트라인을 도시하는 도면.
본 발명은 예를 들어서 설명되고 첨부 도면들에 의해 제한되지 않으며, 첨부 도면에서 동일한 참조 요소들은 유사한 요소들을 나타낸다. 도면들에서의 요소들은 간소화 및 명료성을 위해 도시되므로 반드시 축적대로 도시될 필요는 없다.
본원에서 사용되는 바와 같이, 용어 "버스(bus)"는 데이터, 어드레스들, 제어, 또는 상태와 같은 하나 이상의 다양한 정보의 유형들을 이동시키는데 사용될 수 있는 복수의 신호들 또는 도체(conductor)들을 칭하는데 사용된다. 본원에서 사용되는 도체들은 단일 도체, 복수의 도체들, 단방향성 도체들, 또는 양방향성 도체들인 것과 관련하여 도시되거나 설명될 수 있다. 그러나, 상이한 실시예들은 도체들의 구현예를 변경할 수 있다. 예를 들어, 개별 단방향성 도체들이 양방향성 도체들 대신에 사용될 수 있고, 역도 마찬가지이다. 또한 복수의 도체들은 다수의 신호들을 계속해서 또는 타임 멀티플렉싱(time multiplexing) 방식으로 전송하는 단일 도체로 대체될 수 있다. 마찬가지로, 다수의 신호들을 반송하는 단일 도체들은 이들 신호들의 서브세트들을 반송하는 다양한 상이한 도체들로 분리될 수 있다. 그러므로, 신호들을 전송하는데 많은 선택 사항들이 존재한다.
용어들 "assert", 또는 "set", 및 "negate"(또는 "deassert" 또는 "clear")는 본원에서 신호, 상태 비트, 또는 유사한 장치의 자체의 논리 참 또는 논리 거짓 상태로 각각 렌더링하는 것을 언급할 때 본원에서 사용된다. 논리 참 상태가 논리 레벨 1이라면, 논리 거짓 상태는 논리 레벨 0이다. 그리고 만일 논리 참 상태가 논리 레벨 0이라면, 논리 거짓 상태는 논리 레벨 1이다.
본원에서 기술되는 각각의 신호는 양 또는 음의 논리로서 설계될 수 있는데, 여기서 음의 논리는 신호 이름 또는 이름 뒤의 별표(*) 위에 바(bar)에 의해 표시될 수 있다. 음의 논리 신호의 경우, 신호는 논리 참 상태가 논리 레벨 0에 대응하는 액티브 로우(active low)이다. 양의 논리 신호의 경우, 신호는 논리 참 상태가 논리 레벨 1에 대응하는 액티브 하이(active high)이다. 본원에서 기술되는 신호들 중 어떤 신호라도 음 또는 양 논리 신호들 중 하나로 설계될 수 있음을 주의하라. 그러므로, 대안의 실시예들에서, 양의 논리 신호들로 기술되는 상기 신호들은 음의 논리 신호들로 구현될 수 있고, 음의 논리 신호들로서 기술되는 상기 신호들은 양의 논리 신호들로서 구현될 수 있다.
예를 통해서, 상이한 바람직한 특성들을 갖는 두 개의 상이한 비휘발성 메모리 셀들은 상이한 상호 컨덕턴스(transconductance)들을 가지는 것으로 특징된다. 프로그램/소거 사이클은 제 1 플루언스를 사용하는 집적 회로의 제 1 비휘발성 메모리(NVM) 비트에서 수행된다. 제 1 NVM 비트는 제 1 상호 컨덕턴스를 갖는다. 집적 회로의 제 2 NVM 비트에서의 프로그램/소거 사이클은 제 2 플루언스를 사용하여 수행된다. 본원에서 사용되는 바와 같이 용어 플루언스는 단위 에어리어(area)를 가로지르는 전자들 또는 정공들의 수, 또는 단위 에어리어를 걸친 전자들 또는 정공들의 흐름의 레이트(rate)의 임의의 측정치를 칭한다. 제 2 NVM 비트는 제 2 상호 컨덕턴스를 갖는다. 제 1 상호 컨덕턴스는 제 2 상호 컨덕턴스보다 더 크다. 제 2 플루언스는 제 1 플루언스보다 더 크다. 이 결과는 더 높은 컨덕턴스 제 1 NVM 비트에서 더 적은 트랩업이 존재하여 제 1 NVM 비트가 더 높은 인듀어런스를 갖는다는 것이다. 더 낮은 인듀어런스 제 2 NVM 비트는 더 작고 더 낮은 상호 컨덕턴스로 인해 비용이 덜 들 것으로 예상될 것이다.
하나의 양태에서, 제 1 플루언스를 사용하여 집적 회로의 제 1 휘발성 메모리(NVM) 비트에서 프로그램/소거 사이클을 수행하는 단계를 포함하는 방법이 제공되고, 여기서 제 1 NVM 비트는 제 1 상호 컨덕턴스를 갖는다. 상기 방법은 제 2 플루언스를 사용하여 상기 집적 회로의 제 2 NVM 비트에서 프로그램/소거 순환을 수행하는 단계를 추가로 포함하고, 상기 제 2 NVM 비트는 제 2 상호 컨덕턴스를 가지며, 상기 제 1 상호 컨덕턴스는 상기 제 2 상호 컨덕턴스보다 더 크고 상기 제 2 플루언스는 상기 제 1 플루언스보다 더 크다.
다른 양태에서, 제 1 상호 컨덕턴스를 갖는 제 1 비휘발성 메모리(NVM) 비트를 포함하는 메모리가 제공된다. 상기 메모리는 상기 제 1 상호 컨덕턴스보다 더 작은 제 2 상호 컨덕턴스를 갖는 제 2 NVM 비트를 추가로 포함한다. 상기 메모리는 상기 제 1 NVM 비트 상의 제 1 플루언스 및 상기 제 2 NVM 비트 상의 제 2 플루언스를 사용하여 프로그램/소거 사이클을 수행하는 상기 제 1 및 제 2 NVM 비트들과 결합되는 프로그램/소거 회로를 추가로 포함하고, 상기 제 1 플루언스는 상기 제 2 플루언스보다 더 작다.
도 1은 예시적인 비휘발성 메모리(10)의 블록도를 도시한다. 비휘발성 메모리(10)는 메모리 어레이(12), 열 선택부(14), 감지 증폭기들(16), 제어 게이트 및 소스 디코더(source decoder)(18), 선택 게이트 디코더(20), 어드레스 디코더(22), 어드레스 정합 회로(24), 프로그램 로드(load) 회로(26), 및 상태 기계(30)를 포함할 수 있다. 메모리 어레이(12)는 SECTOR 0 13, SECTOR 1 15, SECTOR 2 17, 및 SECTOR N 19와 같은 섹터들에서 또한 조직될 수 있는 메모리 비트셀들을 포함할 수 있다. 프로세서, 액세스 비휘발성 메모리(10)와 같은 임의의 다른 디바이스들은 열 어드레스 버스(27) 및 행 어드레스 버스(29) 상에 어드레스를 배치할 수 있다. 비휘발성 메모리(10)는 독립형 메모리일 수 있거나 또는 마이크로제어기와 같은 동일한 집적 회로에 포함될 수 있다. 일 실시예에서, 비휘발성 메모리(10)는 박막 저장 메모리 셀들을 포함할 수 있다. 박막 저장 메모리 셀들은 나노크리스탈(nanocrystal) 층과 같이, 두 유전체 층들 사이에서 샌드위치되어 있는 전하 저장 층을 포함할 수 있다. 상태 기계(30)는 메모리 어레이(12)의 메모리 셀들을 판독, 프로그래밍, 및 소거하는 다양한 양태들을 제어할 수 있다. 예를 들어, USER INPUT에 응답하여, 상태 기계(30)는 행 어드레스 및 열 어드레스를 비휘발성 메모리(10)에 제공할 수 있다. SECTOR CONFIGURATION 신호에 응답하여, 어드레스 정합 회로(24)는 메모리 어레이(12)를 포함하는 비트라인들 중 단 하나만을 감지 증폭기들(16)로 결합하라고 열 선택기(14)에 지시할 수 있다.
일 실시예에서, 비휘발성 메모리(10)는, 어드레스 제어 논리(예를 들어 어드레스 디코더(22) 및 열 선택기(14))를 조작함으로써, 다수의 메모리 셀들이 동시에 판독될 수 있는 특정한 경우들을 제외하고, 종래의 방식으로 기능을 할 수 있다. 즉, 단일 셀 NOR 아키텍처 대신에, 네 개의 셀 병렬 아키텍처가 사용될 수 있다. 예를 들면, 어드레스 정합 회로(24)는 어느 메모리 셀들이 동시에 판독될 수 있는지에 대하여 어드레스 정합 회로(24)에 정보를 제공할 수 있는 SECTOR CONFIGURATION 신호를 수신할 수 있다. SECTOR CONFIGURATION 신호는 비휘발성 메모리의 설계/제조 시에 설정될 수 있거나 비휘발성 메모리의 사용자에 의해 프로그램될 수 있다. 판독 동작에 대응하는 어드레스를 수신할 때, 어드레스 정합 회로(24)는 수신된 어드레스를 동시에 판독될 수 있는 메모리 셀들을 갖도록 구성되었던 상기 섹터들에 대응하는 어드레스들과 비교할 수 있다. 정합이 있다면, 어드레스 정합 회로(24)는 적절한 제어 신호들을 어드레스 디코더(22)에 제공하여 다수의 메모리 셀들의 판독을 동시에 가능하게 할 수 있다.
도 2는 도 1의 예시적인 비휘발성 메모리(10)의 부분(32)의 도면을 도시한다. 부분(32)은 비휘발성 메모리 셀들(34, 36, 38, 40)과 같이 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 이 비휘발성 메모리 셀들의 각각은 비트라인들(52, 54, 56, 58)과 같은 비트라인들에 결합될 수 있다. 비휘발성 메모리 셀들의 각각은 선택 게이트 라인(60) 및 제어 게이트 라인(62)에 더 결합될 수 있다. 비휘발성 메모리 셀들(34, 36, 38, 40)의 소스 단자(source terminal)들은 SOURCE라 라벨링된 라인에 결합될 수 있다. 선택 게이트 라인(60) 상에서의 신호의 어서션(assertion)은 비휘발성 메모리 셀들(34, 36, 38, 40)의 각각을 자신들 각각의 비트라인들에 결합할 것이다. 판독 동작 중에, 제어 게이트 라인(62)은 판독 동작에 적절한 바이어스 전압에서 유지될 수 있다. 소거/프로그램 동작 중에, 선택된 제어 게이트는 소거 또는 프로그래밍에 적합한 높은 전위를 가질 수 있다. 열 선택 라인들(CO, C1, C2, C3) 상의 신호들의 선택 어서션에 의해, 트랜지스터들(42, 44, 46, 48) 중 임의의 트랜지스터들이 턴온(turn-on)될 수 있다. 예를 들어, 트랜지스터들(42, 44)이 턴온되면, 비트라인들(52, 54)이 함께 결합될 수 있다. 트랜지스터들(42, 44, 46, 48)이 턴온되면, 비트라인들(52, 54, 56, 58)은 서로 결합되어 비휘발성 메모리 셀들(52, 54, 56, 58)의 드레인들을 접속된다. 결합된 비트라인들 상의 신호는 감지 증폭기(50)에 의해 종래의 방식으로 감지되어 비휘발성 메모리 셀 또는 감지된 셀들이 프로그래밍된 상태 또는 소거된 상태인지를 검출할 수 있다. 복수의 비휘발성 메모리 셀들에 대응하는 비트라인들이 도 2에 도시되는 바와 같이 서로 결합되면, 메모리 셀들을 판독하는데 필요한 임계 전압이 증가되고, 차례로 임계 윈도우를 감소시켜서(프로그램 전압 및 소거 전압 사이의 델타(delta)) 이들 메모리 셀들의 인듀어런스를 개선시킨다. 도 2가 트랜지스터들의 드레인들이 선택적으로 결합되는 실시예를 도시할지라도, 이들은 영구적으로 결합될 수 있다. 더욱이, 도 2가 네 개의 열들이 결합되는 구현예를 도시할지라도, 추가된 또는 더 적은 열들이 결합될 수 있다. 게다가, 도 2가 비휘발성 메모리의 열 방향으로 결합된 구현예를 도시할지라도, 비휘발성 메모리는 행 방향 방식으로 구현될 수 있다. 행 방향 구현의 일부로서, 네 행들이 행 선택 신호(도시되지 않음)를 사용하여 동시에 결합함으로써 네 개의 열들을 동시에 결합하는 대신에 네 개의 행들을 동시에 결합할 수 있다.
도 3은 도 1의 예시적인 비휘발성 메모리(10)에 대한 예시적인 어드레싱 방식(70)의 도면을 도시한다. 각각의 비휘발성 메모리 셀은 도 3에 도시된 어드레싱 방식을 사용하여 어드레싱될 수 있다. 블록(72)은 비휘발성 메모리 셀의 블록 어드레스를 제어 게이트 및 소스 디코더(18) 및 선택 게이트 디코더(20)에 제공할 수 있다. 일 실시예에서, 블록(72) 어드레스는 보다 높은 순서 행 어드레스 비트들에 대응할 수 있다. 행(74)은 비휘발성 메모리 셀의 행 어드레스를 제어 게이트 및 소스 디코더(18) 및 선택 게이트 디코더(20)에 제공할 수 있다. 열(76)은 열 어드레스를 어드레스 디코더(22)에 제공할 수 있다. 열(76)은 서브어드레스(78)를 더 포함할 수 있고, 이는, 만일 있다면 어느 비트라인들이 판독을 위해 서로 결합되는 것인지를 어드레스 디코더(22)에 표시할 수 있다. 예를 들어, 서브어브레스 필드(field)에 저장된 정보는 열 선택 라인들, 예를 들어 CO, C1, C2 및 C3 상에 적절한 신호들을 어서팅(asserting)하기 위해서 열 선택기(14)에 의해 사용될 수 있다. 도 3에 도시되지는 않을지라도, 행 방향 구현예가 사용되는 경우 어드레싱 방식(70)은 어떤 행 선택 신호들이 어서팅되어야 하는지에 관한 정보를 포함하는 서브어브레스 필드를 포함할 수 있다.
도 4는 도 1의 비휘발성 메모리(10)에 액세스하기 위한 예시적인 방법에 대한 흐름도를 도시한다. 예를 들어, 도 4는 고 인듀어런스 섹터의 일부임이 검출되는 경우 네 단계들에서 메모리 셀을 프로그래밍하거나 비 고 인듀어런스 섹터의 일부임이 검출되는 경우 한 단계에서 메모리 셀을 프로그래밍하는 방법을 도시한다. 일 실시예에서, 메모리 셀은 메모리 셀에 대응하는 나노크리스탈 층과 같은 메모리 저장 요소에 전자들을 추가함으로써 프로그램될 수 있고, 메모리 셀은 나노크리스탈 저장 층과 같은 메모리 저장 요소로부터 전자들을 제거함으로써 소거될 수 있다. 이 흐름도는 비휘발성 메모리에서 적절한 제어 논리에 의해 구현될 수 있다. 일 실시예에서, 도 4에서 도시된 단계들은 도 1의 상태 기계(30)에 의해 수행될 수 있다. 단계(82)에서, 상태 기계(30)는 판독 요청이 고 인듀어런스 비트 또는 표준 인듀어런스 비트를 판독하기 위한 것인지를 결정할 수 있다. 단계(82)에서, 판독 요청이 고 인듀어런스 비트 메모리 셀을 위한 것이 아님이 결정되는 경우, 단계(84)에서 상태 기계(30)는 표준 인듀어런스 비트의 선택된 메모리 셀을 판독할 수 있다. 판독 동작의 결과가 통과되는 경우(단계(86)), 프로세스는 종료할 수 있다(단계(90)). 그러나, 판독 동작이 실패의 결과를 야기할 경우, 단계(88)에서, 상태 기계(30)는 선택된 메모리 셀을 프로그래밍할 수 있다.
도 4를 계속해서 참조하면, 단계(82)에서 판독 요청이 고 인듀어런스 비트를 위한 것임이 결정되면, 단계(92)에서 상태 기계(30)는 서브어드레스(78) 필드를 0으로 설정할 수 있다. 다음, 단계(94)에서, 상태 기계(30)는 고 인듀어런스 비트의 선택된 메모리 셀을 판독할 수 있다. 판독 동작의 결과가 통과되는 경우(단계(96)), 단계(100)에서, 상태 기계(30)는 최종 서브어드레스에 대응하는 메모리 셀이 판독되었는지의 여부를 확인하는 검사를 할 수 있다. 그러나, 판독 동작이 실패의 결과를 야기할 경우, 단계(98)에서, 선택된 메모리 셀은 상태 기계(30)에 의해 프로그래밍된다. 단계(100)로 되돌아와 참조하면, 최종 서브어드레스가 판독되었다면, 상태 기계(30)는 서브어드레스 필드의 값을 1만큼 증가시킬 수 있고(단계(102)), 고 인듀어런스의 다음의 선택된 메모리 셀이 판독되어 모든 선택된 메모리 셀들이 판독될 때까지 상기 절차를 계속 반복한다. 도 4가 특정한 시퀀스에서 수행되는 특정한 단계들을 도시할지라도, 상태 기계(30)는 상이한 시퀀스에서 추가 및/또는 보다 적은 단계들을 수행할 수 있다. 게다가, 도 4에서 상기 단계들이 상태 기계(30)에 의해 수행되는 것으로 기술될지라도, 다른 블록들/회로들은 또한 이 단계들을 단독으로 또는 상태 기계(30) 및/또는 다른 블록들/회로들과 함께 수행할 수 있다.
도 5는 도 1의 예시적인 비휘발성 메모리와 함께 사용하기 위한 예시적인 메모리 비트셀(110)의 블록도를 도시한다. 메모리 비트셀(110)은 두 트랜지스터들(112, 114)을 갖는 기판(111)을 포함할 수 있다. 트랜지스터(112)는 소스/드레인 단자들(도시되지 않음) 및 제어 게이트(116)를 가질 수 있다. 나노크리스탈 층(118)과 같은 저장 층은 제어 게이트(116) 및 트랜지스터(112)의 채널 사이에 샌드위치될 수 있다. 트랜지스터(114)는 소스/드레인 단자들(도시되지 않음) 및 제어 게이트(122)를 가질 수 있다. 나노크리스탈 층(124)과 같은 저장 층은 제어 게이트(122) 및 트랜지스터(114)의 채널 사이에 샌드위치될 수 있다. 일 실시예에서, 트랜지스터(114)의 채널 폭은 도 5에 도시된 바와 같이, 트랜지스터(112)의 채널 폭보다 더 클 수 있다. 예를 들어, 트랜지스터(112)는 0.28㎛의 채널 폭을 가질 수 있고 1.12㎛의 채널 폭(트랜지스터(112)의 폭의 4배인 유효 채널 폭)을 가질 수 있다. 임의의 트랜지스터들(112, 114)은 프로그램/소거 순환들을 겪게 될 것이다. 트랜지스터들(112, 114)은 트랜지스터들(112, 114) 각각에 대응하는 나노크리스탈 층에 전자들을 추가함으로써 프로그래밍될 수 있다. 트랜지스터들(112, 114)은 트랜지스터들(112, 114) 각각에 대응하는 나노크리스탈 층으로부터 전자들을 제거함으로써 소거될 수 있다. 일 실시예에서, 트랜지스터(112)는 메모리 어레이(12)의 섹터 0 13의 일부일 수 있으며, 트랜지스터(114)는 메모리 어레이(12)의 섹터 1 15와 같이, 다른 섹터의 일부일 수 있다. 이 방식으로, 상이한 레벨의 상호 컨덕턴스 및 플루언스를 갖는 트랜지스터들(112, 114)은 비휘발성 메모리의 상이한 부분들에서 사용될 수 있다. 예를 들어, 더 높은 플루언스를 갖는 트랜지스터(112)는 비휘발성 메모리의 다른 에어리어들보다 더 많은 프로그램/소거 사이클들을 수신하는 비휘발성 메모리의 에어리어들에서 사용될 수 있다. 즉, 더 낮은 플루언스를 갖는 트랜지스터(114)는 비휘발성 메모리의 다른 에어리어들보다 더 적은 프로그램/소거 사이클들을 수신하는 비휘발성 메모리의 에어리어들에서 사용될 수 있다. 일 실시예에서, 트랜지스터들(112, 114)은 개별적으로 프로그래밍될 수 있다. 일 실시예에서, 트랜지스터들(112, 114)은 동시에 소거될 수 있다. 도 5가 비휘발성 메모리 비트셀들의 특정한 구현예를 도시할지라도, 다른 구현예들이 또한 사용될 수 있다. 일 실시예에서, 비휘발성 메모리 셀들은 게이트 메모리 셀들로 분리될 수 있다.
도 6은 도 1의 예시적이 비휘발성 메모리와 함께 사용하기 위한 예시적인 비트라인(130)의 도면을 도시한다. 비트라인(130)은 트랜지스터들(132, 134, 136, 138)을 포함할 수 있다. 이들 트랜지스터들의 제어 게이트들은 제어 게이트(CG) 신호와 서로 연결될 수 있다. 이들 트랜지스터들의 선택 게이트들은 선택 게이트(SG) 신호와 서로 연결될 수 있다. 이들 트랜지스터들의 소스 단자들은 SOURCE 신호 라인과 서로 연결될 수 있다. 도 6에 도시되는 바와 같이, 이들 트랜지스터들의 드레인들은 BITLINE에 영구적으로 결합될 수 있다. 동작 시에, 트랜지스터들(132, 134, 136, 138)은, 이들 트랜지스터들의 모든 다른 단자들이 접지된 채로 이들 트랜지스터들의 제어 게이트(CG)에 양의 고전압을 인가하여, 전자들이 나노크리스탈 저장 층과 같은 메모리 저장 요소들로부터 제어 게이트를 통해 전자들을 터널링하도록 함으로써, 소거될 수 있다. 게다가, 트랜지스터들(132, 134, 136, 138)은 이들 트랜지스터들의 제어 게이트(CG) 및 소스 단자들에 양의 고전압을 인가하고 선택 게이트(SG) 단자에 양 전압을 인가함으로써 프로그래밍될 수 있다. 비휘발성 메모리 셀들을 통하는 전류의 도전으로 전자들이 나노크리스탈 저장 층과 같은 메모리 저장 요소 내에 트랩되는 결과가 발생한다. 고 인듀어런스 섹터에서의 메모리 셀들 및 고 인듀어런스가 아닌 섹터에서의 메모리 셀들은 비트라인(130)을 공유할 수 있거나 공유되지 않은 개별 비트라인들을 가질 수 있다.
본 발명을 구현하는 장치가 대개 당업계에 공지되어 있는 전자 컴포넌트들 및 회로들로 구성되기 때문에, 본 발명의 기본 개념들의 이해 및 인식을 위해서 그리고 본 발명의 교시들로부터 혼란되거나 난해해지지 않도록, 회로 세부사항들은 상술한 만큼 필요하다고 고려된 것보다 더 큰 정도로 설명되지는 않을 것이다.
그러므로, 본원에 기술된 아키텍처들은 단지 예시적이며, 동일한 기능을 달성하는 많은 다른 아키텍처들이 구현될 수 있음이 이해되어야 한다. 추상적이지만 한정적인 의미에서, 동일한 기능을 달성하기 위한 컴포넌트들의 임의의 배열은 희망하는 기능이 달성되도록 효과적으로 "연관"된다. 그러므로, 본원에서 특정한 기능을 달성하도록 결합된 두 컴포넌트들은 아키텍처들 또는 매개 컴포넌트들과는 관계없이 희망하는 기능이 달성되도록 서로 "연관된" 것으로 인식될 수 있다. 마찬가지로, 그렇게 연관된 두 컴포넌트들은 또한 희망하는 기능을 달성하기 위해 서로 "동작적으로 접속된" 또는 "동작적으로 결합된" 것으로 인식될 수 있다.
본 발명이 본원에서 특정한 실시예들을 참조하여 기술될지라도, 아래 청구항들에 진술되는 바와 같은 본 발명의 범위를 벗어나지 않고 다양한 수정들 및 변형들이 행해질 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 설명적인 의미로 간주되어야 하고, 모든 그와 같은 수정들은 본 발명의 범위 내에 포함되도록 의도된다. 특정한 실시예들과 관련되어 본원에 기술된 임의의 이점들, 장점들 및 문제들에 대한 해법들은 임의 또는 모든 청구항들의 결정적인, 반드시 필요한, 필수적인 특징 또는 요소들로서 해석되도록 의도되지 않는다.
본원에서 사용되는 용어 "결합되는"은 직접적인 결합 또는 기계적 결합으로 제한되는 것으로 의도되지 않는다.
더욱이, "a" 및 "an"이 본원에서 사용될 때는, 하나보다는 하나 이상으로 규정된다. 청구항들에 "적어도 하나" 및 "하나 이상의"와 같은 도입 구절들의 사용은, 심지어 동일한 청구항이 도입 구절들 " 하나 이상의" 또는 "적어도 하나의" 및 "a", 또는 "an"과 같은 부정 관사들을 포함할지라도, 부정 관사들 "a" 또는 "an"에 의한 다른 청구항 요소의 도입이 그와 같은 도입된 청구항 요소를 포함하는 임의의 특정한 청구항을 단 하나의 그러한 요소들만을 포함하는 발명들로 제한하는 것을 의미하는 것으로 해석되어서는 안 된다.
달리 진술되지 않으면, "제 1" 및 "제 2" 같은 용어들은 기술된 그와 같은 용어들의 요소 사이를 임의로 구별하는데 사용된다. 그러므로, 이 용어들은 반드시, 그와 같은 용어들의 일시적인 또는 다른 우선 순위를 나타내는 것으로 의도되지 않는다.
10 : 비휘발성 메모리 12 : 메모리 어레이
14 : 열 선택부 16 : 감지 증폭기들
18 : 제어 게이트 및 소스 디코더 20 : 선택 게이트 디코더
22 : 어드레스 디코더 24 : 어드레스 정합 회로
26 : 프로그램 로드 회로 30 : 상태 기계

Claims (15)

  1. 제 1 플루언스(fluence)를 사용하여 집적 회로의 제 1 비휘발성 메모리(NVM) 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계로서, 상기 제 1 NVM 비트 셀은 제 1 상호 컨덕턴스를 갖는, 상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계; 및
    제 2 플루언스를 사용하여 상기 집적 회로의 제 2 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계로서, 상기 제 2 NVM 비트 셀은 제 2 상호 컨덕턴스를 갖는, 상기 제 2 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계를 포함하고,
    상기 제 1 상호 컨덕턴스는 상기 제 2 상호 컨덕턴스보다 더 크고, 상기 제 2 플루언스는 상기 제 1 플루언스보다 더 크고, 상기 제 1 NVM 비트 셀 및 상기 제 2 NVM 비트 셀은 상기 제 1 및 제 2 NVM 비트 셀들에 대한 임계 윈도우(threshold window)가 감소되도록 병렬로 연결되는, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 판독을 위해 병렬로 결합되는 복수의 NVM 셀들을 포함하는 상기 제 1 NVM 비트 셀을 또한 특징으로 하는, 방법.
  3. 제 2 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 상기 복수의 NVM 셀들 각각을 개별적으로 프로그램하는 것을 또한 특징으로 하는, 방법.
  4. 제 3 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 상기 복수의 NVM 셀들을 동시에 소거하는 것을 또한 특징으로 하는, 방법.
  5. 제 4 항에 있어서,
    상기 복수의 NVM 셀들의 각각의 NVM 셀을 개별적으로 판독하는 단계를 추가로 포함하는, 방법.
  6. 제 2 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 함께 영구적으로 접속되는 드레인들을 갖는 트랜지스터들을 포함하는 상기 복수의 NVM 셀들을 또한 특징으로 하는, 방법.
  7. 제 1 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 제 1 채널 폭을 갖는 제 1 트랜지스터를 포함하는 상기 제 1 NVM 비트 셀을 또한 특징으로 하고;
    상기 제 2 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 제 2 채널 폭을 갖는 제 2 트랜지스터를 포함하는 상기 제 2 NVM 비트 셀을 또한 특징으로 하고;
    상기 제 1 채널 폭은 상기 제 2 채널 폭보다 더 큰, 방법.
  8. 제 7 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 제 1 나노크리스탈 저장 층을 갖는 상기 제 1 트랜지스터를 또한 특징으로 하고;
    상기 제 2 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 제 2 나노크리스탈 저장 층을 갖는 상기 제 2 트랜지스터를 또한 특징으로 하는, 방법.
  9. 제 8 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 상기 제 1 NVM 비트 셀의 소거를 달성하기 위해 상기 제 1 나노크리스탈 층으로부터 전자들을 제거하고 상기 제 1 NVM 비트 셀의 프로그래밍을 달성하기 위해 상기 전자들을 제 1 나노크리스탈 층에 추가하는 것을 또한 특징으로 하는, 방법.
  10. 제 1 항에 있어서,
    상기 제 1 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 제 1 메모리 어레이 내의 제 1 섹터 내에 있는 상기 제 1 NVM 비트 셀을 또한 특징으로 하고;
    상기 제 2 NVM 비트 셀 상에서 프로그램/소거 사이클을 수행하는 단계는 상기 제 1 메모리 어레이 내의 제 2 섹터 내에 있는 상기 제 2 NVM 비트 셀을 또한 특징으로 하는, 방법.
  11. 제 1 상호 컨덕턴스를 갖는 제 1 비휘발성 메모리(NVM) 비트 셀;
    상기 제 1 상호 컨덕턴스보다 작은 제 2 상호 컨덕턴스를 갖는 제 2 NVM 비트 셀로서, 상기 제 1 NVM 비트 셀 및 상기 제 2 NVM 비트 셀은 상기 제 1 및 제 2 NVM 비트 셀들에 대한 임계 윈도우(threshold window)가 감소되도록 병렬로 연결되고;
    상기 제 1 및 제 2 NVM 비트 셀들과 결합되고, 상기 제 1 NVM 비트 셀 상에서 제 1 플루언스를 사용하고 상기 제 2 NVM 비트 셀 상에서 제 2 플루언스를 사용하여 프로그램/소거 사이클을 수행하는 프로그램/소거 회로를 포함하고, 상기 제 1 플루언스는 상기 제 2 플루언스보다 더 작은, 메모리.
  12. 제 11 항에 있어서,
    상기 제 1 NVM 비트 셀은 메모리 어레이의 복수의 비트 라인들에 결합된 복수의 NVM 셀들을 포함하고:
    상기 복수의 비트 라인들에 결합되는 열(column) 선택 회로; 및
    상기 열 선택 회로에 결합되고, 어드레스 신호를 수신하며, 상기 제 1 NVM 비트 셀이 선택되고 있음을 표시하는 상기 어드레스 신호에 응답하여 상기 복수의 비트 라인들을 함께 결합하는 어드레스 디코더를 추가로 포함하는, 메모리.
  13. 제 12 항에 있어서,
    상기 어드레스 디코더에 결합되고, 상기 어드레스 디코더가 상기 복수의 비트 라인들을 함께 결합해야 하는지를 결정하는 어드레스 정합 회로를 추가로 포함하는, 메모리.
  14. 제 13 항에 있어서,
    감지 증폭기를 추가로 포함하고,
    상기 어드레스 정합 회로가 구성 신호에 응답하여 상기 복수의 비트 라인들 중 하나만을 상기 감지 증폭기에 결합할 것을 상기 열 선택 회로에 명령하는, 메모리.
  15. 제 12 항에 있어서,
    상기 복수의 NVM 셀들의 각각은 제 1 채널 폭을 갖고, 상기 제 2 NVM 비트 셀은 상기 제 1 채널 폭을 갖는 트랜지스터를 포함하는, 메모리.
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