TWI451420B - 具有記憶體程式化放電電路之積體電路裝置及其方法 - Google Patents

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Description

具有記憶體程式化放電電路之積體電路裝置及其方法
本發明係關於非揮發記憶陣列的程式化。
非揮發記憶的臨界電壓通常是由儲存在每一記憶胞電荷儲存層中的可變電荷數目所決定。一記憶體中的感測區間必須足夠寬以允許在不同臨界電壓狀態間，例如完全程式化、完全抹除、以及許多不同的中間狀態(對多階記憶胞而言)的緩衝餘地，如此一讀取操作可以可靠地區分不同的程式化及抹除臨界電壓狀態。然而，一記憶陣列中不同的記憶胞之間會根據在記憶胞在記憶陣列中的位置，及根據此記憶陣列中特定位置的製程參數而有著變動地電氣特性，例如電阻值和電容值。雖然記憶陣列中個別的記憶胞之間會有所變動，然而感測區間必須足夠寬以允許在不同臨界電壓狀態間作出區分，而不管記憶胞是位在陣列中的哪一個特定位置。
此”第二位元效應”則是造成記憶陣列中個別的記憶胞之間變動地來源，其會降低感測區間。此”第二位元效應”是指在SONOS記憶胞中儲存資料於通道兩端之間，在程式化右側位元時對左側位元所產生的干擾。Eitan的美國專利第6011725號，在此引為參考資料，提供對於許多傳統非揮發記憶胞的詳細比較，包括各自的程式化、抹除及讀取技術，和其相關的第二位元效應。Eitan的美國專利也揭露一種矽-氧化矽-氮化矽-氧化矽-矽(SONOS)型態記憶胞可以藉由區域化電荷儲存技術儲存兩個位元的資料。
換另一種方式描述，此”第二位元效應”是指在記憶胞一側未被程式化位元的反向讀取電流，其反向讀取電流必須擊穿記憶胞另一側被程式化位元的通道區域。此第二位元效應窄化了此操作，記憶胞另一側被程式化位元與另一側未被程式化位元的臨界電壓差值的感測區間。因為一陣列的不同記憶胞具有不同的程式化數目，此”第二位元效應”在不同記憶胞之間也具有不同的效應。
其結果是，此感測區間由不同的考量來定義，例如上述的變動儲存電荷、邊界及效應。
本發明之一目的為提供一種具有記憶體積體電路之裝置。此記憶體積體電路包括一非揮發記憶胞陣列、複數條位元線存取該非揮發記憶胞陣列及位元線放電電路。
此複數條位元線具有一第一端點於該非揮發記憶胞陣列的該第一側及一第二端點於該非揮發記憶胞陣列的該第二側。此位元線放電電路電性連接至該複數條位元線的該第一端點及該第二端點，該位元線放電電路提供該複數條位元線中的位元線多條放電路徑。在一實施例中包含控制電路電性連接至該位元線放電電路以為該複數條位元線中的一位元線同時導通該些多條放電路徑。在一實施例中，該控制電路在程式化操作時為該位元線同時導通該些多條放電路徑。
在一實施例中，多條放電路徑包括一第一放電路徑及一第二放電路徑。
某些實施例中包含感測放大多工器電路。此感測放大器多工電路，包含複數個多工電晶體具有第一電流載送端點電性連接至該複數條位元線的該第二端點，及第二電流載送端點。以及此感測放大器多工電路也包含一組輸出電晶體電性連接至該複數個多工電晶體的該第二電流載送端點。
不同的實施例中結合不同的放電路徑。
此第一放電路徑通過電性連接至該複數條位元線的該第一端點之該位元線放電電路的複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及在不同的實施例中，此第二放電路徑是：通過至少與該複數條位元線的該第二端點電性連接的感測放大器多工電路，通過電性連接至該複數條位元線的該第二端點之位元線放電電路中的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑。在不同的範例中，該第二放電路徑通過感測放大器多工電路(如通過感測放大器多工電路的多工器電晶體及該組輸出電晶體)。在不同的範例中，該第二放電路徑跳過感測放大器多工電路(如跳過感測放大器多工電路的多工器電晶體及該組輸出電晶體，或是僅跳過感測放大器多工電路的該組輸出電晶體)。
本發明之另一目的為提供一種方法，包含：經由開啟多條放電電晶體以同時開啟多條放電路徑。經由多條放電路徑同時電性放電一位元線，其中該位元線是存取該非揮發記憶胞陣列的複數條位元線之一。
本發明之又一目的為提供一種製造一記憶積體電路的方法。提供該記憶積體電路的一非揮發記憶胞陣列具有一第一側及一第二側。提供該記憶積體電路的複數條位元線存取該非揮發記憶胞陣列，該複數條位元線具有一第一端點於該非揮發記憶胞陣列的該第一側；一第二端點於該非揮發記憶胞陣列的該第二側；提供位元線放電電路電性連接至該複數條位元線的該第一端點及該第二端點，該位元線放電電路提供該複數條位元線中的位元線多條放電路徑。在一實施例中，提供控制電路電性連接至該位元線放電電路以為該複數條位元線中的一位元線同時導通該些多條放電路徑。
第1圖顯示一改良非揮發記憶陣列的方塊示意圖，其具有位元線的多條放電路徑。
非揮發記憶陣列120的位元線具有一放電路徑110通過此陣列的一側。此外，此非揮發記憶陣列120的位元線具有一第二放電路徑130在與感測放大器140相關的多工器電路130邊緣。
第2圖和第3圖所示的實施例會在以下描述，藉由將此感測放大器多工器電路額外作為第二位元線放電路徑之用，而減少了積體電路的尺寸。
第2圖顯示一改良非揮發記憶陣列的簡要電路示意圖，其具有位元線的多條放電路徑，其電性耦接一第二放電路徑至感測放大器多工器電路的一輸出電晶體。
非揮發記憶陣列220的位元線具有一放電路徑210通過此陣列的一側。此放電路徑210的放電電晶體由分別的解碼信號YG[7:0](來自行解碼器)以分別開啟不同位元線的不同放電路徑。於一程式化操作時，對應特定放電電晶體的解碼信號開啟正確的放電路徑，特別是此被程式化記憶胞的源極端位元線。此外，此非揮發記憶陣列220的位元線具有一第二放電路徑234在與感測放大器及資料線驅動器240相關的多工器電路232邊緣。
分別的解碼汲極信號YD[7:0]及分別的解碼源極信號YS[7:0]開啟多工電晶體以將位元線分別電性連接至，由信號YD_D0所開啟的汲極輸出電晶體和由信號YS_S0所開啟的源極輸出電晶體，因此將多條位元線多工至感測放大器電路。因為每一記憶胞的兩側皆被讀取，位元線可以分別電性連接至一汲極端電壓或一源極端電壓。
此YGB信號開啟放電電晶體以在YG信號開啟第一放電路徑的同時導通第二放電路徑。此放電電晶體與源極輸出電晶體電性連接。其結果是，於一程式化操作時，會同時開啟自源極端位元線的多條放電路徑。這些多條放電路徑有效地降低了位元線源極端電阻值R_mbl至(1/4)R_mbl。為了簡化計算起見，通常大約一半具有(1/2)R_mbl電阻值的位元線在記憶胞的上方進行程式化而大約一半具有(1/2)R_mbl電阻值的位元線在記憶胞的下方進行程式化。因為這兩條路徑是同時開啟及放電，兩個並聯的(1/2)R_mbl電阻具有整體源極端電阻值為(1/4)R_mbl。
因為自此在記憶陣列之間變動的寄生電阻所導致的壓降大小減少，此降低的整體源極端電阻值會放寬此操作的感測區間。因為一程式化操作時的寄生電阻降低的效應，於一讀取操作時的第二位元效應亦會顯著地減少。
第3圖顯示一改良非揮發記憶陣列的簡要電路示意圖，其具有位元線的多條放電路徑，其電性耦接一第二放電路徑至感測放大器多工器電路的多工電晶體，而跳過感測放大器多工器電路的輸出電晶體。
非揮發記憶陣列320的位元線具有一放電路徑310通過此陣列的一側。此放電路徑310的放電電晶體由分別的解碼信號YG[7:0](來自行解碼器)以分別開啟不同位元線的不同放電路徑。於一程式化操作時，對應特定放電電晶體的解碼信號開啟正確的放電路徑，特別是此被程式化記憶胞的源極端位元線。此外，此非揮發記憶陣列320的位元線具有一第二放電路徑在與感測放大器及資料線驅動器340相關的多工器電路332邊緣。
分別的解碼汲極信號YD[7:0]及分別的解碼源極信號YS[7:0]開啟多工電晶體以將位元線分別電性連接至，由信號YD_D0所開啟的汲極輸出電晶體和由信號YS_S0所開啟的源極輸出電晶體，因此將多條位元線多工至感測放大器電路。
此YGB信號開啟放電電晶體以在YG信號開啟第一放電路徑的同時導通第二放電路徑334。此放電電晶體與多工電路的多工電晶體之輸出電性連接，而跳過多工電路的源極輸出電晶體。
第4圖顯示一改良非揮發記憶陣列的簡要電路示意圖，其具有位元線的多條放電路徑，其電性耦接個別的第二放電路徑至個別的主要位元線，而跳過感測放大器多工器電路的多工電晶體及輸出電晶體。
此實施例並不像之前所描述的第2圖和第3圖一般，並不會將此感測放大器多工器電路額外作為第二位元線放電路徑之用。然而，對一較大尺寸的積體電路而言，如此的面積消耗並不會有特別的影響。
非揮發記憶陣列420的位元線具有一放電路徑410通過此陣列的一側。此放電路徑410的放電電晶體由分別的解碼信號YG[7:0](來自行解碼器)以分別開啟不同位元線的不同放電路徑。於一程式化操作時，對應特定放電電晶體的解碼信號開啟正確的放電路徑，特別是此被程式化記憶胞的源極端位元線。此外，此非揮發記憶陣列420的位元線具有一第二放電路徑在與感測放大器及資料線驅動器440相關的多工器電路432邊緣。
分別的解碼汲極信號YD[7:0]及分別的解碼源極信號YS[7:0]開啟多工電晶體以將位元線分別電性連接至，由信號YD_D0所開啟的汲極輸出電晶體和由信號YS_S0所開啟的源極輸出電晶體，因此將多條位元線多工至感測放大器電路。
此放電信號YGB[7:0]開啟放電電晶體以在YG[7:0]信號開啟第一放電路徑的同時導通第二放電路徑434。此放電電晶體與主要位元線電性連接，而跳過感測放大器多工器電路的多工電晶體，同時也跳過感測放大器多工器電路的源極輸出電晶體。
第5圖為包含此處所描述的位元線之多條放電路徑之積體電路的簡化方塊圖。
一積體電路550包括此處所描述的使用具有位元線之多條放電路徑的記憶陣列500。多條放電路徑於程式化操作時經由放電電路540及行解碼器/放電電路503被提供。一字元線(或列)和區塊選擇解碼器501係耦接至，且與其電性通訊，複數條字元線502，並沿著記憶陣列500的列方向排列。一位元線(或行)解碼器和驅動器503係耦接至，且與其電性通訊，複數位元線504，其係沿著記憶胞陣列500的行方向排列以自讀取資料，或是寫入資料至，記憶胞陣列500的記憶胞中。位址係透過匯流排505提供至字元線和區塊選擇解碼器501及位元線解碼器503。方塊506中的感測放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排507耦接至位元線解碼器503。資料係由積體電路550上的輸入/輸出埠透過資料輸入線511傳送至方塊506之資料輸入結構。資料係由方塊506中的感測放大器，透過資料輸出線515，傳送至積體電路550上的輸入/輸出埠或其他積體電路550內或外之資料目的地。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
110．．．放電路徑
120．．．陣列
130．．．Y多工器與第二放電路徑
140．．．感測放大器
210、310、410．．．放電路徑
220、320、420．．．陣列
232、332、432．．．Y多工器
234、334、434．．．放電路徑
240、340、440．．．感測放大器及資料線驅動器
550．．．積體電路
540．．．放電電路
500．．．非揮發記憶胞陣列
501．．．列解碼器
502．．．字元線
503．．．行解碼器/放電電路
504．．．位元線
505、507．．．匯流排
506．．．感測放大器與資料輸入結構
511．．．資料輸入線
515．．．資料輸出線
509．．．程式化、抹除和讀取偏壓調整狀態機構(同時開啟多條放電路徑)
508．．．偏壓調整供應電壓
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：
第1圖顯示一改良非揮發記憶陣列的方塊示意圖，其具有位元線的多條放電路徑。
第2圖顯示一改良非揮發記憶陣列的簡要電路示意圖，其具有位元線的多條放電路徑，其電性耦接一第二放電路徑至感測放大器多工器電路的一輸出電晶體。
第3圖顯示一改良非揮發記憶陣列的簡要電路示意圖，其具有位元線的多條放電路徑，其電性耦接一第二放電路徑至感測放大器多工器電路的多工電晶體，而跳過感測放大器多工器電路的輸出電晶體。
第4圖顯示一改良非揮發記憶陣列的簡要電路示意圖，其具有位元線的多條放電路徑，其電性耦接個別的第二放電路徑至個別的主要位元線，而跳過感測放大器多工器電路的多工電晶體及輸出電晶體。
第5圖為包含此處所描述的位元線之多條放電路徑之積體電路的簡化方塊圖。
210．．．放電路徑
220．．．陣列
232．．．Y多工器
234．．．放電路徑
240．．．感測放大器及資料線驅動器

Claims (21)

  1. 一種具有記憶體程式化放電電路之積體電路裝置，包括：一記憶體積體電路，包括：一非揮發記憶胞陣列具有一第一側及一第二側；複數條位元線存取該非揮發記憶胞陣列，該複數條位元線具有：一第一端點於該非揮發記憶胞陣列的該第一側；一第二端點於該非揮發記憶胞陣列的該第二側；以及一位元線放電電路，其電性連接至該複數條位元線的該第一端點及該第二端點，該位元線放電電路提供該複數條位元線中的位元線多條放電路徑；其中，不同信號係用以控制該位元線放電電路之第一端及該位元線放電電路之第二端。
  2. 如申請專利範圍第1項所述之裝置，更包含：控制電路，電性連接至該位元線放電電路，以在同一時間為該複數條位元線中的一位元線導通該些多條放電路徑。
  3. 如申請專利範圍第2項所述之裝置，其中該控制電路係在程式化操作時，為該位元線同時導通該些多條放電路徑。
  4. 如申請專利範圍第1項所述之裝置，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中 的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過電性連接至該複數條位元線的該第二端點之位元線放電電路中的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑。
  5. 如申請專利範圍第1項所述之裝置，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過電性連接至該複數條位元線的該第二端點之位元線放電電路中的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑，如此該第二放電路徑跳過感測放大器多工電路。
  6. 如申請專利範圍第1項所述之裝置，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，至少通過與該複數條位元線的該第二端點電性連接的感測放大器多工電路。
  7. 如申請專利範圍第1項所述之裝置，更包含：感測放大器多工電路，包含：複數個多工電晶體，具有第一電流載送端點電性連接至該複數條位元線的該第二端點，及第二電流載送端點；以及一組輸出電晶體，電性連接至該複數個多工電晶體的該第二電流載送端點，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過該感測放大器多工電路的至少一部分。
  8. 如申請專利範圍第1項所述之裝置，更包含：感測放大器多工電路，包含：複數個多工電晶體，具有第一電流載送端點電性連接至該複數條位元線的該第二端點，及第二電流載送端點；以及一組輸出電晶體電性連接至該複數個多工電晶體的該第二電流載送端點，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放 電電晶體之該第一放電路徑，以及一第二放電路徑，跳過該感測放大器多工電路的該複數個多工電晶體及該組輸出電晶體。
  9. 如申請專利範圍第1項所述之裝置，更包含：感測放大器多工電路，包含：複數個多工電晶體，具有第一電流載送端點電性連接至該複數條位元線的該第二端點，及第二電流載送端點；以及一組輸出電晶體，電性連接至該複數個多工電晶體的該第二電流載送端點，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，跳過該感測放大器多工電路的該複數個多工電晶體及該組輸出電晶體，該第二放電路徑通過電性連接至該複數條位元線的該第二端點之該位元線放電電路的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑。
  10. 如申請專利範圍第1項所述之裝置，更包含：感測放大器多工電路，包含：複數個多工電晶體，具有第一電流載送端點電性連接至該複數條位元線的該第二端點，及第二電流載送端點；以及 一組輸出電晶體，電性連接至該複數個多工電晶體的該第二電流載送端點，其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過該感測放大器多工電路的該複數個多工電晶體及該組輸出電晶體。
  11. 如申請專利範圍第1項所述之裝置，更包含：感測放大器多工電路，包含：複數個多工電晶體，具有第一電流載送端點電性連接至該複數條位元線的該第二端點，及第二電流載送端點；以及一組輸出電晶體，電性連接至該複數個多工電晶體的該第二電流載送端點；其中該些多條放電路徑包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過該感測放大器多工電路的該複數個多工電晶體，但是跳過該感測放大器多工電路的該組輸出電晶體。
  12. 一種積體電路之記憶體程式化放電的方法，包括：經由開啟多個放電電晶體以同時開啟多條放電路徑；經由該多條放電路徑同時電性放電一位元線，其中該位元線是存取一非揮發記憶胞陣列的複數條位元線之一；以及利用不同信號，以控制該些多個放電電晶體分別開啟不同之該些多條放電路徑。
  13. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過感測放大器多工電路的至少一部分。
  14. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過電性連接至該複數條位元線的該第二端點之位元線放電電路中的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑。
  15. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過電性連接至該複數條位元線的該第二端點之位元線放電電路中的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑，如此該第二放電路徑跳過感測放大器多工電路。
  16. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過至少與該複數條位元線的該第二端點電性連接的感測放大器多工電路。
  17. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及 一第二放電路徑，跳過感測放大器多工電路的複數個多工電晶體及一組輸出電晶體。
  18. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，跳過感測放大器多工電路的複數個多工電晶體及一組輸出電晶體，該第二放電路徑通過電性連接至該複數條位元線的該第二端點之位元線放電電路中的第二複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第二複數個放電電晶體中的不同放電電晶體之該第二放電路徑。
  19. 如申請專利範圍第12項所述之方法，其中該些多條放電路徑及多個放電電晶體包含：一第一放電路徑，通過電性連接至該複數條位元線的該第一端點之該位元線放電電路中的第一複數個放電電晶體，使得該複數條位元線中的不同位元線，具有通過該第一複數個放電電晶體中的不同放電電晶體之該第一放電路徑，以及一第二放電路徑，通過感測放大器多工電路的複數個多工電晶體及一組輸出電晶體。
  20. 如申請專利範圍第12項所述之方法，其中在程式化操作時，經由該些多條放電路徑同時電性放電該位元 線。
  21. 一種製造一具有記憶程式化放電電路之積體電路的方法，包括：提供該記憶積體電路的一非揮發記憶胞陣列具有一第一側及一第二側；提供該記憶積體電路的複數條位元線存取該非揮發記憶胞陣列，該複數條位元線具有：一第一端點於該非揮發記憶胞陣列的該第一側；一第二端點於該非揮發記憶胞陣列的該第二側；提供位元線放電電路，電性連接至該複數條位元線的該第一端點及該第二端點，該位元線放電電路提供該複數條位元線中的位元線多條放電路徑；其中，不同信號係用以控制該位元線放電電路之第一端及該位元線放電電路之第二端；以及提供控制電路，電性連接至該位元線放電電路以為該複數條位元線中的一位元線同時導通該些多條放電路徑。
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