TWI451437B - 減少反及閘非揮發記憶體中讀取干擾的方法與裝置 - Google Patents

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TWI451437B
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Shuo Nan Hung
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減少反及閘非揮發記憶體中讀取干擾的方法與裝置
本發明係關於快閃記憶體技術，特別是關於在反及閘組態中解決讀取干擾的方案。
讀取干擾是例如浮動閘極和電荷捕捉記憶胞等非揮發記憶胞操作中的一個嚴重問題。讀取干擾會在非揮發記憶胞進行讀取操作時發生；雖然是施加讀取偏壓而不是程式化偏壓，某種程度的程式化仍會在施加一讀取偏壓時發生。在經過許多次讀取操作之後，讀取干擾會提升此受影響的非揮發記憶胞之臨界電壓。
讀取干擾會因為讀取偏壓配置Vpass足夠高可以導致程式化而發生於反及閘串列中。在一串聯安排的非揮發記憶胞之反及閘串列中，讀取電壓Vread被施加至此反及閘串列中所選取記憶胞的字元線上，及一導通電壓Vpass被施加至此反及閘串列中未選取記憶胞的字元線上。
第1圖為臨界電壓分佈的圖式，顯示高臨界電壓(HVt)和低臨界電壓(LVt)的分佈、字元線讀取電壓區間及字元線導通電壓區間。Vpass足夠高可以開啟此反及閘串列中未選取記憶胞之下的通道而不管儲存於此未選取記憶胞中之資料值。特別是，Vpass足以開啟儲存與最高臨界電壓分佈相關的資料值的一記憶胞之下的通道。Vread足以開啟此反及閘串列中一具有與一低於Vread的臨界電壓分佈相關資料值的選取記憶胞之下的通道，且足夠低而可以關閉此反及閘串列中一具有與一高於Vread的臨界電壓分佈相關料值的選取記憶胞之下的通道。
本發明關於許多藉由降低Vpass電壓來解決讀取干擾的方案。一般而言，此Vpass電壓超過最高臨界電壓分佈，所以無論儲存於此未選取記憶胞中之資料值為何，在一反及閘串列未選取記憶胞之下的通道總是開啟。然而，在不同的實施例中降低Vpass電壓至最高臨界電壓分佈以下。在不同的實施例中藉由每一反及閘串列儲存單一選取資料位元來達成此目標。在此反及閘串列中的其他未選取記憶胞並沒有儲存使用者選取資料，自一較低臨界電壓分佈儲存一臨界電壓，使得降低的Vpass開啟一反及閘串列未選取記憶胞。
本發明之第一方式具有降低的Vpass電壓。本發明之第二方式同時具有降低及未降低的Vpass電壓，係根據指令來決定。本發明之第三方式同時具有降低及未降低的Vpass電壓，係根據指令暫存器來決定。不同的方案會於底下描述。
本發明之第一方式為提供一種記憶體，具有記憶胞、字元線及控制電路。
此複數個記憶胞串聯安排於一半導體主體中，該串聯之記憶胞具有一第一端及一第二端，該複數個記憶胞中的記憶胞具有一臨界電壓於與一第一資料值相關的一第一臨界電壓分佈及與一第二資料值相關的一第二臨界電壓分佈兩者之一，該第一臨界電壓分佈具有一第一最小值及一第一最大值，且該第二臨界電壓分佈具有一第二最小值及一第二最大值，該第一臨界電壓分佈是較該第二臨界電壓分佈為低的臨界電壓分佈。
該複數條字元線中的字元線與該複數個記憶胞中對應的記憶胞耦接。
該控制電路與該複數條字元線耦接。該控制電路施加一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該讀取偏壓配置施加至該複數條字元線的字元線僅施加大於該第一臨界電壓分佈的該第一最大值且小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
在一實施例中，該讀取偏壓配置藉由該控制電路施加至該複數條字元線的字元線僅施加小於該第二臨界電壓分佈的該第二最小值之字元線電壓。
在一實施例中，該控制電路在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
在一實施例中，該些記憶胞包含一已程式化記憶胞，其具有該第二臨界電壓分佈。
其他的實施例用不同方式在每一反及閘串列儲存單一選取資料位元。
在一實施例中，該複數個記憶胞包括：
(i)該複數個記憶胞中的至少一選取記憶胞。該控制電路在所有該至少一選取記憶胞中儲存一相同的選取資料值。
(ii)與該至少一選取記憶胞不同的其他記憶胞，其中該其他記憶胞儲存該第一資料值。且與該第一資料值相關的該第一臨界電壓分佈相較於與該第二資料值相關的該第二臨界電壓分佈是一較小的電壓分佈。
響應該控制電路施加至該複數條字元線的該讀取偏壓配置，自該複數個記憶胞中讀取該相同的選取資料值。
在一實施例中，上述儲存係響應一程式化指令而由該控制電路執行。
本發明之第二方式為提供一種記憶體，具有記憶胞、字元線及控制電路。
該控制電路具有複數組指令，包括一第一組指令及一第二組指令。
此第一組指令包括一第一讀取指令，其施加一第一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第一讀取偏壓配置施加至該複數條字元線的字元線係施加(i)大於該第一臨界電壓分佈的該第一最大值且小於該第二臨界電壓分佈的該第二最小值之字元線電壓(ii)大於該第二臨界電壓分佈的該第二最大值之字元線電壓。
此第二組指令包括一第二讀取指令，其施加一第二讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第二讀取偏壓配置施加至該複數條字元線的字元線僅施加大於該第一臨界電壓分佈的該第一最大值且小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
在一實施例中，該第一組指令與該複數個記憶胞中具有與不同資料值對應之至少四個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應、該第二臨界電壓分佈與該第二資料值對應、一第三臨界電壓分佈與一第三資料值對應，及一第四臨界電壓分佈與一第四資料值對應。
該第二組指令與該複數個記憶胞中具有與不同資料值對應之僅有兩個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應及該第二臨界電壓分佈與該第二資料值對應。
在另一實施例中，不同組指令中包括一讀取指令及一程式化指令。
在一實施例中，與該第二組指令對應，該控制電路在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
在一實施例中，該第二組指令包括一程式化指令，其在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
其他的實施例用不同方式在每一反及閘串列儲存單一選取資料位元。
在一實施例中，與該第二組指令對應，該複數個記憶胞包括：
(i)該複數個記憶胞中的至少一選取記憶胞，其中該控制電路在所有該至少一選取記憶胞中儲存一相同的選取資料值。
(ii)與該至少一選取記憶胞不同的其他記憶胞，其中該其他記憶胞儲存該第一資料值，且與該第一資料值相關的該第一臨界電壓分佈相較於與該第二資料值相關的該第二臨界電壓分佈是一較小的電壓分佈。
響應該控制電路施加至該複數條字元線的該讀取偏壓配置，自該複數個記憶胞中讀取該相同的選取資料值。
在一實施例中，上述儲存係響應一程式化指令而由該控制電路執行。
在一實施例中，該第一組指令對應於與該第二資料值相關的該第二臨界電壓分佈的一第一版本，該第二臨界電壓分佈的該第一版本具有一第一版本分佈最小值。
該第二組指令對應於與該第二資料值相關的該第二臨界電壓分佈的一第二版本，該第二臨界電壓分佈的該第二版本具有一第二版本分佈最小值。
該第一版本分佈最小值係小於該第二版本分佈最小值。
本發明之第三方式為提供一種記憶體，具有記憶胞、字元線、指令暫存器及控制電路。
該指令暫存器儲存一第一值與一第二值之一。
該控制電路響應該指令暫存器中所儲存的值。
響應該指令暫存器中所儲存的該第一值，該讀取指令施加一第一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第一讀取偏壓配置施加至該複數條字元線的字元線係施加(i)大於該第一臨界電壓分佈的該第一最大值且小於該第二臨界電壓分佈的該第二最小值之字元線電壓(ii)大於該第二臨界電壓分佈的該第二最大值之字元線電壓。
響應該指令暫存器中所儲存的該第二值，該讀取指令施加一第二讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第二讀取偏壓配置施加至該複數條字元線的字元線僅施加大於該第一臨界電壓分佈的該第一最大值且小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
在一實施例中，該指令暫存器中所儲存的該第一值，與該複數個記憶胞中具有與不同資料值對應之至少四個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應、該第二臨界電壓分佈與該第二資料值對應、一第三臨界電壓分佈與一第三資料值對應，及一第四臨界電壓分佈與一第四資料值對應。
該指令暫存器中所儲存的該第二值，與該複數個記憶胞中具有與不同資料值對應之僅有兩個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應及該第二臨界電壓分佈與該第二資料值對應。
在一實施例中，與該指令暫存器中所儲存的該第二值對應，該控制電路在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
在一實施例中，與該指令暫存器中所儲存的該第二值對應，該控制電路包括一程式化指令在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
其他的實施例用不同方式在每一反及閘串列儲存單一選取資料位元。
在一實施例中，與該指令暫存器中所儲存的該第二值對應，該複數個記憶胞包括：
(i)　該複數個記憶胞中的至少一選取記憶胞，其中響應一程式化指令，該控制電路在所有該至少一選取記憶胞中儲存一相同的選取資料值。
(ii)　與該至少一選取記憶胞不同的其他記憶胞，其中該其他記憶胞儲存該第一資料值，且與該第一資料值相關的該第一臨界電壓分佈相較於與該第二資料值相關的該第二臨界電壓分佈是一較小的電壓分佈。
響應該控制電路施加至該複數條字元線的該讀取偏壓配置，自該複數個記憶胞中讀取該相同的選取資料值。
在一實施例中，上述儲存係響應一程式化指令而由該控制電路執行。
在一實施例中，該指令暫存器儲存該第一值對應於與該第二資料值相關的該第二臨界電壓分佈的一第一版本，該第二臨界電壓分佈的該第一版本具有一第一版本分佈最小值。
該指令暫存器儲存該第二值對應於與該第二資料值相關的該第二臨界電壓分佈的一第二版本，該第二臨界電壓分佈的該第二版本具有一第二版本分佈最小值。
該第一版本分佈最小值係小於該第二版本分佈最小值。
本發明之另一目的為提供一種使用記憶體的方法，該記憶體包含複數個記憶胞串聯安排於一半導體主體中，該串聯之記憶胞具有一第一端及一第二端，該複數個記憶胞中的記憶胞具有一臨界電壓於與一第一資料值相關的一第一臨界電壓分佈及與一第二資料值相關的一第二臨界電壓分佈兩者之一，該第一臨界電壓分佈是較該第二臨界電壓分佈為低的臨界電壓分佈該第一臨界電壓分佈具有一第一最小值及一第一最大值，且該第二臨界電壓分佈具有一第二最小值及一第二最大值。該方法包含：施加一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該讀取偏壓配置施加至該複數條字元線的字元線僅施加小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
第2圖是一臨界電壓分佈的圖示，其顯示高臨界電壓(HVt)、低臨界電壓(LVt)分佈、字元線讀取電壓區間及改善的字元線導通電壓區間。
Vpass區間不再是足以開啟此反及閘串列中未選取記憶胞之下的通道而不管儲存於此未選取記憶胞中之資料值，因為此Vpass區間並沒有延伸通過最高臨界電壓分佈的最大值。然而，Vpass保證足以開啟儲存與最低臨界電壓(LVt)分佈相關的資料值的一記憶胞之下的通道。Vread足以開啟此反及閘串列中一選取記憶胞之下的通道，其具有與一低於Vread(例如LVt)的臨界電壓分佈相關的資料值，且足夠低而可以關閉此反及閘串列中一選取記憶胞之下的通道，其具有與一高於Vread(例如HVt)的臨界電壓分佈相關的資料值。
因為Vpass被降低而解決了讀取干擾問題。假如此反及閘串列中儲存多重位元，則此降低的Vpass電壓可能會產生問題，因為此反及閘串列中未選取記憶胞之下的通道或許並未開啟。
然而，在每一反及閘串列儲存單一資料位元實施例中，此反及閘串列中其他未選取記憶胞並沒有儲存使用者選取資料，而自一低臨界電壓分佈儲存一臨界電壓，所以此降低的Vpass電壓開啟此反及閘串列中的未選取記憶胞。
第3圖是一非揮發記憶胞中反及閘串列的示意圖，其係在施加改良的字元線導通電壓。
此反及閘串列介於位元線BL與源極線SRC之間，其具有一系列的非揮發記憶胞於通過電晶體之間。一擴散區域介於鄰接的電晶體/記憶胞結構之間。替代地，可以移除此擴散區域，而用藉由施加合適電壓的一額外閘極結構所具有一反轉區域來取代。
施加至選取記憶胞之字元線的Vread係作為讀取之用。而Vpass係施加於記憶胞中未選擇讀取之其他字元線上。一般而言，Vpass足以開啟之下的通道而不管特定資料值及其儲存相關的臨界電壓分佈，且Vpass因此而設定在足夠高的電壓可以開啟與儲存高臨界電壓分佈相關資料值之下的通道。然而，因為實施例中係在每一反及閘串列儲存單一資料位元，未選取記憶胞的Vpass並不需要如此的高。VSLG 施加至端點選擇閘極SLG1和SLG2。
第4圖為是一非揮發記憶胞中反及閘串列的示意圖，其係在每一反及閘串列儲存單一資料位元。
在所示的資料串列中，所有的臨界電壓分佈不是高臨界電壓(HVt)就是低臨界電壓(LVt)分佈。在兩種情況下，使用降低的Vpass電壓。在使用Vpass電壓於一儲存高臨界電壓(HVt)之記憶串列的情況下，Vpass電壓或許不足以開啟底下的通道。然而，這並不是一個問題，因為底下的通道之記憶胞具有一閘極其所接收的Vread電壓本來也就無法開啟。
在一實施例中，所示之資料儲存圖案係執行專用程式化及讀取指令。
在另一實施例中，所示之資料儲存圖案係執行多重正常程式化及讀取指令。
第5圖為是一非揮發記憶胞中反及閘串列的示意圖，其係在每一反及閘串列儲存單一資料位元。
在所示的資料串列中，所有的臨界電壓分佈並不是高臨界電壓(HVt)或是低臨界電壓(LVt)分佈，而是預設的分布是低臨界電壓(LVt)分佈，且一個或多個記憶胞的某些子集儲存高臨界電壓(HVt)或是低臨界電壓(LVt)分佈。這些子集儲存相同的資料位元。在此子集的記憶胞可以是位於反及閘串列的兩端之任一端、中間部分、為相鄰記憶胞或是非相鄰記憶胞。
在所示的範例中，記憶串列的位元線BLle具有多重記憶胞在至少WL0和WL29之下具有高臨界電壓(HVt)。Vread電壓至少施加至WL0或WL29以讀取記憶串列的位元線BLle中所儲存的資料位元。
在使用Vpass電壓於此記憶串列的子集中具有儲存高臨界電壓(HVt)記憶胞的情況下，Vpass電壓或許不足以開啟底下的通道。然而，這並不是一個問題，因為底下的通道之記憶胞具有一閘極其所接收的Vread電壓本來也就無法開啟。
在一實施例中，所示之資料儲存圖案係執行專用程式化及讀取指令。
在另一實施例中，所示之資料儲存圖案係執行多重正常程式化及讀取指令。
第6圖顯示對一具有典型字元線導通電壓及改良字元線導通電壓的不同指令之流程圖。
在步驟12，是開啟電源。在步驟14接收一具有指令碼之指令，其具有一典型的Vpass電壓是大於最高臨界電壓分布的最大值，通常是跟隨著記憶胞的位址一起被接收。在步驟16對此指令進行處理。此指令可以是讀取或程式化指令。
在步驟18接收一具有指令碼之指令，其具有一降低的Vpass電壓是小於最高臨界電壓分布的最大值，通常也是跟隨著記憶胞的位址一起被接收。在步驟20對此指令進行處理。此指令可以是讀取或程式化指令。
第7圖顯示對一具有典型字元線導通電壓及改良字元線導通電壓的不同指令暫存器值之流程圖。
在步驟42，發生待命模式。在步驟43，假如未接收到一個修改指令暫存器內容的指令碼，此流程繼續至步驟44。否則，此流程繼續至步驟52。
在步驟44，輸入預設指令暫存器內容以指示控制電路是在一個使用一典型Vpass電壓是大於最高臨界電壓分布的最大值之模式下，且通常是跟隨著記憶胞的位址一起被接收。在步驟46接收一具有指令碼之指令，其具有一典型的Vpass電壓是大於最高臨界電壓分布的最大值，通常是跟隨著記憶胞的位址一起被接收。在步驟48，對此指令進行處理。此指令可以是讀取或程式化指令。
在步驟50，假如沒有接收到一個修改指令暫存器內容的指令碼，此流程回到步驟46。否則，此流程繼續至步驟52。
在步驟52，輸入非預設指令暫存器內容以指示控制電路示在一個使用一降低的Vpass電壓是小於最高臨界電壓分布的最大值之模式下，且通常是跟隨著記憶胞的位址一起被接收。在步驟54接收一具有指令碼之指令，其具有降低的Vpass電壓是小於最高臨界電壓分布的最大值，通常是跟隨著記憶胞的位址一起被接收。在步驟56，對此指令進行處理。此指令可以是讀取或程式化指令。
在步驟58，假如沒有接收到一個修改指令暫存器內容的指令碼，此流程回到步驟54。否則，此流程繼續至步驟44。
第8圖顯示臨界電壓分佈的示意圖，顯示調整的高臨界電壓(HVt)分佈、及低臨界電壓(LVt)分佈、字元線讀取電壓區間和改良的字元線導通電壓區間。
因為實施例中所使用降低的Vpass電壓會小於最高臨界電壓分布的最大值，一個增加的高臨界電壓(HVt)分佈並不會產生任何讀取干擾問題。雖然高臨界電壓(HVt)分佈的向上偏移，此Vpass電壓也不會增加，因此保持了增加高臨界電壓(HVt)分佈的優點而不會具有更差讀取干擾的缺點。
在具有不同的讀取和程式化模式之實施例中，其選擇性地使用正常的Vpass電壓或是降低的Vpass電壓，此上移之高臨界電壓(HVt)分佈是用於降低Vpass電壓的反及閘串列，而正常之高臨界電壓(HVt)分佈是用於正常Vpass電壓的反及閘串列。
第9圖顯示臨界電壓分佈的示意圖，顯示調整數目的分佈，其係根據指令或是指令暫存器值而決定。
在具有不同的讀取和程式化模式之實施例中，其選擇性地使用正常的Vpass電壓或是降低的Vpass電壓，此兩階級的分佈是用於降低Vpass電壓的反及閘串列，而多階記憶胞(MLC)分佈是用於正常Vpass電壓的反及閘串列。
第10圖顯示臨界電壓分佈的示意圖，顯示調整數目的分佈，其係根據指令或是指令暫存器值，以及調整的高臨界電壓(HVt)分佈而決定。
在具有不同的讀取和程式化模式之實施例中，其選擇性地使用正常的Vpass電壓或是降低的Vpass電壓，此兩階級的分佈是用於降低Vpass電壓的反及閘串列，而多階記憶胞(MLC)分佈是用於正常Vpass電壓的反及閘串列。此兩階級的分佈使用一上移之高臨界電壓(HVt)分佈如同第8圖中所示。
第11圖係可應用本發明所描述改良之積體電路的方塊示意圖。
第11圖是包含一記憶體陣列1100的積體電路1150之簡要方塊示意圖。一字元線(或列)及區塊選取解碼器1101係耦接至，且與其有著電性溝通，複數條字元線1102及字串選擇線，其間係沿著記憶體陣列1100的列方向排列。一位元線(行)解碼器及驅動器1103係耦接至複數條沿著記憶體陣列1100之行排列的位元線1104，且與其有著電性溝通，以自記憶胞陣列1100的記憶胞中讀取資料，或是寫入資料至其中。位址係透過匯流排1105提供至字元線解碼器及驅動器1101及位元線解碼器1103。方塊1106中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排11011耦接至位元線解碼器1103。資料係由積體電路1150上的輸入/輸出埠透過資料輸入線1111傳送至方塊1106之資料輸入結構。資料係由方塊1106中的感應放大器，透過資料輸出線1115，傳送至積體電路1150上的輸入/輸出埠或其他積體電路1150內或外之資料目的地。應用此改良之Vpass電壓和臨界電壓分佈及多模操作(具有降低Vpass和未降低Vpass)的程式化、抹除及讀取偏壓調整狀態機構電路1109，及控制偏壓調整供應電壓1108。替代地實施例中也包括其他的指令碼或是指令暫存器。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
1150．．．積體電路
1100．．．非揮發記憶胞陣列
1101．．．列解碼器
1102．．．字元線
1103．．．行解碼器
1104．．．位元線
1105、1107．．．匯流排
1106．．．感測放大器/資料輸入結構
1109．．．具有改良Vpass/Vth分佈之程式化、抹除及讀取之偏壓配置狀態機構
1108．．．偏壓調整供應電壓
1111．．．資料輸入線
1115．．．資料輸出線
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：
第1圖為臨界電壓分佈的圖式，顯示高臨界電壓(HVt)和低臨界電壓(LVt)的分佈、字元線讀取電壓區間及字元線導通電壓區間。
第2圖是一臨界電壓分佈的圖示，其顯示高臨界電壓(HVt)、低臨界電壓(LVt)分佈、字元線讀取電壓區間及改善的字元線導通電壓區間。
第3圖是一非揮發記憶胞中反及閘串列的示意圖，其係在施加改良的字元線導通電壓。
第4圖為是一非揮發記憶胞中反及閘串列的示意圖，其係在每一反及閘串列儲存單一資料位元。
第5圖為是一非揮發記憶胞中反及閘串列的示意圖，其係在每一反及閘串列儲存單一資料位元。
第6圖顯示對一具有典型字元線導通電壓典型字元線導通電壓及改良字元線導通電壓的不同指令之流程圖。
第7圖顯示對一具有典型字元線導通電壓及改良字元線導通電壓的不同指令暫存器值之流程圖。
第8圖顯示臨界電壓分佈的示意圖，顯示調整的高臨界電壓(HVt)分佈、及低臨界電壓(LVt)分佈、字元線讀取電壓區間和改良的字元線導通電壓區間。
第9圖顯示臨界電壓分佈的示意圖，顯示調整數目的分佈，其係根據指令或是指令暫存器值而決定。
第10圖顯示臨界電壓分佈的示意圖，顯示調整數目的分佈，其係根據指令或是指令暫存器值，以及調整的高臨界電壓(HVt)分佈而決定。
第11圖係可應用本發明所描述改良之積體電路的方塊示意圖。
為一流程圖。

Claims (20)

  1. 一種記憶體，包含：複數個記憶胞串聯安排於一半導體主體中，該串聯之記憶胞具有一第一端及一第二端，該複數個記憶胞中的記憶胞具有一臨界電壓於與一第一資料值相關的一第一臨界電壓分佈及與一第二資料值相關的一第二臨界電壓分佈兩者之一，該第一臨界電壓分佈具有一第一最小值及一第一最大值，且該第二臨界電壓分佈具有一第二最小值及一第二最大值，該第一臨界電壓分佈是較該第二臨界電壓分佈為低的臨界電壓分佈；複數條字元線，該複數條字元線中的字元線與該複數個記憶胞中對應的記憶胞耦接；控制電路，與該複數條字元線耦接，其中該控制電路施加一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該讀取偏壓配置施加至該複數條字元線的字元線僅施加小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
  2. 如申請專利範圍第1項所述之記憶體，其中該讀取偏壓配置藉由該控制電路施加至該複數條字元線的字元線僅施加大於該第一臨界電壓分佈的該第一最大值之字元線電壓。
  3. 如申請專利範圍第1項所述之記憶體，其中該控制電路在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
  4. 如申請專利範圍第1項所述之記憶體，其中該控制電路包括一程式化指令，其在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
  5. 如申請專利範圍第1項所述記憶體，其中：該複數個記憶胞包括：該複數個記憶胞中的至少一選取記憶胞，其中響應一程式化指令，該控制電路在所有該至少一選取記憶胞中儲存一相同的選取資料值；以及與該至少一選取記憶胞不同的其他記憶胞，其中該其他記憶胞儲存該第一資料值，且與該第一資料值相關的該第一臨界電壓分佈相較於與該第二資料值相關的該第二臨界電壓分佈是一較小的電壓分佈；如此響應該控制電路施加至該複數條字元線的該讀取偏壓配置，自該複數個記憶胞中讀取該相同的選取資料值。
  6. 如申請專利範圍第1項所述記憶體，其中：該複數個記憶胞包括：一個具有該第二臨界電壓分佈的已程式化記憶胞。
  7. 如申請專利範圍第1項所述記憶體，其中該控制電路具有複數組指令，包含：一第一組指令包括一第一讀取指令，其施加一第一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第一讀取偏壓配置施加至該複數條字元線的字元線係施加(i)小於該第二臨界電壓分佈的該第二最小值之字元線電壓(ii)大於該第二臨界電壓分佈的該第二最大值之字元線電壓；以及一第二組指令包括一第二讀取指令，其施加一第二讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第二讀取偏壓配置施加至該複數條字元線的字元線僅施加小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
  8. 如申請專利範圍第7項所述記憶體，其中該第一組指令與該複數個記憶胞中具有與不同資料值對應之至少四個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應、該第二臨界電壓分佈與該第二資料值對應、一第三臨界電壓分佈與一第三資料值對應，及一第四臨界電壓分佈與一第四資料值對應，以及其中該第二組指令與該複數個記憶胞中具有與不同資料值對應之僅有兩個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應及該第二臨界電壓分佈與該第二資料值對應。
  9. 如申請專利範圍第7項所述記憶體，其中該第一組指令包括一第一讀取指令及一第一程式化指令，且該第一組指令與該複數個記憶胞中具有與不同資料值對應之至少四個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應、該第二臨界電壓分佈與該第二資料值對應、一第三臨界電壓分佈與一第三資料值對應，及一第四臨界電壓分佈與一第四資料值對應，以及其中該第二組指令包括一第二讀取指令及一第二程式化指令，且該第二組指令與該複數個記憶胞中具有與不同資料值對應之僅有兩個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應及該第二臨界電壓分佈與該第二資料值對應。
  10. 如申請專利範圍第7項所述之記憶體，其中，與該第二組指令對應，該控制電路在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
  11. 如申請專利範圍第7項所述之記憶體，其中該第二組指令包括一程式化指令，其在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
  12. 如申請專利範圍第7項所述記憶體，其中，與該第二組指令對應，該複數個記憶胞包括：該複數個記憶胞中的至少一選取記憶胞，其中該控制電路在所有該至少一選取記憶胞中儲存一相同的選取資料值；以及與該至少一選取記憶胞不同的其他記憶胞，其中該其他記憶胞儲存該第一資料值，且與該第一資料值相關的該第一臨界電壓分佈相較於與該第二資料值相關的該第二臨界電壓分佈是一較小的電壓分佈；如此響應該控制電路施加至該複數條字元線的該讀取偏壓配置，自該複數個記憶胞中讀取該相同的選取資料值。
  13. 如申請專利範圍第7項所述記憶體，其中：該第一組指令對應於與該第二資料值相關的該第二臨界電壓分佈的一第一版本，該第二臨界電壓分佈的該第一版本具有一第一版本分佈最小值；以及該第二組指令對應於與該第二資料值相關的該第二臨界電壓分佈的一第二版本，該第二臨界電壓分佈的該第二版本具有一第二版本分佈最小值，其中該第一版本分佈最小值係小於該第二版本分佈最小值。
  14. 如申請專利範圍第1項所述記憶體，包含：一指令暫存器，儲存一第一值與一第二值之一；其中該控制電路響應該指令暫存器中所儲存的該第一值，該讀取指令施加一第一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第一讀取偏壓配置施加至該複數條字元線的字元線係施加(i)小於該第二臨界電壓分佈的該第二最小值之字元線電壓(ii)大於該第二臨界電壓分佈的該第二最大值之字元線電壓；以及其中該控制電路響應該指令暫存器中所儲存的該第二值，該讀取指令施加一第二讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該第二讀取偏壓配置施加至該複數條字元線的字元線僅施加小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
  15. 如申請專利範圍第14項所述記憶體，其中該指令暫存器中所儲存的該第一值，與該複數個記憶胞中具有與不同資料值對應之至少四個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應、該第二臨界電壓分佈與該第二資料值對應、一第三臨界電壓分佈與一第三資料值對應，及一第四臨界電壓分佈與一第四資料值對應，以及其中該指令暫存器中所儲存的該第二值，與該複數個記憶胞中具有與不同資料值對應之僅有兩個臨界電壓分佈之一該臨界電壓的記憶胞對應，包括至少該第一臨界電壓分佈與該第一資料值對應及該第二臨界電壓分佈與該第二資料值對應。
  16. 如申請專利範圍第14項所述之記憶體，其中，與該指令暫存器中所儲存的該第二值對應，該控制電路在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
  17. 如申請專利範圍第14項所述之記憶體，其中，與該指令暫存器中所儲存的該第二值對應，該控制電路包括一程式化指令在該複數個記憶胞的所有記憶胞中儲存一相同的選取資料值。
  18. 如申請專利範圍第14項所述記憶體，其中，與該指令暫存器中所儲存的該第二值對應：該複數個記憶胞包括：該複數個記憶胞中的至少一選取記憶胞，其中響應一程式化指令，該控制電路在所有該至少一選取記憶胞中儲存一相同的選取資料值；以及與該至少一選取記憶胞不同的其他記憶胞，其中該其他記憶胞儲存該第一資料值，且與該第一資料值相關的該第一臨界電壓分佈相較於與該第二資料值相關的該第二臨界電壓分佈是一較小的電壓分佈；如此響應該控制電路施加至該複數條字元線的該讀取偏壓配置，自該複數個記憶胞中讀取該相同的選取資料值。
  19. 如申請專利範圍第14項所述記憶體，其中：該指令暫存器儲存該第一值對應於與該第二資料值相關的該第二臨界電壓分佈的一第一版本，該第二臨界電壓分佈的該第一版本具有一第一版本分佈最小值；以及該指令暫存器儲存該第二值對應於與該第二資料值相關的該第二臨界電壓分佈的一第二版本，該第二臨界電壓分佈的該第二版本具有一第二版本分佈最小值，其中該第一版本分佈最小值係小於該第二版本分佈最小值。
  20. 一種使用記憶體的方法，該記憶體包含複數個記憶胞串聯安排於一半導體主體中，該串聯之記憶胞具有一第一端及一第二端，該複數個記憶胞中的記憶胞具有一臨界電壓於與一第一資料值相關的一第一臨界電壓分佈及與一第二資料值相關的一第二臨界電壓分佈兩者之一，該第一臨界電壓分佈是較該第二臨界電壓分佈為低的臨界電壓分佈該第一臨界電壓分佈具有一第一最小值及一第一最大值，且該第二臨界電壓分佈具有一第二最小值及一第二最大值，包含：施加一讀取偏壓配置至該複數條字元線以藉由量測流經介於該串聯之該第一端與該第二端之間的電流而讀取儲存於該複數個記憶胞中的一選取資料值，其中該讀取偏壓配置施加至該複數條字元線的字元線僅施加小於該第二臨界電壓分佈的該第二最大值之字元線電壓。
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