JP2001044394A - 半導体装置およびその副ビット線選択方法 - Google Patents
半導体装置およびその副ビット線選択方法Info
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- JP2001044394A JP2001044394A JP22006399A JP22006399A JP2001044394A JP 2001044394 A JP2001044394 A JP 2001044394A JP 22006399 A JP22006399 A JP 22006399A JP 22006399 A JP22006399 A JP 22006399A JP 2001044394 A JP2001044394 A JP 2001044394A
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Abstract
(57)【要約】
【課題】 データ側とリファレンス側との副ビット線を
１本のＺワード線で選択可能とし、スキュー、ノイズ、
動作電流および面積の問題を解決することができる半導
体装置およびその副ビット線選択方法を提供する。 【解決手段】 メモリモジュール、ＣＰＵ、ＲＡＭ、Ｄ
ＭＡＣ、ＰＬＬ、タイマ、ポートなどから構成されるシ
ングルチップマイクロコンピュータであって、メモリモ
ジュールのメモリマット１１は、階層ビット線構造によ
り副ビット線Ｓｂ１１，１２，Ｓｂ２１，２２、Ｚ−Ｍ
ＯＳトランジスタＺＭ１１，１２，ＺＭ２１，２２、Ｚ
ワード線Ｚ１，Ｚ２などからなり、横方向に沿って配置
されるＺワード線Ｚ１，Ｚ２は左側と右側との間で交差
して配置され、その交差セル２１の部分は、Ｚワード線
Ｚ１が曲げられ、かつＺワード線Ｚ２が分割されて配置
され、この分割されたＺワード線Ｚ２が第１層のメタル
配線で接続されている。
１本のＺワード線で選択可能とし、スキュー、ノイズ、
動作電流および面積の問題を解決することができる半導
体装置およびその副ビット線選択方法を提供する。 【解決手段】 メモリモジュール、ＣＰＵ、ＲＡＭ、Ｄ
ＭＡＣ、ＰＬＬ、タイマ、ポートなどから構成されるシ
ングルチップマイクロコンピュータであって、メモリモ
ジュールのメモリマット１１は、階層ビット線構造によ
り副ビット線Ｓｂ１１，１２，Ｓｂ２１，２２、Ｚ−Ｍ
ＯＳトランジスタＺＭ１１，１２，ＺＭ２１，２２、Ｚ
ワード線Ｚ１，Ｚ２などからなり、横方向に沿って配置
されるＺワード線Ｚ１，Ｚ２は左側と右側との間で交差
して配置され、その交差セル２１の部分は、Ｚワード線
Ｚ１が曲げられ、かつＺワード線Ｚ２が分割されて配置
され、この分割されたＺワード線Ｚ２が第１層のメタル
配線で接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの副
ビット線選択技術に関し、特に階層ビット線構造を持
ち、差動センス方式を用い、メモリセルの情報がデータ
側の副ビット線のみに現れる半導体メモリに好適な半導
体装置およびその副ビット線選択方法に適用して有効な
技術に関する。
ビット線選択技術に関し、特に階層ビット線構造を持
ち、差動センス方式を用い、メモリセルの情報がデータ
側の副ビット線のみに現れる半導体メモリに好適な半導
体装置およびその副ビット線選択方法に適用して有効な
技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体メモリの副ビット線選択技術には、本発明者
らが以前に出願した特願平９−３５９２５８号の技術な
どが挙げられる。この技術のフラッシュメモリ（フラッ
シュＥＥＰＲＯＭ）モジュールでは、読み出し方式に差
動センス方式を用いており、データ側とリファレンス側
とのビット線電位を比較する。このビット線は階層構造
を持ち、副ビット線選択ＭＯＳトランジスタ（ここでは
Ｚ−ＭＯＳトランジスタと呼ぶ）が存在する。Ｚ−ＭＯ
Ｓトランジスタのゲートは、メモリセルと同様に複数に
わたって副ビット線選択ワード線（ここではＺワード線
と呼ぶ）で接続されている。センス時のデータ側とリフ
ァレンス側とのビット線負荷（容量、抵抗）を等しくす
るため、読み出し時にはデータ側とリファレンス側との
２本のＺワード線を選択する方式が用いられている。
て、半導体メモリの副ビット線選択技術には、本発明者
らが以前に出願した特願平９−３５９２５８号の技術な
どが挙げられる。この技術のフラッシュメモリ（フラッ
シュＥＥＰＲＯＭ）モジュールでは、読み出し方式に差
動センス方式を用いており、データ側とリファレンス側
とのビット線電位を比較する。このビット線は階層構造
を持ち、副ビット線選択ＭＯＳトランジスタ（ここでは
Ｚ−ＭＯＳトランジスタと呼ぶ）が存在する。Ｚ−ＭＯ
Ｓトランジスタのゲートは、メモリセルと同様に複数に
わたって副ビット線選択ワード線（ここではＺワード線
と呼ぶ）で接続されている。センス時のデータ側とリフ
ァレンス側とのビット線負荷（容量、抵抗）を等しくす
るため、読み出し時にはデータ側とリファレンス側との
２本のＺワード線を選択する方式が用いられている。
【０００３】
【発明が解決しようとする課題】ところで、前記のよう
なデータ側とリファレンス側との２本のＺワード線を選
択する読み出し方式の技術について、本発明者が検討し
た結果、以下のようなことが明らかとなった。図８、図
９を用いて説明する。図８は前記読み出し方式の概要を
説明するためのＺワード線周辺の回路図であり、これに
対応するレイアウト図が図９である。
なデータ側とリファレンス側との２本のＺワード線を選
択する読み出し方式の技術について、本発明者が検討し
た結果、以下のようなことが明らかとなった。図８、図
９を用いて説明する。図８は前記読み出し方式の概要を
説明するためのＺワード線周辺の回路図であり、これに
対応するレイアウト図が図９である。
【０００４】図８、図９において、読み出し時には、差
動センスアンプで主ビット線Ｍｂ１と主ビット線Ｍｂ２
との電位を比較する。読み出したいメモリセルＭＣ１１
が接続されている副ビット線Ｓｂ１１を選択するため
に、Ｚワード線Ｚ１を選択する。主ビット線Ｍｂ１と主
ビット線Ｍｂ２との負荷を等しくするため、副ビット線
Ｓｂ２１（すなわちＺワード線Ｚ３）を選択する。リフ
ァレンス側の副ビット線Ｓｂ２１に接続されているメモ
リセルＭＣ２１〜ＭＣ２３は全て非選択（ワード線Ｘ４
〜Ｘ６）にする必要がある。
動センスアンプで主ビット線Ｍｂ１と主ビット線Ｍｂ２
との電位を比較する。読み出したいメモリセルＭＣ１１
が接続されている副ビット線Ｓｂ１１を選択するため
に、Ｚワード線Ｚ１を選択する。主ビット線Ｍｂ１と主
ビット線Ｍｂ２との負荷を等しくするため、副ビット線
Ｓｂ２１（すなわちＺワード線Ｚ３）を選択する。リフ
ァレンス側の副ビット線Ｓｂ２１に接続されているメモ
リセルＭＣ２１〜ＭＣ２３は全て非選択（ワード線Ｘ４
〜Ｘ６）にする必要がある。
【０００５】従って、前記読み出し方式においては、
(1).データ側の副ビット線Ｓｂ１１を選択するために１
本のＺワード線Ｚ１を、リファレンス側の副ビット線Ｓ
ｂ２１を選択するために、もう１本のＺワード線Ｚ３を
選択する必要がある、(2).データ側とリファレンス側と
の副ビット線Ｓｂ１１，Ｓｂ２１をそれぞれ別々のＺワ
ード線Ｚ１，Ｚ３で選択しているため、副ビット線Ｓｂ
１１，Ｓｂ２１の選択時間のスキューが大きくなる、
(3).Ｚワード線Ｚ１，Ｚ３が２本あるため、別々にノイ
ズの影響を受ける可能性がある、(4).読み出し時に、Ｚ
ワード線Ｚ１，Ｚ３を２本選択するので、ドライバの動
作電流が大きい、(5).動作速度を上げるためにＺワード
線Ｚ１，Ｚ３を昇圧する場合、電流供給能力の大きな昇
圧回路が必要となり、昇圧回路の面積が大きくなる、と
いった問題点が発生することが考えられる。
(1).データ側の副ビット線Ｓｂ１１を選択するために１
本のＺワード線Ｚ１を、リファレンス側の副ビット線Ｓ
ｂ２１を選択するために、もう１本のＺワード線Ｚ３を
選択する必要がある、(2).データ側とリファレンス側と
の副ビット線Ｓｂ１１，Ｓｂ２１をそれぞれ別々のＺワ
ード線Ｚ１，Ｚ３で選択しているため、副ビット線Ｓｂ
１１，Ｓｂ２１の選択時間のスキューが大きくなる、
(3).Ｚワード線Ｚ１，Ｚ３が２本あるため、別々にノイ
ズの影響を受ける可能性がある、(4).読み出し時に、Ｚ
ワード線Ｚ１，Ｚ３を２本選択するので、ドライバの動
作電流が大きい、(5).動作速度を上げるためにＺワード
線Ｚ１，Ｚ３を昇圧する場合、電流供給能力の大きな昇
圧回路が必要となり、昇圧回路の面積が大きくなる、と
いった問題点が発生することが考えられる。
【０００６】そこで、本発明の目的は、前記のような問
題点の発生要因となる２本のＺワード線に着目し、デー
タ側とリファレンス側との副ビット線を１本のＺワード
線で選択可能とし、スキュー、ノイズ、動作電流および
面積の問題を解決することができる半導体装置およびそ
の副ビット線選択方法を提供するものである。
題点の発生要因となる２本のＺワード線に着目し、デー
タ側とリファレンス側との副ビット線を１本のＺワード
線で選択可能とし、スキュー、ノイズ、動作電流および
面積の問題を解決することができる半導体装置およびそ
の副ビット線選択方法を提供するものである。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明による半導体装置は、階
層ビット線構造を持ち、副ビット線と、Ｚ−ＭＯＳトラ
ンジスタと、Ｚワード線とを備え、差動センス時にデー
タ側とリファレンス側とのＺ−ＭＯＳトランジスタをオ
ンさせ、データ側の副ビット線とリファレンス側の副ビ
ット線とが１対１に対応する副ビット線選択回路におい
て、Ｚワード線をレイアウト的に交差させる交差セルを
備えるものである。
層ビット線構造を持ち、副ビット線と、Ｚ−ＭＯＳトラ
ンジスタと、Ｚワード線とを備え、差動センス時にデー
タ側とリファレンス側とのＺ−ＭＯＳトランジスタをオ
ンさせ、データ側の副ビット線とリファレンス側の副ビ
ット線とが１対１に対応する副ビット線選択回路におい
て、Ｚワード線をレイアウト的に交差させる交差セルを
備えるものである。
【００１０】また、他の半導体装置は、副ビット線と、
Ｚ−ＭＯＳトランジスタと、複数のビット線を選択する
Ｚワード線と、このＺワード線を接続するメタル配線と
を備えた副ビット線選択回路において、Ｚワード線をレ
イアウト的に交差して接続させるメタル配線の交差セル
を備えるものである。さらに、他の半導体装置は、副ビ
ット線選択回路として、Ｚワード線を交互にメタル配線
で接続するものである。
Ｚ−ＭＯＳトランジスタと、複数のビット線を選択する
Ｚワード線と、このＺワード線を接続するメタル配線と
を備えた副ビット線選択回路において、Ｚワード線をレ
イアウト的に交差して接続させるメタル配線の交差セル
を備えるものである。さらに、他の半導体装置は、副ビ
ット線選択回路として、Ｚワード線を交互にメタル配線
で接続するものである。
【００１１】以上の構成において、副ビット線選択回路
を含み、複数のメモリセルからなるメモリマットと、こ
のメモリマット内の任意のメモリセルを選択するための
デコーダ・ドライバと、この選択されたメモリセルに対
する情報の入出力を行うためのＹセレクタ、差動センス
アンプおよび入出力回路などを有するメモリモジュー
ル、さらにこのメモリモジュールと、内部回路の制御／
処理を司るＣＰＵと、データの読み出し／書き込みが可
能なＲＡＭなどを有するシングルチップマイクロコンピ
ュータなどに適用するものである。
を含み、複数のメモリセルからなるメモリマットと、こ
のメモリマット内の任意のメモリセルを選択するための
デコーダ・ドライバと、この選択されたメモリセルに対
する情報の入出力を行うためのＹセレクタ、差動センス
アンプおよび入出力回路などを有するメモリモジュー
ル、さらにこのメモリモジュールと、内部回路の制御／
処理を司るＣＰＵと、データの読み出し／書き込みが可
能なＲＡＭなどを有するシングルチップマイクロコンピ
ュータなどに適用するものである。
【００１２】また、本発明による半導体装置の副ビット
線選択方法は、１本のＺワード線を選択して、データ側
の副ビット線とリファレンス側の副ビット線との両方を
選択するものである。さらに、他の副ビット線選択方法
は、Ｚワード線と同等負荷を接続するメタル配線を選択
して、データ側の副ビット線とリファレンス側の副ビッ
ト線との両方を選択するものである。
線選択方法は、１本のＺワード線を選択して、データ側
の副ビット線とリファレンス側の副ビット線との両方を
選択するものである。さらに、他の副ビット線選択方法
は、Ｚワード線と同等負荷を接続するメタル配線を選択
して、データ側の副ビット線とリファレンス側の副ビッ
ト線との両方を選択するものである。
【００１３】よって、前記半導体装置およびその副ビッ
ト線選択方法によれば、Ｚワード線をレイアウト的に交
差させる交差セル、またはＺワード線をレイアウト的に
交差して接続させるメタル配線の交差セルを備え、ある
いはＺワード線を交互にメタル配線で接続することによ
り、１本のＺワード線を選択することで、データ側とリ
ファレンス側との副ビット線の両方を選択することがで
きる。
ト線選択方法によれば、Ｚワード線をレイアウト的に交
差させる交差セル、またはＺワード線をレイアウト的に
交差して接続させるメタル配線の交差セルを備え、ある
いはＺワード線を交互にメタル配線で接続することによ
り、１本のＺワード線を選択することで、データ側とリ
ファレンス側との副ビット線の両方を選択することがで
きる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１５】（実施の形態１）図１は本発明の実施の形
態１であるシングルチップマイクロコンピュータを示す
機能ブロック図、図２は本実施の形態のシングルチップ
マイクロコンピュータにおいて、メモリモジュールを示
す機能ブロック図、図３はＺワード線周辺を示す回路
図、図４は図３に対応するレイアウト図、図５はＹセレ
クタおよび差動センスアンプを示す回路図である。
態１であるシングルチップマイクロコンピュータを示す
機能ブロック図、図２は本実施の形態のシングルチップ
マイクロコンピュータにおいて、メモリモジュールを示
す機能ブロック図、図３はＺワード線周辺を示す回路
図、図４は図３に対応するレイアウト図、図５はＹセレ
クタおよび差動センスアンプを示す回路図である。
【００１６】まず、図１により、本実施の形態のシング
ルチップマイクロコンピュータの構成の一例を説明す
る。
ルチップマイクロコンピュータの構成の一例を説明す
る。
【００１７】本実施の形態のシングルチップマイクロコ
ンピュータは、たとえば情報を記憶するメモリモジュー
ル１、内部回路の制御／処理を司るＣＰＵ２、データの
読み出し／書き込みが可能なＲＡＭ３、メモリアクセス
を制御するＤＭＡＣ４、クロック信号を発生するＰＬＬ
５、経時制御を司るタイマ６、外部との入出力を行うポ
ート７などから構成され、相互にデータ転送可能に内部
バス８により接続されている。シングルチップマイクロ
コンピュータは、外部との間で入出力データが入出力可
能となっており、また電源Ｖｃｃ／Ｖｓｓ、制御信号Ｒ
ＴＢＹ／ＲＥＳ、クロック信号ＸＴＡＬ／ＥＸＴＡＬが
入力される。このシングルチップマイクロコンピュータ
は、周知の半導体製造技術によって１個の半導体チップ
上に形成されて構成されている。
ンピュータは、たとえば情報を記憶するメモリモジュー
ル１、内部回路の制御／処理を司るＣＰＵ２、データの
読み出し／書き込みが可能なＲＡＭ３、メモリアクセス
を制御するＤＭＡＣ４、クロック信号を発生するＰＬＬ
５、経時制御を司るタイマ６、外部との入出力を行うポ
ート７などから構成され、相互にデータ転送可能に内部
バス８により接続されている。シングルチップマイクロ
コンピュータは、外部との間で入出力データが入出力可
能となっており、また電源Ｖｃｃ／Ｖｓｓ、制御信号Ｒ
ＴＢＹ／ＲＥＳ、クロック信号ＸＴＡＬ／ＥＸＴＡＬが
入力される。このシングルチップマイクロコンピュータ
は、周知の半導体製造技術によって１個の半導体チップ
上に形成されて構成されている。
【００１８】メモリモジュール１は、たとえば図２に一
例を示すように、複数のメモリセルからなるメモリマッ
ト１１と、このメモリマット１１内の任意のメモリセル
を選択するためのデコーダ・ドライバ１２と、この選択
されたメモリセルに対する情報の入出力を行うためのＹ
セレクタ１３、差動センスアンプ１４および入出力回路
１５と、内部回路を制御するための制御回路１６と、内
部回路の動作電圧を発生するための電源回路１７などか
ら構成されている。
例を示すように、複数のメモリセルからなるメモリマッ
ト１１と、このメモリマット１１内の任意のメモリセル
を選択するためのデコーダ・ドライバ１２と、この選択
されたメモリセルに対する情報の入出力を行うためのＹ
セレクタ１３、差動センスアンプ１４および入出力回路
１５と、内部回路を制御するための制御回路１６と、内
部回路の動作電圧を発生するための電源回路１７などか
ら構成されている。
【００１９】このメモリモジュール１のメモリマット１
１は、階層ビット線構造を持ち、差動センス方式を用
い、メモリセルの情報がデータ側の副ビット線のみに現
れる構成となっている。差動センス時に、データ側とリ
ファレンス側とのＺ−ＭＯＳトランジスタをオンさせ、
データ側の副ビット線とリファレンス側の副ビット線と
が１対１に対応する副ビット線選択回路を含み、Ｚワー
ド線をレイアウト的に交差させる交差セルを備えてい
る。
１は、階層ビット線構造を持ち、差動センス方式を用
い、メモリセルの情報がデータ側の副ビット線のみに現
れる構成となっている。差動センス時に、データ側とリ
ファレンス側とのＺ−ＭＯＳトランジスタをオンさせ、
データ側の副ビット線とリファレンス側の副ビット線と
が１対１に対応する副ビット線選択回路を含み、Ｚワー
ド線をレイアウト的に交差させる交差セルを備えてい
る。
【００２０】このメモリマット１１は、たとえば図３に
示すような一例の回路構成によりＺワード線などが接続
され、図４に示すような一例のレイアウト構成となって
いる。図３、図４においては、データ側とリファレンス
側との構成および動作を説明するために、例示的に２本
の主ビット線Ｍｂ１，Ｍｂ２の部分のみを簡略化して示
している。
示すような一例の回路構成によりＺワード線などが接続
され、図４に示すような一例のレイアウト構成となって
いる。図３、図４においては、データ側とリファレンス
側との構成および動作を説明するために、例示的に２本
の主ビット線Ｍｂ１，Ｍｂ２の部分のみを簡略化して示
している。
【００２１】図３のように、メモリマット１１は、各ワ
ード線Ｘ１〜Ｘ６と階層ビット線構造の各副ビット線Ｓ
ｂ１１，Ｓｂ１２，Ｓｂ２１，Ｓｂ２２との交点に格子
状に各メモリセルＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ
２６が配置され、各副ビット線Ｓｂ１１，Ｓｂ１２，Ｓ
ｂ２１，Ｓｂ２２はＺ−ＭＯＳトランジスタＺＭ１１，
ＺＭ１２，ＺＭ２１，ＺＭ２２により選択され、このＺ
−ＭＯＳトランジスタＺＭ１１，ＺＭ１２，ＺＭ２１，
ＺＭ２２への選択信号はＺワード線Ｚ１，Ｚ２から供給
される。
ード線Ｘ１〜Ｘ６と階層ビット線構造の各副ビット線Ｓ
ｂ１１，Ｓｂ１２，Ｓｂ２１，Ｓｂ２２との交点に格子
状に各メモリセルＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ
２６が配置され、各副ビット線Ｓｂ１１，Ｓｂ１２，Ｓ
ｂ２１，Ｓｂ２２はＺ−ＭＯＳトランジスタＺＭ１１，
ＺＭ１２，ＺＭ２１，ＺＭ２２により選択され、このＺ
−ＭＯＳトランジスタＺＭ１１，ＺＭ１２，ＺＭ２１，
ＺＭ２２への選択信号はＺワード線Ｚ１，Ｚ２から供給
される。
【００２２】特に、Ｚワード線Ｚ１，Ｚ２は、データ側
とリファレンス側とで交差セル２１により交差して接続
されている。すなわち、一方のＺワード線Ｚ１には、Ｚ
−ＭＯＳトランジスタＺＭ１１を介して副ビット線Ｓｂ
１１にメモリセルＭＣ１１〜ＭＣ１３が接続されるとと
もに、Ｚ−ＭＯＳトランジスタＺＭ２１を介して副ビッ
ト線Ｓｂ２１にメモリセルＭＣ２１〜ＭＣ２３が接続さ
れている。他方のＺワード線Ｚ２には、Ｚ−ＭＯＳトラ
ンジスタＺＭ１２を介して副ビット線Ｓｂ１２にメモリ
セルＭＣ１４〜ＭＣ１６が接続されるとともに、Ｚ−Ｍ
ＯＳトランジスタＺＭ２２を介して副ビット線Ｓｂ２２
にメモリセルＭＣ２４〜ＭＣ２６が接続されている。
とリファレンス側とで交差セル２１により交差して接続
されている。すなわち、一方のＺワード線Ｚ１には、Ｚ
−ＭＯＳトランジスタＺＭ１１を介して副ビット線Ｓｂ
１１にメモリセルＭＣ１１〜ＭＣ１３が接続されるとと
もに、Ｚ−ＭＯＳトランジスタＺＭ２１を介して副ビッ
ト線Ｓｂ２１にメモリセルＭＣ２１〜ＭＣ２３が接続さ
れている。他方のＺワード線Ｚ２には、Ｚ−ＭＯＳトラ
ンジスタＺＭ１２を介して副ビット線Ｓｂ１２にメモリ
セルＭＣ１４〜ＭＣ１６が接続されるとともに、Ｚ−Ｍ
ＯＳトランジスタＺＭ２２を介して副ビット線Ｓｂ２２
にメモリセルＭＣ２４〜ＭＣ２６が接続されている。
【００２３】また、ワード線Ｘ１にはメモリセルＭＣ１
１，ＭＣ２４が、ワード線Ｘ２にはメモリセルＭＣ１
２，ＭＣ２５が、ワード線Ｘ３にはメモリセルＭＣ１
３，ＭＣ２６が、ワード線Ｘ４にはメモリセルＭＣ１
４，ＭＣ２１が、ワード線Ｘ５にはメモリセルＭＣ１
５，ＭＣ２２が、ワード線Ｘ６にはメモリセルＭＣ１
６，ＭＣ２３がそれぞれ接続されている。
１，ＭＣ２４が、ワード線Ｘ２にはメモリセルＭＣ１
２，ＭＣ２５が、ワード線Ｘ３にはメモリセルＭＣ１
３，ＭＣ２６が、ワード線Ｘ４にはメモリセルＭＣ１
４，ＭＣ２１が、ワード線Ｘ５にはメモリセルＭＣ１
５，ＭＣ２２が、ワード線Ｘ６にはメモリセルＭＣ１
６，ＭＣ２３がそれぞれ接続されている。
【００２４】さらに、副ビット線Ｓｂ１１はＺ−ＭＯＳ
トランジスタＺＭ１１を介し、副ビット線Ｓｂ１２はＺ
−ＭＯＳトランジスタＺＭ１２を介してそれぞれ主ビッ
ト線Ｍｂ１に接続され、副ビット線Ｓｂ２１はＺ−ＭＯ
ＳトランジスタＺＭ２１を介し、副ビット線Ｓｂ２２は
Ｚ−ＭＯＳトランジスタＺＭ２２を介してそれぞれ主ビ
ット線Ｍｂ２に接続され、主ビット線Ｍｂ１，Ｍｂ２か
らＹセレクタ１３を通じて差動センスアンプ１４に接続
されている。
トランジスタＺＭ１１を介し、副ビット線Ｓｂ１２はＺ
−ＭＯＳトランジスタＺＭ１２を介してそれぞれ主ビッ
ト線Ｍｂ１に接続され、副ビット線Ｓｂ２１はＺ−ＭＯ
ＳトランジスタＺＭ２１を介し、副ビット線Ｓｂ２２は
Ｚ−ＭＯＳトランジスタＺＭ２２を介してそれぞれ主ビ
ット線Ｍｂ２に接続され、主ビット線Ｍｂ１，Ｍｂ２か
らＹセレクタ１３を通じて差動センスアンプ１４に接続
されている。
【００２５】たとえば、一例として、メモリセルＭＣ１
１のデータを読み出す時には、読み出したいメモリセル
ＭＣ１１が接続されているワード線Ｘ１を選択し、かつ
このメモリセルＭＣ１１が接続されているデータ側の副
ビット線Ｓｂ１１と、主ビット線Ｍｂ１と主ビット線Ｍ
ｂ２との負荷を等しくするための、リファレンス側の副
ビット線Ｓｂ２１とを選択するために、Ｚワード線Ｚ１
のみを選択する。この時、ワード線Ｘ２〜Ｘ６、Ｚワー
ド線Ｚ２、副ビット線Ｓｂ１２，Ｓｂ２２は非選択状態
である。
１のデータを読み出す時には、読み出したいメモリセル
ＭＣ１１が接続されているワード線Ｘ１を選択し、かつ
このメモリセルＭＣ１１が接続されているデータ側の副
ビット線Ｓｂ１１と、主ビット線Ｍｂ１と主ビット線Ｍ
ｂ２との負荷を等しくするための、リファレンス側の副
ビット線Ｓｂ２１とを選択するために、Ｚワード線Ｚ１
のみを選択する。この時、ワード線Ｘ２〜Ｘ６、Ｚワー
ド線Ｚ２、副ビット線Ｓｂ１２，Ｓｂ２２は非選択状態
である。
【００２６】これにより、メモリセルＭＣ１１のデータ
は、副ビット線Ｓｂ１１、Ｚ−ＭＯＳトランジスタＺＭ
１１を介して主ビット線Ｍｂ１に現れる。そして、差動
センスアンプ１４において、データ側の主ビット線Ｍｂ
１に現れた電位を、リファレンス側の主ビット線Ｍｂ２
の電位と比較し、メモリセルＭＣ１１の“１”または
“０”のデータを検知・増幅して入出力回路１５から出
力することができる。なお、主ビット線Ｍｂ２をデータ
側とし、主ビット線Ｍｂ１をリファレンス側とする場
合、メモリセルＭＣ１２〜ＭＣ１６，ＭＣ２１〜ＭＣ２
６のデータを読み出す場合も同様の動作となる。
は、副ビット線Ｓｂ１１、Ｚ−ＭＯＳトランジスタＺＭ
１１を介して主ビット線Ｍｂ１に現れる。そして、差動
センスアンプ１４において、データ側の主ビット線Ｍｂ
１に現れた電位を、リファレンス側の主ビット線Ｍｂ２
の電位と比較し、メモリセルＭＣ１１の“１”または
“０”のデータを検知・増幅して入出力回路１５から出
力することができる。なお、主ビット線Ｍｂ２をデータ
側とし、主ビット線Ｍｂ１をリファレンス側とする場
合、メモリセルＭＣ１２〜ＭＣ１６，ＭＣ２１〜ＭＣ２
６のデータを読み出す場合も同様の動作となる。
【００２７】図４のように、メモリマット１１のレイア
ウトは、横方向に沿って、たとえばポリシリコンからな
るワード線Ｘ１〜Ｘ３（上側），Ｘ４〜Ｘ６（下側）が
配置されている。各ワード線Ｘ１〜Ｘ６は、各メモリセ
ルＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ２６のゲートと
なり、このゲートを挟んでソースおよびドレインとなる
拡散層が配置されている。メモリセルＭＣ１１，ＭＣ２
４にはワード線Ｘ１が、メモリセルＭＣ１２，ＭＣ２５
にはワード線Ｘ２が、メモリセルＭＣ１３，ＭＣ２６に
はワード線Ｘ３が、メモリセルＭＣ１４，ＭＣ２１には
ワード線Ｘ４が、メモリセルＭＣ１５，ＭＣ２２にはワ
ード線Ｘ５が、メモリセルＭＣ１６，ＭＣ２３にはワー
ド線Ｘ６がそれぞれ共通に配置されている。
ウトは、横方向に沿って、たとえばポリシリコンからな
るワード線Ｘ１〜Ｘ３（上側），Ｘ４〜Ｘ６（下側）が
配置されている。各ワード線Ｘ１〜Ｘ６は、各メモリセ
ルＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ２６のゲートと
なり、このゲートを挟んでソースおよびドレインとなる
拡散層が配置されている。メモリセルＭＣ１１，ＭＣ２
４にはワード線Ｘ１が、メモリセルＭＣ１２，ＭＣ２５
にはワード線Ｘ２が、メモリセルＭＣ１３，ＭＣ２６に
はワード線Ｘ３が、メモリセルＭＣ１４，ＭＣ２１には
ワード線Ｘ４が、メモリセルＭＣ１５，ＭＣ２２にはワ
ード線Ｘ５が、メモリセルＭＣ１６，ＭＣ２３にはワー
ド線Ｘ６がそれぞれ共通に配置されている。
【００２８】上側の各ワード線Ｘ１〜Ｘ３に接続される
メモリセルＭＣ１１〜ＭＣ１３，ＭＣ２４〜ＭＣ２６に
おいては、ソース、ドレインの拡散層が隣接するメモリ
セルの間で共通となっている。各メモリセルＭＣ１１〜
ＭＣ１３，ＭＣ２４〜ＭＣ２６のドレインは、たとえば
縦方向に沿って配置される第１層のメタル配線からなる
副ビット線Ｓｂ１１，Ｓｂ２２にそれぞれ接続されてい
る。
メモリセルＭＣ１１〜ＭＣ１３，ＭＣ２４〜ＭＣ２６に
おいては、ソース、ドレインの拡散層が隣接するメモリ
セルの間で共通となっている。各メモリセルＭＣ１１〜
ＭＣ１３，ＭＣ２４〜ＭＣ２６のドレインは、たとえば
縦方向に沿って配置される第１層のメタル配線からなる
副ビット線Ｓｂ１１，Ｓｂ２２にそれぞれ接続されてい
る。
【００２９】同様に、下側の各ワード線Ｘ４〜Ｘ６に接
続されるメモリセルＭＣ１４〜ＭＣ１６，ＭＣ２１〜Ｍ
Ｃ２３においては、ソース、ドレインの拡散層が隣接す
るメモリセルの間で共通となっている。各メモリセルＭ
Ｃ１４〜ＭＣ１６，ＭＣ２１〜ＭＣ２３のドレインは、
縦方向に沿って配置される第１層のメタル配線からなる
副ビット線Ｓｂ１２，Ｓｂ２１にそれぞれ接続されてい
る。
続されるメモリセルＭＣ１４〜ＭＣ１６，ＭＣ２１〜Ｍ
Ｃ２３においては、ソース、ドレインの拡散層が隣接す
るメモリセルの間で共通となっている。各メモリセルＭ
Ｃ１４〜ＭＣ１６，ＭＣ２１〜ＭＣ２３のドレインは、
縦方向に沿って配置される第１層のメタル配線からなる
副ビット線Ｓｂ１２，Ｓｂ２１にそれぞれ接続されてい
る。
【００３０】さらに、横方向に沿って、たとえばポリシ
リコンからなるＺワード線Ｚ１，Ｚ２が、ワード線Ｘ１
〜Ｘ３とワード線Ｘ４〜Ｘ６との間に配置されている。
各Ｚワード線Ｚ１，Ｚ２は、各Ｚ−ＭＯＳトランジスタ
ＺＭ１１，ＺＭ１２，ＺＭ２１，ＺＭ２２のゲートとな
り、このゲートを挟んでソースおよびドレインとなる拡
散層が配置されている。Ｚ−ＭＯＳトランジスタＺＭ１
１，ＺＭ２１にはＺワード線Ｚ１が、Ｚ−ＭＯＳトラン
ジスタＺＭ１２，ＺＭ２２にはＺワード線Ｚ２がそれぞ
れ共通に配置されている。
リコンからなるＺワード線Ｚ１，Ｚ２が、ワード線Ｘ１
〜Ｘ３とワード線Ｘ４〜Ｘ６との間に配置されている。
各Ｚワード線Ｚ１，Ｚ２は、各Ｚ−ＭＯＳトランジスタ
ＺＭ１１，ＺＭ１２，ＺＭ２１，ＺＭ２２のゲートとな
り、このゲートを挟んでソースおよびドレインとなる拡
散層が配置されている。Ｚ−ＭＯＳトランジスタＺＭ１
１，ＺＭ２１にはＺワード線Ｚ１が、Ｚ−ＭＯＳトラン
ジスタＺＭ１２，ＺＭ２２にはＺワード線Ｚ２がそれぞ
れ共通に配置されている。
【００３１】Ｚワード線Ｚ１とＺワード線Ｚ２は、左側
と右側との間で交差して配置されている。すなわち、左
側ではＺワード線Ｚ１が上側に、Ｚワード線Ｚ２が下側
にそれぞれ配置され、右側では逆にＺワード線Ｚ１が下
側に、Ｚワード線Ｚ２が上側にそれぞれ配置され、その
交差セル２１の部分は、Ｚワード線Ｚ１が曲げられ、か
つＺワード線Ｚ２が分割されて配置され、この分割され
たＺワード線Ｚ２が、たとえば縦方向に沿って配置され
る第１層のメタル配線で接続されている。
と右側との間で交差して配置されている。すなわち、左
側ではＺワード線Ｚ１が上側に、Ｚワード線Ｚ２が下側
にそれぞれ配置され、右側では逆にＺワード線Ｚ１が下
側に、Ｚワード線Ｚ２が上側にそれぞれ配置され、その
交差セル２１の部分は、Ｚワード線Ｚ１が曲げられ、か
つＺワード線Ｚ２が分割されて配置され、この分割され
たＺワード線Ｚ２が、たとえば縦方向に沿って配置され
る第１層のメタル配線で接続されている。
【００３２】左側の各Ｚワード線Ｚ１，Ｚ２に接続され
るＺ−ＭＯＳトランジスタＺＭ１１，ＺＭ１２において
は、ソースの拡散層が隣接するＺ−ＭＯＳトランジスタ
の間で共通となっている。Ｚ−ＭＯＳトランジスタＺＭ
１１のドレインは、第１層のメタル配線からなる副ビッ
ト線Ｓｂ１１に接続されている。Ｚ−ＭＯＳトランジス
タＺＭ１２のドレインは、第１層のメタル配線からなる
副ビット線Ｓｂ１２に接続されている。Ｚ−ＭＯＳトラ
ンジスタＺＭ１１，ＺＭ１２のソースは、たとえば縦方
向に沿って配置される第３層のメタル配線からなる主ビ
ット線Ｍｂ１に接続されている。
るＺ−ＭＯＳトランジスタＺＭ１１，ＺＭ１２において
は、ソースの拡散層が隣接するＺ−ＭＯＳトランジスタ
の間で共通となっている。Ｚ−ＭＯＳトランジスタＺＭ
１１のドレインは、第１層のメタル配線からなる副ビッ
ト線Ｓｂ１１に接続されている。Ｚ−ＭＯＳトランジス
タＺＭ１２のドレインは、第１層のメタル配線からなる
副ビット線Ｓｂ１２に接続されている。Ｚ−ＭＯＳトラ
ンジスタＺＭ１１，ＺＭ１２のソースは、たとえば縦方
向に沿って配置される第３層のメタル配線からなる主ビ
ット線Ｍｂ１に接続されている。
【００３３】同様に、右側の各Ｚワード線Ｚ１，Ｚ２に
接続されるＺ−ＭＯＳトランジスタＺＭ２１，ＺＭ２２
においては、ソースの拡散層が隣接するＺ−ＭＯＳトラ
ンジスタの間で共通となっている。Ｚ−ＭＯＳトランジ
スタＺＭ２１のドレインは、第１層のメタル配線からな
る副ビット線Ｓｂ２１に接続されている。Ｚ−ＭＯＳト
ランジスタＺＭ２２のドレインは、第１層のメタル配線
からなる副ビット線Ｓｂ２２に接続されている。Ｚ−Ｍ
ＯＳトランジスタＺＭ２１，ＺＭ２２のソースは、縦方
向に沿って配置される第３層のメタル配線からなる主ビ
ット線Ｍｂ２に接続されている。
接続されるＺ−ＭＯＳトランジスタＺＭ２１，ＺＭ２２
においては、ソースの拡散層が隣接するＺ−ＭＯＳトラ
ンジスタの間で共通となっている。Ｚ−ＭＯＳトランジ
スタＺＭ２１のドレインは、第１層のメタル配線からな
る副ビット線Ｓｂ２１に接続されている。Ｚ−ＭＯＳト
ランジスタＺＭ２２のドレインは、第１層のメタル配線
からなる副ビット線Ｓｂ２２に接続されている。Ｚ−Ｍ
ＯＳトランジスタＺＭ２１，ＺＭ２２のソースは、縦方
向に沿って配置される第３層のメタル配線からなる主ビ
ット線Ｍｂ２に接続されている。
【００３４】前記メモリモジュール１のＹセレクタ１
３、差動センスアンプ１４は、たとえば図５に示すよう
な一例の回路構成となっている。図５においては、前記
２本の主ビット線Ｍｂ１，Ｍｂ２に加え、例示的に４本
の主ビット線Ｍｂ１〜Ｍｂ４の部分のみを簡略化して示
している。
３、差動センスアンプ１４は、たとえば図５に示すよう
な一例の回路構成となっている。図５においては、前記
２本の主ビット線Ｍｂ１，Ｍｂ２に加え、例示的に４本
の主ビット線Ｍｂ１〜Ｍｂ４の部分のみを簡略化して示
している。
【００３５】Ｙセレクタ１３は、主ビット線Ｍｂ１〜Ｍ
ｂ４に対して、ｎＭＯＳトランジスタＮＭ１〜ＮＭ４を
備え、ｎＭＯＳトランジスタＮＭ１，ＮＭ２への選択信
号は列選択信号線Ｙ１から、ｎＭＯＳトランジスタＮＭ
３，ＮＭ４への選択信号は列選択信号線Ｙ２からそれぞ
れ供給される。各ｎＭＯＳトランジスタＮＭ１〜ＮＭ４
のドレインは主ビット線Ｍｂ１〜Ｍｂ４にそれぞれ接続
されている。ｎＭＯＳトランジスタＮＭ１，ＮＭ３のソ
ースは共通に、ｎＭＯＳトランジスタＮＭ２，ＮＭ４の
ソースは共通にそれぞれ差動センスアンプ１４の入力と
して接続されている。
ｂ４に対して、ｎＭＯＳトランジスタＮＭ１〜ＮＭ４を
備え、ｎＭＯＳトランジスタＮＭ１，ＮＭ２への選択信
号は列選択信号線Ｙ１から、ｎＭＯＳトランジスタＮＭ
３，ＮＭ４への選択信号は列選択信号線Ｙ２からそれぞ
れ供給される。各ｎＭＯＳトランジスタＮＭ１〜ＮＭ４
のドレインは主ビット線Ｍｂ１〜Ｍｂ４にそれぞれ接続
されている。ｎＭＯＳトランジスタＮＭ１，ＮＭ３のソ
ースは共通に、ｎＭＯＳトランジスタＮＭ２，ＮＭ４の
ソースは共通にそれぞれ差動センスアンプ１４の入力と
して接続されている。
【００３６】差動センスアンプ１４は、主ビット線Ｍｂ
１〜Ｍｂ４に対して、電源電圧に接続されたカレントミ
ラー構成のｐＭＯＳトランジスタＰＭ１，ＰＭ２、この
各ドレインに接続されたｎＭＯＳトランジスタＮＭ５，
ＮＭ６、この共通のソースと接地電圧間に接続されたｎ
ＭＯＳトランジスタＮＭ７を備え、ｎＭＯＳトランジス
タＮＭ５，ＮＭ６にはそれぞれ、Ｙセレクタ１３のｎＭ
ＯＳトランジスタＮＭ１〜ＮＭ４を介して主ビット線Ｍ
ｂ１とＭｂ２またはＭｂ３とＭｂ４から電圧が供給さ
れ、検知・増幅して出力電圧ＯＵＴとして出力される。
また、ｎＭＯＳトランジスタＮＭ７は制御信号ＣＳＡに
よりゲート制御される。
１〜Ｍｂ４に対して、電源電圧に接続されたカレントミ
ラー構成のｐＭＯＳトランジスタＰＭ１，ＰＭ２、この
各ドレインに接続されたｎＭＯＳトランジスタＮＭ５，
ＮＭ６、この共通のソースと接地電圧間に接続されたｎ
ＭＯＳトランジスタＮＭ７を備え、ｎＭＯＳトランジス
タＮＭ５，ＮＭ６にはそれぞれ、Ｙセレクタ１３のｎＭ
ＯＳトランジスタＮＭ１〜ＮＭ４を介して主ビット線Ｍ
ｂ１とＭｂ２またはＭｂ３とＭｂ４から電圧が供給さ
れ、検知・増幅して出力電圧ＯＵＴとして出力される。
また、ｎＭＯＳトランジスタＮＭ７は制御信号ＣＳＡに
よりゲート制御される。
【００３７】以上のように構成される本実施の形態のシ
ングルチップマイクロコンピュータによれば、差動セン
ス時に、データ側とリファレンス側とのＺ−ＭＯＳトラ
ンジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ２２）を
オンさせ、データ側の副ビット線Ｓｂ１１（Ｓｂ１２）
とリファレンス側の副ビット線Ｓｂ２１（Ｓｂ２２）と
が１対１に対応する副ビット線選択回路を含み、Ｚワー
ド線Ｚ１，Ｚ２をレイアウト的に交差させる交差セル２
１を備えることにより、以下のような効果を得ることが
できる。
ングルチップマイクロコンピュータによれば、差動セン
ス時に、データ側とリファレンス側とのＺ−ＭＯＳトラ
ンジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ２２）を
オンさせ、データ側の副ビット線Ｓｂ１１（Ｓｂ１２）
とリファレンス側の副ビット線Ｓｂ２１（Ｓｂ２２）と
が１対１に対応する副ビット線選択回路を含み、Ｚワー
ド線Ｚ１，Ｚ２をレイアウト的に交差させる交差セル２
１を備えることにより、以下のような効果を得ることが
できる。
【００３８】(1).１本のＺワード線Ｚ１（Ｚ２）にデー
タ側とリファレンス側との副ビット線Ｓｂ１１，Ｓｂ２
１（Ｓｂ１２，Ｓｂ２２）を選択するＺ−ＭＯＳトラン
ジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ２２）を接
続するため、両方の副ビット線Ｓｂ１１，Ｓｂ２１（Ｓ
ｂ１２，Ｓｂ２２）を選択できる。
タ側とリファレンス側との副ビット線Ｓｂ１１，Ｓｂ２
１（Ｓｂ１２，Ｓｂ２２）を選択するＺ−ＭＯＳトラン
ジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ２２）を接
続するため、両方の副ビット線Ｓｂ１１，Ｓｂ２１（Ｓ
ｂ１２，Ｓｂ２２）を選択できる。
【００３９】(2).データ側とリファレンス側とのＺ−Ｍ
ＯＳトランジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ
２２）が同一のＺワード線Ｚ１（Ｚ２）に接続されてい
て、距離が近いため、副ビット線Ｓｂ１１，Ｓｂ２１
（Ｓｂ１２，Ｓｂ２２）の選択時間のスキューが小さ
い。さらに、スキューが小さいため、高速動作が可能で
ある。
ＯＳトランジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ
２２）が同一のＺワード線Ｚ１（Ｚ２）に接続されてい
て、距離が近いため、副ビット線Ｓｂ１１，Ｓｂ２１
（Ｓｂ１２，Ｓｂ２２）の選択時間のスキューが小さ
い。さらに、スキューが小さいため、高速動作が可能で
ある。
【００４０】(3).データ側とリファレンス側とのＺ−Ｍ
ＯＳトランジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ
２２）が同一のＺワード線Ｚ１（Ｚ２）に接続されてい
るため、Ｚワード線Ｚ１（Ｚ２）へのノイズの影響はデ
ータ側とリファレンス側とでほぼ等しくなる。また、差
動読み出し方式なので、データ側とリファレンス側とに
同等のノイズがのっても影響は小さい。
ＯＳトランジスタＺＭ１１，ＺＭ２１（ＺＭ１２，ＺＭ
２２）が同一のＺワード線Ｚ１（Ｚ２）に接続されてい
るため、Ｚワード線Ｚ１（Ｚ２）へのノイズの影響はデ
ータ側とリファレンス側とでほぼ等しくなる。また、差
動読み出し方式なので、データ側とリファレンス側とに
同等のノイズがのっても影響は小さい。
【００４１】(4).読み出し時に選択するＺワード線Ｚ１
（Ｚ２）の本数が減るので、Ｚワード線Ｚ１（Ｚ２）の
負荷の総和が低減される。さらに、Ｚワード線Ｚ１（Ｚ
２）の負荷の総和が低減されるので、読み出し時の電流
が減る。さらに、読み出し時の電流が減るので、電源回
路が小さくなる。
（Ｚ２）の本数が減るので、Ｚワード線Ｚ１（Ｚ２）の
負荷の総和が低減される。さらに、Ｚワード線Ｚ１（Ｚ
２）の負荷の総和が低減されるので、読み出し時の電流
が減る。さらに、読み出し時の電流が減るので、電源回
路が小さくなる。
【００４２】（実施の形態２）図６は本発明の実施の形
態２であるシングルチップマイクロコンピュータにおい
て、Ｚワード線周辺を示すレイアウト図である。
態２であるシングルチップマイクロコンピュータにおい
て、Ｚワード線周辺を示すレイアウト図である。
【００４３】本実施の形態のシングルチップマイクロコ
ンピュータは、前記実施の形態１と同様に、メモリモジ
ュール、ＣＰＵ、ＲＡＭ、ＤＭＡＣ、ＰＬＬ、タイマ、
ポートなどから構成され、前記実施の形態１との相違点
は、メモリモジュールのメモリマットが、副ビット線
と、Ｚ−ＭＯＳトランジスタと、複数のビット線を選択
するＺワード線と、このＺワード線を接続するメタル配
線とを備えた副ビット線選択回路を含み、Ｚワード線を
レイアウト的に交差して接続させるメタル配線の交差セ
ルを備えている点である。
ンピュータは、前記実施の形態１と同様に、メモリモジ
ュール、ＣＰＵ、ＲＡＭ、ＤＭＡＣ、ＰＬＬ、タイマ、
ポートなどから構成され、前記実施の形態１との相違点
は、メモリモジュールのメモリマットが、副ビット線
と、Ｚ−ＭＯＳトランジスタと、複数のビット線を選択
するＺワード線と、このＺワード線を接続するメタル配
線とを備えた副ビット線選択回路を含み、Ｚワード線を
レイアウト的に交差して接続させるメタル配線の交差セ
ルを備えている点である。
【００４４】すなわち、本実施の形態におけるメモリマ
ット１１ａのレイアウトは、図６に一例を示すように、
たとえば横方向に沿って配置される第２層のメタル配線
を用いて、たとえばポリシリコンからなるＺワード線Ｚ
１，Ｚ２の負荷をシャントするような構成となってい
る。メタル配線でシャントされたＺワード線Ｚ１とＺワ
ード線Ｚ２は、左側ではＺワード線Ｚ１が上側に、Ｚワ
ード線Ｚ２が下側にそれぞれ配置され、右側では逆にＺ
ワード線Ｚ１が下側に、Ｚワード線Ｚ２が上側にそれぞ
れ配置され、その交差セル２１ａの部分は、Ｚワード線
Ｚ１，Ｚ２が分割されて配置され、この分割されたＺワ
ード線Ｚ１の方は第２層のメタル配線で曲げられて接続
され、Ｚワード線Ｚ２の方は前記実施の形態１と同様に
第１層のメタル配線で接続されている。
ット１１ａのレイアウトは、図６に一例を示すように、
たとえば横方向に沿って配置される第２層のメタル配線
を用いて、たとえばポリシリコンからなるＺワード線Ｚ
１，Ｚ２の負荷をシャントするような構成となってい
る。メタル配線でシャントされたＺワード線Ｚ１とＺワ
ード線Ｚ２は、左側ではＺワード線Ｚ１が上側に、Ｚワ
ード線Ｚ２が下側にそれぞれ配置され、右側では逆にＺ
ワード線Ｚ１が下側に、Ｚワード線Ｚ２が上側にそれぞ
れ配置され、その交差セル２１ａの部分は、Ｚワード線
Ｚ１，Ｚ２が分割されて配置され、この分割されたＺワ
ード線Ｚ１の方は第２層のメタル配線で曲げられて接続
され、Ｚワード線Ｚ２の方は前記実施の形態１と同様に
第１層のメタル配線で接続されている。
【００４５】従って、本実施の形態のシングルチップマ
イクロコンピュータにおいては、データ側とリファレン
ス側との副ビット線Ｓｂ１１，Ｓｂ２１（Ｓｂ１２，Ｓ
ｂ２２）を選択するために、メタル配線のＺワード線Ｚ
１（Ｚ２）のみを選択することで、前記実施の形態１と
同様の効果が得られるとともに、メタル配線を用いてＺ
ワード線Ｚ１，Ｚ２の負荷をシャントすることにより、
前記実施の形態１に比べて高速動作に適用しやすくな
る。
イクロコンピュータにおいては、データ側とリファレン
ス側との副ビット線Ｓｂ１１，Ｓｂ２１（Ｓｂ１２，Ｓ
ｂ２２）を選択するために、メタル配線のＺワード線Ｚ
１（Ｚ２）のみを選択することで、前記実施の形態１と
同様の効果が得られるとともに、メタル配線を用いてＺ
ワード線Ｚ１，Ｚ２の負荷をシャントすることにより、
前記実施の形態１に比べて高速動作に適用しやすくな
る。
【００４６】（実施の形態３）図７は本発明の実施の形
態３であるシングルチップマイクロコンピュータにおい
て、Ｚワード線周辺を示すレイアウト図である。
態３であるシングルチップマイクロコンピュータにおい
て、Ｚワード線周辺を示すレイアウト図である。
【００４７】本実施の形態のシングルチップマイクロコ
ンピュータは、前記実施の形態１と同様に、メモリモジ
ュール、ＣＰＵ、ＲＡＭ、ＤＭＡＣ、ＰＬＬ、タイマ、
ポートなどから構成され、前記実施の形態１との相違点
は、メモリモジュールのメモリマットが、副ビット線
と、Ｚ−ＭＯＳトランジスタと、複数のビット線を選択
するＺワード線と、このＺワード線を接続するメタル配
線とを備えた副ビット線選択回路を含み、Ｚワード線を
交互にメタル配線で接続するようにしている点である。
ンピュータは、前記実施の形態１と同様に、メモリモジ
ュール、ＣＰＵ、ＲＡＭ、ＤＭＡＣ、ＰＬＬ、タイマ、
ポートなどから構成され、前記実施の形態１との相違点
は、メモリモジュールのメモリマットが、副ビット線
と、Ｚ−ＭＯＳトランジスタと、複数のビット線を選択
するＺワード線と、このＺワード線を接続するメタル配
線とを備えた副ビット線選択回路を含み、Ｚワード線を
交互にメタル配線で接続するようにしている点である。
【００４８】すなわち、本実施の形態におけるメモリマ
ット１１ｂのレイアウトは、図７に一例を示すように、
たとえば横方向に沿って配置される第２層のメタル配
線、縦方向に沿って配置される第１層のメタル配線を用
いて、たとえばポリシリコンからなるＺワード線Ｚ１，
Ｚ２の負荷をＺワード線１本分にするような構成となっ
ている。Ｚワード線Ｚ１とＺワード線Ｚ２は、左側では
Ｚワード線Ｚ１が上側に、Ｚワード線Ｚ２が下側にそれ
ぞれ配置され、右側では逆にＺワード線Ｚ１が下側に、
Ｚワード線Ｚ２が上側にそれぞれ配置され、その中心部
分は、Ｚワード線Ｚ１，Ｚ２が分割されて配置され、こ
の分割されたＺワード線Ｚ１の方は上側と下側との第２
層のメタル配線、左側の第１層のメタル配線で接続さ
れ、Ｚワード線Ｚ２の方は中央側の第２層のメタル配線
で接続されている。なお、第２層のメタル配線には、コ
ンタクトの部分までの縦方向の配線も含まれる。
ット１１ｂのレイアウトは、図７に一例を示すように、
たとえば横方向に沿って配置される第２層のメタル配
線、縦方向に沿って配置される第１層のメタル配線を用
いて、たとえばポリシリコンからなるＺワード線Ｚ１，
Ｚ２の負荷をＺワード線１本分にするような構成となっ
ている。Ｚワード線Ｚ１とＺワード線Ｚ２は、左側では
Ｚワード線Ｚ１が上側に、Ｚワード線Ｚ２が下側にそれ
ぞれ配置され、右側では逆にＺワード線Ｚ１が下側に、
Ｚワード線Ｚ２が上側にそれぞれ配置され、その中心部
分は、Ｚワード線Ｚ１，Ｚ２が分割されて配置され、こ
の分割されたＺワード線Ｚ１の方は上側と下側との第２
層のメタル配線、左側の第１層のメタル配線で接続さ
れ、Ｚワード線Ｚ２の方は中央側の第２層のメタル配線
で接続されている。なお、第２層のメタル配線には、コ
ンタクトの部分までの縦方向の配線も含まれる。
【００４９】従って、本実施の形態のシングルチップマ
イクロコンピュータにおいては、データ側とリファレン
ス側との副ビット線Ｓｂ１１，Ｓｂ２１（Ｓｂ１２，Ｓ
ｂ２２）を選択するために、メタル配線のＺワード線Ｚ
１（Ｚ２）のみを選択することで、前記実施の形態１と
同様の効果が得られるとともに、メタル配線を用いてＺ
ワード線Ｚ１，Ｚ２の負荷をＺワード線１本分にするこ
とができる。すなわち、メタル配線を２本分選択する
が、ゲート容量は１本分であるため、Ｚワード線Ｚ１，
Ｚ２の負荷は１本分とほぼ同じである。これにより、前
記実施の形態１に比べて交差セルがないので、コンタク
トによるＺワード線Ｚ１，Ｚ２の抵抗の増加がない。ま
た、コンタクト部分でのエレクトロマイグレーションが
なく、信頼性が向上する。
イクロコンピュータにおいては、データ側とリファレン
ス側との副ビット線Ｓｂ１１，Ｓｂ２１（Ｓｂ１２，Ｓ
ｂ２２）を選択するために、メタル配線のＺワード線Ｚ
１（Ｚ２）のみを選択することで、前記実施の形態１と
同様の効果が得られるとともに、メタル配線を用いてＺ
ワード線Ｚ１，Ｚ２の負荷をＺワード線１本分にするこ
とができる。すなわち、メタル配線を２本分選択する
が、ゲート容量は１本分であるため、Ｚワード線Ｚ１，
Ｚ２の負荷は１本分とほぼ同じである。これにより、前
記実施の形態１に比べて交差セルがないので、コンタク
トによるＺワード線Ｚ１，Ｚ２の抵抗の増加がない。ま
た、コンタクト部分でのエレクトロマイグレーションが
なく、信頼性が向上する。
【００５０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５１】たとえば、前記実施の形態においては、シ
ングルチップマイクロコンピュータに適用した場合につ
いて説明したが、これに限定されるものではなく、汎用
の半導体メモリを内蔵したマイクロコンピュータや、Ｄ
ＲＡＭ、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュ、ＦＲＡＭなどの半導体メモリなどに適用する
ことができる。すなわち、階層ビット線構造（主ビット
線と副ビット線とを備える）を持ち、差動センス方式を
用い、メモリセルの情報がデータ側の副ビット線のみに
現れる半導体メモリ全般に広く適用可能である。
ングルチップマイクロコンピュータに適用した場合につ
いて説明したが、これに限定されるものではなく、汎用
の半導体メモリを内蔵したマイクロコンピュータや、Ｄ
ＲＡＭ、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュ、ＦＲＡＭなどの半導体メモリなどに適用する
ことができる。すなわち、階層ビット線構造（主ビット
線と副ビット線とを備える）を持ち、差動センス方式を
用い、メモリセルの情報がデータ側の副ビット線のみに
現れる半導体メモリ全般に広く適用可能である。
【００５２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】(1).１本のＺワード線にデータ側とリファ
レンス側との副ビット線を選択するＺ−ＭＯＳトランジ
スタを接続するため、１本のＺワード線を選択すること
で、データ側とリファレンス側との副ビット線の両方を
選択することが可能となる。
レンス側との副ビット線を選択するＺ−ＭＯＳトランジ
スタを接続するため、１本のＺワード線を選択すること
で、データ側とリファレンス側との副ビット線の両方を
選択することが可能となる。
【００５４】(2).データ側とリファレンス側とのＺ−Ｍ
ＯＳトランジスタが同一のＺワード線に接続されてい
て、距離が近いため、データ側とリファレンス側との副
ビット線を選択する時間のスキューを非常に小さくする
ことが可能となる。
ＯＳトランジスタが同一のＺワード線に接続されてい
て、距離が近いため、データ側とリファレンス側との副
ビット線を選択する時間のスキューを非常に小さくする
ことが可能となる。
【００５５】(3).データ側とリファレンス側とのＺ−Ｍ
ＯＳトランジスタが同一のＺワード線に接続されている
ため、Ｚワード線がノイズの影響を受けても、データ側
とリファレンス側とで影響をほぼ等しくすることが可能
となる。
ＯＳトランジスタが同一のＺワード線に接続されている
ため、Ｚワード線がノイズの影響を受けても、データ側
とリファレンス側とで影響をほぼ等しくすることが可能
となる。
【００５６】(4).差動読み出し方式を用いているため、
データ側とリファレンス側とに同等のノイズがのっても
影響を小さくすることが可能となる。
データ側とリファレンス側とに同等のノイズがのっても
影響を小さくすることが可能となる。
【００５７】(5).読み出し時に選択するＺワード線の本
数が減るので、選択されたＺワード線の負荷の総和を低
減することが可能となる。
数が減るので、選択されたＺワード線の負荷の総和を低
減することが可能となる。
【００５８】(6).前記(5) により、Ｚワード線の負荷の
総和が低減されるので、読み出し時の電流を低減するこ
とが可能となる。
総和が低減されるので、読み出し時の電流を低減するこ
とが可能となる。
【００５９】(7).前記(6) により、読み出し時の電流が
減るので、電源回路が小さくすることが可能となる。
減るので、電源回路が小さくすることが可能となる。
【００６０】(8).前記(1) 〜(7) により、階層ビット線
構造を持ち、差動センス方式を用い、メモリセルの情報
がデータ側の副ビット線のみに現れる半導体メモリ、さ
らにこれを内蔵したマイクロコンピュータにおいて、ス
キューの低減により高速動作を可能とし、ノイズに強
く、電流低減を図り、さらに電源回路の縮小による面積
低減を実現することが可能となる。
構造を持ち、差動センス方式を用い、メモリセルの情報
がデータ側の副ビット線のみに現れる半導体メモリ、さ
らにこれを内蔵したマイクロコンピュータにおいて、ス
キューの低減により高速動作を可能とし、ノイズに強
く、電流低減を図り、さらに電源回路の縮小による面積
低減を実現することが可能となる。
【図１】本発明の実施の形態１であるシングルチップマ
イクロコンピュータを示す機能ブロック図である。
イクロコンピュータを示す機能ブロック図である。
【図２】本発明の実施の形態１のシングルチップマイク
ロコンピュータにおいて、メモリモジュールを示す機能
ブロック図である。
ロコンピュータにおいて、メモリモジュールを示す機能
ブロック図である。
【図３】本発明の実施の形態１のシングルチップマイク
ロコンピュータにおいて、Ｚワード線周辺を示す回路図
である。
ロコンピュータにおいて、Ｚワード線周辺を示す回路図
である。
【図４】本発明の実施の形態１のシングルチップマイク
ロコンピュータにおいて、図３に対応するレイアウト図
である。
ロコンピュータにおいて、図３に対応するレイアウト図
である。
【図５】本発明の実施の形態１のシングルチップマイク
ロコンピュータにおいて、Ｙセレクタおよび差動センス
アンプを示す回路図である。
ロコンピュータにおいて、Ｙセレクタおよび差動センス
アンプを示す回路図である。
【図６】本発明の実施の形態２であるシングルチップマ
イクロコンピュータにおいて、Ｚワード線周辺を示すレ
イアウト図である。
イクロコンピュータにおいて、Ｚワード線周辺を示すレ
イアウト図である。
【図７】本発明の実施の形態３であるシングルチップマ
イクロコンピュータにおいて、Ｚワード線周辺を示すレ
イアウト図である。
イクロコンピュータにおいて、Ｚワード線周辺を示すレ
イアウト図である。
【図８】本発明の前提となるフラッシュメモリモジュー
ルにおいて、Ｚワード線周辺を示す回路図である。
ルにおいて、Ｚワード線周辺を示す回路図である。
【図９】本発明の前提となるフラッシュメモリモジュー
ルにおいて、図８に対応するレイアウト図である。
ルにおいて、図８に対応するレイアウト図である。
１ メモリモジュール ２ ＣＰＵ ３ ＲＡＭ ４ ＤＭＡＣ ５ ＰＬＬ ６ タイマ ７ ポート ８ 内部バス １１，１１ａ，１１ｂ メモリマット １２ デコーダ・ドライバ １３ Ｙセレクタ １４ 差動センスアンプ １５ 入出力回路 １６ 制御回路 １７ 電源回路 ２１，２１ａ 交差セル Ｘ１〜Ｘ６ ワード線 Ｓｂ１１，Ｓｂ１２，Ｓｂ２１，Ｓｂ２２ 副ビット線 ＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ２６ メモリセル ＺＭ１１，ＺＭ１２，ＺＭ２１，ＺＭ２２ Ｚ−ＭＯＳ
トランジスタ Ｚ１〜Ｚ４ Ｚワード線 Ｍｂ１〜Ｍｂ４ 主ビット線 ＮＭ１〜ＮＭ７ ｎＭＯＳトランジスタ ＰＭ１，ＰＭ２ ｐＭＯＳトランジスタ
トランジスタ Ｚ１〜Ｚ４ Ｚワード線 Ｍｂ１〜Ｍｂ４ 主ビット線 ＮＭ１〜ＮＭ７ ｎＭＯＳトランジスタ ＰＭ１，ＰＭ２ ｐＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD07 AE06 AE08 5F001 AB02 AD12 AD41 AD51 AD52 5F083 EP22 ER22 GA05 GA09 GA12 GA30 LA00 LA03 LA10 LA12 LA16 ZA13
Claims (7)
- 【請求項１】 階層ビット線構造を持ち、副ビット線
と、副ビット線選択ＭＯＳトランジスタと、副ビット線
選択ワード線とを備え、差動センス時にデータ側とリフ
ァレンス側との副ビット線選択ＭＯＳトランジスタをオ
ンさせ、データ側の副ビット線とリファレンス側の副ビ
ット線とが１対１に対応する副ビット線選択回路を有
し、前記副ビット線選択回路は、前記副ビット線選択ワ
ード線をレイアウト的に交差させる交差セルを備えるこ
とを特徴とする半導体装置。 - 【請求項２】 階層ビット線構造を持ち、副ビット線
と、副ビット線選択ＭＯＳトランジスタと、複数のビッ
ト線を選択する副ビット線選択ワード線と、前記副ビッ
ト線選択ワード線を接続するメタル配線とを備え、差動
センス時にデータ側とリファレンス側との副ビット線選
択ＭＯＳトランジスタをオンさせ、データ側の副ビット
線とリファレンス側の副ビット線とが１対１に対応する
副ビット線選択回路を有し、前記副ビット線選択回路
は、前記副ビット線選択ワード線をレイアウト的に交差
して接続させるメタル配線の交差セルを備えることを特
徴とする半導体装置。 - 【請求項３】 階層ビット線構造を持ち、副ビット線
と、副ビット線選択ＭＯＳトランジスタと、複数のビッ
ト線を選択する副ビット線選択ワード線と、前記副ビッ
ト線選択ワード線を接続するメタル配線とを備え、差動
センス時にデータ側とリファレンス側との副ビット線選
択ＭＯＳトランジスタをオンさせ、データ側の副ビット
線とリファレンス側の副ビット線とが１対１に対応する
副ビット線選択回路を有し、前記副ビット線選択回路
は、前記副ビット線選択ワード線を交互にメタル配線で
接続することを特徴とする半導体装置。 - 【請求項４】 請求項１、２または３記載の半導体装置
であって、前記副ビット線選択回路を含み、複数のメモ
リセルからなるメモリマットと、前記メモリマット内の
任意のメモリセルを選択するためのデコーダ・ドライバ
と、前記選択されたメモリセルに対する情報の入出力を
行うためのＹセレクタ、差動センスアンプおよび入出力
回路などを有するメモリモジュールからなることを特徴
とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置であって、前
記メモリモジュールと、内部回路の制御／処理を司るＣ
ＰＵと、データの読み出し／書き込みが可能なＲＡＭな
どを有するシングルチップマイクロコンピュータからな
ることを特徴とする半導体装置。 - 【請求項６】 階層ビット線構造を持ち、副ビット線
と、副ビット線選択ＭＯＳトランジスタと、副ビット線
選択ワード線とを備え、差動センス時にデータ側とリフ
ァレンス側との副ビット線選択ＭＯＳトランジスタをオ
ンさせ、データ側の副ビット線とリファレンス側の副ビ
ット線とが１対１に対応する副ビット線選択回路を有
し、１本の副ビット線選択ワード線を選択して、前記デ
ータ側の副ビット線と前記リファレンス側の副ビット線
との両方を選択することを特徴とする半導体装置の副ビ
ット線選択方法。 - 【請求項７】 階層ビット線構造を持ち、副ビット線
と、副ビット線選択ＭＯＳトランジスタと、複数のビッ
ト線を選択する副ビット線選択ワード線と、前記副ビッ
ト線選択ワード線を接続するメタル配線とを備え、差動
センス時にデータ側とリファレンス側との副ビット線選
択ＭＯＳトランジスタをオンさせ、データ側の副ビット
線とリファレンス側の副ビット線とが１対１に対応する
副ビット線選択回路を有し、前記副ビット線選択ワード
線と同等負荷を接続するメタル配線を選択して、前記デ
ータ側の副ビット線と前記リファレンス側の副ビット線
との両方を選択することを特徴とする半導体装置の副ビ
ット線選択方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22006399A JP2001044394A (ja) | 1999-08-03 | 1999-08-03 | 半導体装置およびその副ビット線選択方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22006399A JP2001044394A (ja) | 1999-08-03 | 1999-08-03 | 半導体装置およびその副ビット線選択方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044394A true JP2001044394A (ja) | 2001-02-16 |
Family
ID=16745366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22006399A Pending JP2001044394A (ja) | 1999-08-03 | 1999-08-03 | 半導体装置およびその副ビット線選択方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228446A (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| WO2006025091A1 (ja) * | 2004-08-30 | 2006-03-09 | Renesas Technology Corp. | 半導体集積回路 |
-
1999
- 1999-08-03 JP JP22006399A patent/JP2001044394A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228446A (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP4494820B2 (ja) * | 2004-02-16 | 2010-06-30 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
| WO2006025091A1 (ja) * | 2004-08-30 | 2006-03-09 | Renesas Technology Corp. | 半導体集積回路 |
| US7821824B2 (en) | 2004-08-30 | 2010-10-26 | Renesas Electronics Corporation | Semiconductor integrated circuit having buses with different data transfer rates |
| US7978545B2 (en) | 2004-08-30 | 2011-07-12 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| US8130571B2 (en) | 2004-08-30 | 2012-03-06 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| US8576643B2 (en) | 2004-08-30 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor integrated circuit |
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