JPH117762A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 センスアンプ電源配線における電圧低下・ノ
イズを抑え、相補共通データ線（コモンソース線）のセ
ンスアンプあたりの所要数を削減して、複数のメモリア
レイを備えるダイナミック型ＲＡＭ等の高速化・低コス
ト化を図る。 【解決手段】 ワード線及びビット線の延長方向にそれ
ぞれ分割されてなる複数のメモリアレイをそれぞれ含み
選択的にかつ所定数ずつ同時に活性状態とされる複数の
メモリマットを備えるダイナミック型ＲＡＭ等におい
て、メモリマットＭＡＴ００〜ＭＡＴ０７ならびにＭＡ
Ｔ１０〜ＭＡＴ１７等を、少なくとも横方向つまりビッ
ト線の延長方向に直列配置し、例えば１６個のメモリマ
ットを同時に活性状態とするとともに、同時に活性状態
とされるメモリマットのそれぞれにおいて、同一のカラ
ムアドレスが割り当てられる例えば１個、合計１６個の
メモリアレイつまりセンスアンプを活性状態とする。こ
れにより、センスアンプに沿って配置される電源電圧供
給線及び接地電位供給線に流れる電流を削減し、相補共
通データ線のセンスアンプあたりの所要数を削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、選択的にかつ所定数ずつ同時に活性状態
とされる複数のメモリアレイを具備するダイナミック型
ＲＡＭならびにその高速化・低コスト化に利用して特に
有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにその交点に格子状に配置されるダイナミ
ック型メモリセルを含むメモリアレイを基本構成要素と
するダイナミック型ＲＡＭ（ランダムアクセスメモリ）
がある。ダイナミック型ＲＡＭはセンスアンプを具備
し、このセンスアンプは、メモリアレイの各相補ビット
線に対応して設けられコモンソース線に電源電圧又は接
地電位が供給されることで選択的にかつ一斉に動作状態
とされる複数の単位増幅回路を含む。

【０００３】一方、ダイナミック型ＲＡＭの高集積化・
大容量化が進む中、そのメモリアレイをワード線及びビ
ット線の延長方向に分割し、所定数ずつ選択的に活性状
態とすることにより高速化・低消費電力化を図る方法が
知られている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、図９に示されるようなダイナミック型
ＲＡＭを開発し、次のような問題点に直面した。すなわ
ち、このダイナミック型ＲＡＭは、それぞれ８個のメモ
リマットＭＡＴ００〜ＭＡＴ０７等を含む４個のメモリ
ブロックＭＢ０〜ＭＢ３を備え、これらのメモリブロッ
クを構成するメモリマットのそれぞれは、ワード線及び
ビット線の延長方向にそれぞれ４分割されてなる１６個
のメモリアレイを備える。また、ダイナミック型ＲＡＭ
は、いわゆる×１６ビット構成とされ、１６ビットの記
憶データを同時に書き込み又は読み出すことができる。
ダイナミック型ＲＡＭが選択状態とされるとき、メモリ
ブロックＭＢ０〜ＭＢ３は、ＭＢ０及びＭＢ１あるいは
ＭＢ２及びＭＢ３の組み合わせで２個ずつ同時に活性状
態とされ、活性状態とされるメモリブロックでは、従来
のダイナミック型ＲＡＭで一般的手法として行われるよ
うに、ワード線の延長方向に配置される４個のメモリア
レイが同時に活性状態とされる。

【０００５】ところが、ダイナミック型ＲＡＭの大容量
化が進み、メモリアレイあたりのビット線数ｂｍが増え
ると、ワード線の延長方向にある４個のメモリアレイに
対応するセンスアンプでは合計４×ｂｍ個の単位増幅回
路が一斉に動作状態となり、これらのセンスアンプに沿
って配置された横方向の電源配線には比較的大きな動作
電流が流れる。言うまでもなく、これらの電源配線の配
線幅はダイナミック型ＲＡＭの高集積化にともなって小
さくなり、その抵抗値は大きくなりつつある。このた
め、電源配線における電圧低下やノイズが大きくなり、
これによってセンスアンプひいてはダイナミック型ＲＡ
Ｍの高速化が制約を受ける。

【０００６】一方、ダイナミック型ＲＡＭが×１６ビッ
ト構成とされることで、同時に活性状態とされる４個の
センスアンプには、それぞれ４組の相補共通データ線
（コモンソース線）が必要となる。このことは、ダイナ
ミック型ＲＡＭの多ビット化が進むにしたがってセンス
アンプのレイアウト所要面積を増大させ、ダイナミック
型ＲＡＭのチップサイズの増大・低コスト化を招く結果
となっている。

【０００７】この発明の目的は、センスアンプ電源配線
における電圧低下・ノイズを抑え、相補共通データ線の
センスアンプあたり所要数を削減することにある。この
発明の他の目的は、選択的に活性状態とされる複数のメ
モリアレイを具備するダイナミック型ＲＡＭ等の高速化
・低コスト化を図ることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ワード線及びビット線の延長
方向にそれぞれ分割されてなる複数のメモリアレイをそ
れぞれ含み選択的にかつ所定数ずつ同時に活性状態とさ
れる複数のメモリマットを備えるダイナミック型ＲＡＭ
等において、メモリマットを、少なくとも横方向つまり
ビット線の延長方向に直列配置し、これらのメモリマッ
トを同時に活性状態とするとともに、同時に活性状態と
されるメモリマットのそれぞれでは、同一のカラムアド
レスが割り当てられる例えば１個のメモリアレイつまり
センスアンプのみを活性状態とする。

【００１０】上記した手段によれば、センスアンプに沿
って配置される電源配線に流される動作電流を削減し、
各電源配線における電圧低下・ノイズを抑制することが
できるとともに、相補共通データ線のセンスアンプあた
りの所要数を同時活性化されるメモリマット数が増えた
分削減し、センスアンプのレイアウト所要面積を縮小す
ることができる。この結果、選択的に活性状態とされる
複数のメモリアレイを具備するダイナミック型ＲＡＭ等
の高速化を図ることができるとともに、そのチップサイ
ズを縮小し、低コスト化を図ることができる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３を備
え、これらのメモリブロックそれぞれは、図のメモリブ
ロックＭＢ０に代表して示されるように、レイアウト面
積の大半を占めて配置されるメモリアレイＭＡＲＹと、
その直接周辺回路となるＸアドレスデコーダＸＤ，セン
スアンプＳＡならびにＹアドレスデコーダＹＤとを備え
る。

【００１３】なお、この実施例のダイナミック型ＲＡＭ
において、メモリブロックＭＢ０〜ＭＢ３のそれぞれ
は、実際には８個のメモリマットＭＡＴ００〜ＭＡＴ０
７ないしＭＡＴ３０〜ＭＡＴ３７からなり、これらのメ
モリマットを構成するメモリアレイＭＡＲＹならびに直
接周辺回路は、ワード線及びビット線の延長方向にそれ
ぞれ４分割される。また、メモリブロックＭＢ０〜ＭＢ
３は、後述するように、メモリブロックＭＢ０及びＭＢ
１あるいはＭＢ２及びＭＢ３の組み合わせで同時に活性
状態とされ、同時に活性状態とされる２個のメモリブロ
ックからそれぞれ８個のメモリマットが同時に活性状態
とされる。さらに、ダイナミック型ＲＡＭは、いわゆる
シェアドセンス方式を採り、メモリブロックＭＢ０〜Ｍ
Ｂ３の各メモリマットを構成するメモリアレイＭＡＲＹ
は、対応するセンスアンプＳＡを挟んで対構成とされ
る。メモリブロックＭＢ０〜ＭＢ３，メモリマットＭＡ
Ｔ００〜ＭＡＴ０７ないしＭＡＴ３０〜ＭＡＴ３７なら
びにメモリアレイＭＡＲＹの具体的構成及びレイアウト
等については、後で詳細に説明する。

【００１４】メモリブロックＭＢ０〜ＭＢ３のメモリア
レイＭＡＲＹは、図の垂直方向に平行して配置される所
定数のワード線と、水平方向に平行して配置される所定
数組の相補ビット線とをそれぞれ含む。これらのワード
線及び相補ビット線の交点には、情報蓄積キャパシタ及
びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミッ
ク型メモリセルがそれぞれ格子状に配置される。

【００１５】メモリブロックＭＢ０〜ＭＢ３のメモリア
レイＭＡＲＹを構成するワードは、図の下方において対
応するＸアドレスデコーダＸＤに結合され、それぞれ択
一的に選択状態とされる。これらのＸアドレスデコーダ
には、ＸプリデコーダＰＸから所定ビットのプリデコー
ド信号が共通に供給され、タイミング発生回路ＴＧから
内部制御信号ＸＤＧが共通に供給される。また、Ｘプリ
デコーダＰＸには、ＸアドレスバッファＸＢからｉ＋１
ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ＊（ここ
で、例えば非反転内部アドレス信号Ｘ０Ｔ及び反転内部
アドレス信号Ｘ０Ｂを、合わせて相補内部アドレス信号
Ｘ０＊のように＊を付して表す。また、それが有効とさ
れるとき選択的にハイレベルとされるいわゆる非反転信
号については、その信号名称の末尾にＴを付して表し、
それが有効とされるとき選択的にロウレベルとされるい
わゆる反転信号についてはＢを付して表す。以下同様）
が供給される。さらに、ＸアドレスバッファＸＢには、
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＸＬが供給される。なお、Ｘア
ドレスバッファＸＢにより形成される相補内部アドレス
信号Ｘ０＊〜Ｘｉ＊の所定の３ビットつまりＸｋ＊〜Ｘ
ｋ＋２＊は、マットコントローラＭＣにも供給される。

【００１６】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬ
に従って取り込み、保持するとともに、これらのＸアド
レス信号をもとに相補内部アドレス信号Ｘ０＊〜Ｘｉ＊
を形成し、ＸプリデコーダＰＸ及びマットコントローラ
ＭＣに供給する。また、ＸプリデコーダＰＸは、Ｘアド
レスバッファＸＢから供給される相補内部アドレス信号
Ｘ０＊〜Ｘｉ＊を所定ビットずつ組み合わせてデコード
し、対応するプリデコード信号を択一的にハイレベルと
する。さらに、メモリブロックＭＢ０〜ＭＢ３の各Ｘア
ドレスデコーダＸＤは、内部制御信号ＸＤＧのハイレベ
ルを受けてそれぞれ選択的に動作状態とされ、Ｘプリデ
コーダＰＸから供給されるプリデコード信号を所定の条
件で組み合わせ、各メモリアレイＭＡＲＹの対応するワ
ード線を択一的にハイレベルの選択状態とする。

【００１７】一方、マットコントローラＭＣは、Ｘアド
レスバッファＸＢから供給される相補内部アドレス信号
Ｘｋ＊〜Ｘｋ＋２＊をデコードし、その出力信号の対応
するビットを択一的にハイレベルとする。これらの出力
信号は、アレイ駆動回路ＡＤを経た後、アレイ選択信号
ＡＳ０〜ＡＳＦとなる。マットコントローラＭＣ及びア
レイ駆動回路ＡＤの具体的構成については、後で詳細に
説明する。

【００１８】なお、メモリブロックＭＢ０〜ＭＢ３は、
前述のように、それぞれ８個のメモリマットＭＡＴ００
〜ＭＡＴ０７ないしＭＡＴ３０〜ＭＡＴ３７に分割さ
れ、各メモリマットのメモリアレイＭＡＲＹは、ビット
線の延長方向にそれぞれ４分割される。このため、Ｘア
ドレスデコーダＸＤを含む直接周辺回路も、実際には４
個のメモリアレイに対応してそれぞれ分割されるととも
に、分割されたメモリアレイの両側に配置されるワード
線駆動回路ＷＤＬ及びＷＤＲを含む。このことを含む直
接周辺回路のレイアウトについては、後で詳細に説明す
る。

【００１９】次に、メモリブロックＭＢ０〜ＭＢ３の各
メモリアレイＭＡＲＹを構成する相補ビット線は、図の
左方において対応するセンスアンプＳＡに結合され、こ
れを介して相補共通データ線ＣＤ０＊〜ＣＤ７＊あるい
はＣＤ８＊〜ＣＤＦ＊（ここで、その設置数が１０を超
える信号線及びブロック等の１０以降の追番について
は、アルファベットで表示する。以下同様）に８組ず
つ、合計１６組ずつ選択的に接続される。メモリブロッ
クＭＢ０〜ＭＢ３のセンスアンプＳＡには、対応するＹ
アドレスデコーダＹＤから所定ビットのビット線選択信
号がそれぞれ共通に供給されるとともに、タイミング発
生回路ＴＧから相補センスアンプ駆動信号ＳＡＥ＊，プ
リチャージ制御信号ＰＣならびにシェアド制御信号ＳＨ
Ｌ及びＳＨＲが共通に供給される。また、メモリブロッ
クＭＢ０〜ＭＢ３の各ＹアドレスデコーダＹＤには、Ｙ
プリデコーダＹＰから所定ビットのプリデコード信号が
共通に供給されるとともに、タイミング発生回路ＴＧか
ら内部制御信号ＹＤＧが共通に供給される。Ｙプリデコ
ーダＹＰには、ＹアドレスバッファＹＢからｉ＋１ビッ
トの相補内部アドレス信号Ｙ０＊〜Ｙｉ＊が供給され
る。さらに、ＹアドレスバッファＹＢには、外部のアク
セス装置からアドレス入力端子Ａ０〜Ａｉを介してＹア
ドレス信号ＡＹ０〜ＡＹｉが時分割的に供給されるとと
もに、タイミング発生回路ＴＧから内部制御信号ＹＬが
供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに相補内
部アドレス信号Ｙ０＊〜Ｙｉ＊を形成し、Ｙプリデコー
ダＹＰに供給する。ＹプリデコーダＹＰは、Ｙアドレス
バッファＹＢから供給される相補内部アドレス信号Ｙ０
＊〜Ｙｉ＊を所定ビットずつ組み合わせてデコードし、
プリデコード信号を選択的に形成して、メモリブロック
ＭＢ０〜ＭＢ３の各ＹアドレスデコーダＹＤに供給す
る。さらに、メモリブロックＭＢ０〜ＭＢ３の各Ｙアド
レスデコーダＹＤは、内部制御信号ＹＤＧのハイレベル
を受けてそれぞれ選択的に動作状態とされ、Ｙプリデコ
ーダＹＰから供給されるプリデコード信号を組み合わ
せ、その出力信号たるビット線選択信号の対応するビッ
トをそれぞれ択一的にハイレベルとする。

【００２１】メモリブロックＭＢ０〜ＭＢ３のセンスア
ンプＳＡは、対応するメモリアレイＭＡＲＹの各相補ビ
ット線に対応して設けられる所定数の単位回路をそれぞ
れ含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差結合されてなる単位増幅回路と、３
個のＮチャンネルＭＯＳＦＥＴが組み合わせされてなる
ビット線プリチャージ回路と、Ｎチャンネル型の一対の
スイッチＭＯＳＦＥＴとを含む。このうち、各単位回路
の単位増幅回路は、相補センスアンプ駆動信号ＳＡＥ＊
の有効レベルを受けて選択的にかつ一斉に動作状態とさ
れ、対応するメモリアレイＭＡＲＹの選択されたワード
線に結合される所定数のメモリセルから対応する相補ビ
ット線を介して出力される微小読み出し信号をそれぞれ
増幅し、ハイレベル又はロウレベルの２値読み出し信号
とする。

【００２２】一方、各単位回路のビット線プリチャージ
回路を構成する３個のプリチャージＭＯＳＦＥＴは、プ
リチャージ制御信号ＰＣのハイレベルを受けて選択的に
オン状態となり、メモリアレイＭＡＲＹの対応する相補
ビット線の非反転及び反転信号線を電源電圧及び接地電
位間の中間電位ＨＶＣにプリチャージする。また、各単
位回路のスイッチＭＯＳＦＥＴ対は、ビット線選択信号
の対応するビットがハイレベルとされることでそれぞれ
選択的にオン状態となり、メモリアレイＭＡＲＹの対応
する８組の相補ビット線と相補共通データ線ＣＤ０＊〜
ＣＤ７＊あるいはＣＤ８＊〜ＣＤＦ＊の対応するビット
との間を選択的に接続状態とする。前述のように、メモ
リブロックＭＢ０〜ＭＢ３は、ＭＢ０及びＭＢ１あるい
はＭＢ２及びＭＢ３の組み合わせで２個ずつ同時に活性
状態とされる。このとき、活性状態とされるメモリブロ
ックからは、それぞれ８組の相補ビット線が選択され、
これによって合計１６組の相補ビット線が選択状態とさ
れる。

【００２３】相補共通データ線ＣＤ０＊〜ＣＤＦ＊は、
メモリブロックＭＢ０及びＭＢ１あるいはＭＢ２及びＭ
Ｂ３のメインアンプＭＡの対応する単位回路に結合さ
れ、このメインアンプＭＡの各単位回路は、データ入出
力バスＩＯＢ０〜ＩＯＢ７あるいはＩＯＢ８〜ＩＯＢＦ
を介してデータ入出力回路ＩＯの対応する単位回路に結
合される。メモリブロックＭＢ０〜ＭＢ３のメインアン
プＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ７＊あるい
はＣＤ８＊〜ＣＤＦ＊に対応して設けられる８個の単位
回路をそれぞれ備え、これらの単位回路のそれぞれは、
ライトアンプ及びリードアンプを含む。また、データ入
出力回路ＩＯは、データ入出力バスＩＯＢ０〜ＩＯＢＦ
に対応して設けられる１６個の単位回路を備え、これら
の単位回路のそれぞれは、データ入力バッファ及びデー
タ出力バッファを含む。

【００２４】メインアンプＭＡの各単位回路のライトア
ンプの入力端子は、対応するデータ入出力バスＩＯＢ０
〜ＩＯＢ７あるいはＩＯＢ８〜ＩＯＢＦを介してデータ
入出力回路ＩＯの対応する単位回路のデータ入力バッフ
ァの出力端子に結合され、その出力端子は、対応する相
補共通データ線ＣＤ０＊〜ＣＤ７＊あるいはＣＤ８＊〜
ＣＤＦ＊に結合される。また、各単位回路のリードアン
プの入力端子は、対応する相補共通データ線ＣＤ０＊〜
ＣＤ７＊あるいはＣＤ８＊〜ＣＤＦ＊に結合され、その
出力端子は、対応するデータ入出力バスＩＯＢ０〜ＩＯ
Ｂ７あるいはＩＯＢ８〜ＩＯＢＦを介してデータ入出力
回路ＩＯの対応する単位回路のデータ出力バッファの入
力端子に結合される。データ入出力回路ＩＯの各単位回
路のデータ入力バッファの入力端子及びデータ出力バッ
ファの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ
Ｆにそれぞれ共通結合される。

【００２５】メインアンプＭＡの各単位回路のライトア
ンプには、タイミング発生回路ＴＧから内部制御信号Ｗ
Ｐが共通に供給される。また、データ入出力回路ＩＯの
各単位回路のデータ出力バッファには、タイミング発生
回路ＴＧから図示されない内部制御信号ＤＯＣが共通に
供給される。

【００２６】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
Ｆを介して供給される書き込みデータの対応するビット
を取り込み、データ入出力バスＩＯＢ０〜ＩＯＢ７ある
いはＩＯＢ８〜ＩＯＢＦを介して各メモリブロックのメ
インアンプＭＡの対応する単位回路のライトアンプに伝
達する。このとき、メインアンプＭＡの各単位回路のラ
イトアンプは、内部制御信号ＷＰのハイレベルを受けて
選択的に動作状態となり、対応するデータ入力バッファ
から伝達される書き込みデータを所定の相補書き込み信
号とした後、相補共通データ線ＣＤ０＊〜ＣＤ７＊ある
いはＣＤ８＊〜ＣＤＦ＊を介して対応するメモリアレイ
ＭＡＲＹの選択されたそれぞれ８個、合計１６個のメモ
リセルに書き込む。

【００２７】一方、メインアンプＭＡの各単位回路のリ
ードアンプは、ダイナミック型ＲＡＭが読み出しモード
で選択状態とされるとき、メモリアレイＭＡＲＹの選択
状態にある８個、合計１６個のメモリセルから相補共通
データ線ＣＤ０＊〜ＣＤ７＊あるいはＣＤ８＊〜ＣＤＦ
＊を介して出力される２値読み出し信号をさらに増幅
し、データ入出力バスＩＯＢ０〜ＩＯＢ７あるいはＩＯ
Ｂ８〜ＩＯＢＦを介してデータ入出力回路ＩＯの対応す
る単位回路のデータ出力バッファに伝達する。このと
き、データ入出力回路ＩＯの各単位回路のデータ出力バ
ッファは、内部制御信号ＤＯＣのハイレベルを受けて選
択的に動作状態となり、メインアンプＭＡの対応する単
位回路のリードアンプから伝達される読み出しデータ
を、データ入出力端子Ｄ０〜ＤＦを介して外部のアクセ
ス装置に出力する。

【００２８】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００２９】図２には、図１のダイナミック型ＲＡＭの
第１の実施例の基板配置図が示されている。同図をもと
に、この実施例のダイナミック型ＲＡＭの基板配置の概
要と選択形態について説明する。なお、図２では、枠線
内を黒く塗りつぶすことによって活性状態とされるブロ
ックを示し、枠線内に斜線を施すことによって他の組み
合わせで活性状態とされるブロックを示す。また、基板
配置に介する以下の記述では、図２の位置関係をもって
半導体基板面での上下左右を表す。

【００３０】図２において、この実施例のダイナミック
型ＲＡＭは、前述のように、４個のメモリブロックＭＢ
０〜ＭＢ３を備える。このうち、メモリブロックＭＢ０
は、半導体基板ＣＨＩＰの左上部に配置され、メモリブ
ロックＭＢ１は、その左下部に配置される。また、メモ
リブロックＭＢ２は、半導体基板ＣＨＩＰの右上部に配
置され、メモリブロックＭＢ３は、その右下部に配置さ
れる。

【００３１】ここで、メモリブロックＭＢ０〜ＭＢ３の
それぞれは、ビット線の延長方向に直列配置される８個
のメモリマットＭＡＴ００〜ＭＡＴ０７ないしＭＡＴ３
０〜ＭＡＴ３７を備え、これらのメモリマットのそれぞ
れは、ワード線及びビット線の延長方向にそれぞれ４分
割されてなる１６個のメモリアレイＭＡＲＹ０〜ＭＡＲ
ＹＦを備える。メモリアレイＭＡＲＹ０〜ＭＡＲＹＦ
は、そのワード線が図の水平方向に延長されるべく配置
され、ビット線方向に言わば縦積み配置される。また、
これらのメモリアレイの内側には、半導体基板ＣＨＩＰ
の縦の中心線を挟んで合計３２個のメインアンプＭＡが
縦列配置され、さらにその内側には、図示されないボン
ディングパッド列やデータ入出力回路ＩＯ等を含む間接
周辺回路が配置される。メモリブロックＭＢ０及びＭＢ
１間ならびにＭＢ２及びＭＢ３間には、半導体基板ＣＨ
ＩＰの横の中心線に沿って、ＸプリデコーダＰＸ，マッ
トコントローラＭＣならびにアレイ駆動回路ＡＤ等が配
置される。

【００３２】この実施例において、ダイナミック型ＲＡ
Ｍが選択状態とされるとき、メモリブロックＭＢ０〜Ｍ
Ｂ３は、前記のように、ＭＢ０及びＭＢ１あるいはＭＢ
２及びＭＢ３の組み合わせで選択的にかつ２個ずつ同時
に活性状態とされる。また、同時に活性状態とされる２
個のメモリマットＭＢ０及びＭＢ１あるいはＭＢ２及び
ＭＢ３では、それぞれ８個、合計１６個のメモリマット
ＭＡＴ００〜ＭＡＴ０７ならびにＭＡＴ１０〜ＭＡＴ１
７あるいはＭＡＴ２０〜ＭＡＴ２７ならびにＭＡＴ３０
〜ＭＡＴ３７が同時に活性状態とされるが、同時に活性
状態とされる１６個のメモリマットでは、同一のカラム
アドレスが割り当てられた１個のメモリアレイつまりセ
ンスアンプのみが択一的に活性状態とされる。

【００３３】これにより、この実施例のダイナミック型
ＲＡＭでは、図９のダイナミック型ＲＡＭに比較して、
各メモリマットのセンスアンプに沿って配置される電源
配線に流される動作電流が４分の１に小さくなるため、
相応して各電源配線における電圧低下・ノイズを抑制す
ることができる。また、ダイナミック型ＲＡＭが×１６
ビット構成とされるにもかかわらず、１６個のメモリマ
ットつまりメモリアレイが同時に活性状態とされること
で相補共通データ線のセンスアンプあたりの所要数は１
本で済み、これによってセンスアンプのレイアウト所要
面積が縮小される。この結果、ダイナミック型ＲＡＭの
高速化を図ることができるとともに、そのチップサイズ
を縮小し、低コスト化を図ることができる。

【００３４】図３及び図４には、図１のダイナミック型
ＲＡＭのメモリマットＭＡＴ００ならびにその電源配線
又は選択信号配線に関する一実施例の部分的な拡大配置
図がそれぞれ示され、図５には、図３及び図４のメモリ
マットＭＡＴ００のメモリアレイＭＡＲＹ０及びその直
接周辺回路の一実施例のブロック図が示されている。こ
れらの図をもとに、メモリマットＭＡＴ００〜ＭＡＴ０
７ないしＭＡＴ３０〜ＭＡＴ３７のブロック構成及びレ
イアウトについて説明する。なお、図３では、太い実線
により電源電圧供給線を表し、太い点線により接地電位
供給線を表す。また、図５については、特に説明を加え
ないが、図３及び図４の説明に際して適宜参照された
い。さらに、以下の記述は、メモリマットＭＡＴ００を
例に説明を進めるが、メモリマットＭＡＴ０１〜ＭＡＴ
０７ないしＭＡＴ３０〜ＭＡＴ３７についてはこれと同
一構成とされるため、類推されたい。

【００３５】図３において、メモリマットＭＡＴ００
は、ワード線及びビット線の延長方向にそれぞれ４分割
されてなる合計１６個のメモリアレイＭＡＲＹ０〜ＭＡ
ＲＹＦを備える。すなわち、メモリマットＭＡＴ００
は、ワード線の延長方向つまり図の横方向において、４
個のメモリアレイＭＡＲＹ０・ＭＡＲＹ４・ＭＡＲＹ８
ならびにＭＡＲＹＣ，ＭＡＲＹ１・ＭＡＲＹ５・ＭＡＲ
Ｙ９ならびにＭＡＲＹＤ，ＭＡＲＹ２・ＭＡＲＹ６・Ｍ
ＡＲＹＡならびにＭＡＲＹＥあるいはＭＡＲＹ３・ＭＡ
ＲＹ７・ＭＡＲＹＢならびにＭＡＲＹＦとして４分割さ
れるとともに、ビット線の延長方向つまり図の縦方向に
おいて、４個のメモリアレイＭＡＲＹ０〜ＭＡＲＹ３，
ＭＡＲＹ４〜ＭＡＲＹ７，ＭＡＲＹ８〜ＭＡＲＹＢある
いはＭＡＲＹＣ〜ＭＡＲＹＦとして４分割される。

【００３６】メモリアレイＭＡＲＹ０〜ＭＡＲＹＦの左
右には、対応するワード線駆動回路ＷＤＬ及びＷＤＲが
それぞれ配置され、これらのワード線駆動回路の外側つ
まり隣接するメモリアレイの中間には、対応するＸアド
レスデコーダＸＤがそれぞれ配置される。また、各メモ
リアレイの上下には、対応するセンスアンプＳＡがそれ
ぞれ配置され、各センスアンプＳＡの両側には、対応す
るセンスアンプ駆動回路ＳＡＤＬ及びＳＡＤＲがそれぞ
れ配置される。

【００３７】この実施例において、ダイナミック型ＲＡ
Ｍはいわゆる千鳥配置方式を採り、センスアンプＳＡの
それぞれは、その両側に配置された一対のメモリアレイ
によって共有される。また、ＸアドレスデコーダＸＤ
は、両端に配置されたものを除き、その両側に配置され
た一対のワード線駆動回路ＷＤＬ及びＷＤＲによってそ
れぞれ共有される。最下端のメモリアレイＭＡＲＹ０，
ＭＡＲＹ４，ＭＡＲＹ８ならびにＭＡＲＹＣの下方に
は、対応するアレイ駆動回路ＡＤがそれぞれ配置され、
その下方には、マットコントローラＭＣ及びＸプリデコ
ーダＰＸ等を含む間接周辺回路が配置される。右端のメ
モリアレイＭＡＲＹＣ〜ＭＡＲＹＦの内側には、図４に
示されるように、メインアンプＭＡが配置される。ま
た、メインアンプＭＡの上層には、第２層の金属配線層
Ｍ２からなる幅広の電源電圧供給線つまりＶＤＤ幹線及
び接地電位供給線つまりＶＳＳ幹線が縦方向に配置さ
れ、センスアンプＳＡの上層には、同じく第２層の金属
配線層Ｍ２からなる電源電圧供給線つまりＶＤＤ供給線
及び接地電位供給線つまりＶＳＳ供給線が横方向に配置
される。これらの電源電圧供給線及び接地電位供給線
は、ＶＤＤ幹線またはＶＳＳ幹線の近くで第１層の金属
配線層Ｍ１に一旦落とされた後、ＶＤＤ幹線またはＶＳ
Ｓ幹線と結合される。第２層の金属配線層Ｍ２は、第１
層の金属配線層Ｍ１に比較して充分に大きな膜厚を有
し、充分に小さな抵抗値とされる。

【００３８】次に、各ワード線駆動回路ＷＤＬ及びＷＤ
Ｒの上層には、図４に示されるように、対応するアレイ
駆動回路ＡＤを起点とするそれぞれ４対のアレイ選択信
号線ＡＳ０〜ＡＳ３ないしＡＳＣ〜ＡＳＦが、例えば第
２層の金属配線層Ｍ２を用いてそれぞれ縦方向に配置さ
れる。また、各センスアンプＳＡの上層には、対応する
メインアンプＭＡとの間を接続する一対の相補共通デー
タ線ＣＤ０＊と、タイミング発生回路ＴＧを起点とする
相補センスアンプ駆動信号ＳＡＥ＊，プリチャージ制御
信号ＰＣならびにシェアド制御信号ＳＨＬ及びＳＨＲと
が、例えば第１層の金属配線層Ｍ１を用いてそれぞれ横
方向に配置される。第２層の金属配線層Ｍ２からなるア
レイ選択信号線ＡＳ０〜ＡＳＦは、同じく第２層の金属
配線層Ｍ２からなる上記電源電圧供給線ＶＤＤ及び接地
電位供給線ＶＳＳの近くで第１層の金属配線層Ｍ１に一
旦落とされた後、交差配置される。

【００３９】図６には、図１のダイナミック型ＲＡＭに
含まれるマットコントローラＭＣ及びアレイ駆動回路Ａ
Ｄの一実施例の部分的な回路図が示されている。同図を
もとに、マットコントローラＭＣ及びアレイ駆動回路Ａ
Ｄの具体的構成及び動作について説明する。なお、アレ
イ駆動回路ＡＤは、上記図２〜図５から明らかなよう
に、メモリアレイ及びセンスアンプに対応して分散配置
される。

【００４０】図６において、マットコントローラＭＣ
は、その上方にある４個のメモリアレイＭＡＲＹ０〜Ｍ
ＡＲＹ３ないしＭＡＲＹＣ〜ＭＡＲＹＦに対応してそれ
ぞれ４個ずつ設けられる３入力のナンド（ＮＡＮＤ）ゲ
ートＮＡ１〜ＮＡ４ないしＮＡ５〜ＮＡ８を含む。これ
らのナンドゲートの第１ないし第３の入力端子には、Ｘ
アドレスバッファＸＢから３ビットの相補内部アドレス
信号Ｘｋ＊〜Ｘｋ＋２＊の非反転又は反転信号がそれぞ
れ所定の組み合わせで供給される。

【００４１】すなわち、例えば、メモリマットＭＡＴ０
０〜ＭＡＴ０７のメモリアレイＭＡＲＹ０に対応するナ
ンドゲートＮＡ１の第１の入力端子には、相補内部アド
レス信号Ｘｋ＊の反転信号つまり反転内部アドレス信号
ＸｋＢが供給され、その第２及び第３の入力端子には、
反転内部アドレス信号Ｘｋ＋１Ｂ及びＸｋ＋２Ｂがそれ
ぞれ供給される。また、メモリアレイＭＡＲＹ１に対応
するナンドゲートＮＡ２の第１の入力端子には、相補内
部アドレス信号Ｘｋ＊の非反転信号つまり非反転内部ア
ドレス信号ＸｋＴが供給され、その第２及び第３の入力
端子には、反転内部アドレス信号Ｘｋ＋１Ｂ及びＸｋ＋
２Ｂがそれぞれ供給される。さらに、メモリアレイＭＡ
ＲＹ２に対応するナンドゲートＮＡ３の第１及び第３の
入力端子には、反転内部アドレス信号ＸｋＢ及びＸｋ＋
２Ｂがそれぞれ供給され、その第２の入力端子には、非
反転内部アドレス信号Ｘｋ＋１Ｔが供給される。メモリ
アレイＭＡＲＹ３に対応するナンドゲートＮＡ４の第１
及び第２の入力端子には、非反転内部アドレス信号Ｘｋ
Ｔ及びＸｋ＋１Ｔがそれぞれ供給され、その第３の入力
端子には、反転内部アドレス信号Ｘｋ＋２Ｂが供給され
る。

【００４２】一方、メモリマットＭＡＴ００〜ＭＡＴ０
７のメモリアレイＭＡＲＹＣに対応するナンドゲートＮ
Ａ５の第１及び第２の入力端子には、反転内部アドレス
信号ＸｋＢ及びＸｋ＋１Ｂがそれぞれ供給され、その第
３の入力端子には、非反転内部アドレス信号Ｘｋ＋２Ｔ
が供給される。また、メモリアレイＭＡＲＹＤに対応す
るナンドゲートＮＡ６の第１及び第３の入力端子には、
非反転内部アドレス信号ＸｋＴ及びＸｋ＋２Ｔがそれぞ
れ供給され、その第２の入力端子には、反転内部アドレ
ス信号Ｘｋ＋１Ｂが供給される。さらに、メモリアレイ
ＭＡＲＹＥに対応するナンドゲートＮＡ７の第１の入力
端子には、反転内部アドレス信号ＸｋＢが供給され、そ
の第２及び第３の入力端子には、非反転内部アドレス信
号Ｘｋ＋１Ｔ及びＸｋ＋２Ｔがそれぞれ供給される。メ
モリアレイＭＡＲＹＦに対応するナンドゲートＮＡ８の
第１ないし第３の入力端子には、非反転内部アドレス信
号ＸｋＴ，Ｘｋ＋１ＴならびにＸｋ＋２Ｔがそれぞれ供
給される。

【００４３】ナンドゲートＮＡ１の出力信号は、アレイ
駆動回路ＡＤのインバータＶ１及びＶ２を経た後、メモ
リアレイＭＡＲＹ０ならびにその直接周辺回路を活性化
するためのアレイ選択信号ＡＳ０となる。また、ナンド
ゲートＮＡ２〜ＮＡ４の出力信号は、アレイ駆動回路Ａ
Ｄの対応するインバータＶ３及びＶ４，Ｖ５及びＶ６あ
るいはＶ７及びＶ８を経た後、それぞれメモリアレイＭ
ＡＲＹ１，ＭＡＲＹ２あるいはＭＡＲＹ３ならびにその
直接周辺回路を活性化するためのアレイ選択信号ＡＳ
１，ＡＳ２ならびにＡＳ３となり、さらにナンドゲート
ＮＡ５〜ＮＡ８の出力信号は、アレイ駆動回路ＡＤの対
応するインバータＶ９及びＶＡ，ＶＢ及びＶＣ，ＶＤ及
びＶＥあるいはＶＦ及びＶＧを経た後、それぞれメモリ
アレイＭＡＲＹＣ，ＭＡＲＹＤ，ＭＡＲＹＥあるいはＭ
ＡＲＹＦならびにその直接周辺回路を活性化するための
アレイ選択信号ＡＳＣ〜ＡＳＦとなる。

【００４４】これらのことから、アレイ選択信号ＡＳ０
は、反転内部アドレス信号ＸｋＢ，Ｘｋ＋１Ｂならびに
Ｘｋ＋２Ｂがともにハイレベルとされるとき、言い換え
るならば３ビットの相補内部アドレス信号Ｘｋ＊，Ｘｋ
＋１＊ならびにＸｋ＋２＊がともに論理“０”とされる
とき、選択的にハイレベルとされる。また、アレイ選択
信号ＡＳ１は、非反転内部アドレス信号ＸｋＴならびに
反転内部アドレス信号Ｘｋ＋１Ｂ及びＸｋ＋２Ｂがとも
にハイレベルとされるとき、言い換えるならば相補内部
アドレス信号Ｘｋ＊が論理“１”とされかつ相補内部ア
ドレス信号Ｘｋ＋１＊及びＸｋ＋２＊がともに論理
“０”とされるとき、選択的にハイレベルとされる。同
様に、例えばアレイ選択信号ＡＳ２は、相補内部アドレ
ス信号Ｘｋ＊及びＸｋ＋２＊が論理“０”とされかつ相
補内部アドレス信号Ｘｋ＋１＊が論理“１”とされるこ
とで選択的にハイレベルとされ、アレイ選択信号ＡＳＦ
は、相補内部アドレス信号Ｘｋ＊，Ｘｋ＋１＊ならびに
Ｘｋ＋２がともに論理“１”とされることで選択的にハ
イレベルとされる。

【００４５】図７には、図１のダイナミック型ＲＡＭの
センスアンプＳＡならびにセンスアンプ駆動回路ＳＡＤ
Ｌ及びＳＡＤＲの一実施例の回路図が示されている。同
図により、センスアンプＳＡならびにセンスアンプ駆動
回路ＳＡＤＬ及びＳＡＤＲの具体的構成及び動作につい
て説明する。なお、図７において、そのチャネル（バッ
クゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付されないＮチャンネルＭＯＳ
ＦＥＴと区別して示される。

【００４６】図７において、センスアンプＳＡは、例え
ばメモリアレイＭＡＲＹ０及びＭＡＲＹ１の相補ビット
線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位
回路を備え、これらの単位回路のそれぞれは、Ｐチャン
ネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ
８あるいはＰチャンネルＭＯＳＦＥＴＰ４及びＮチャン
ネルＭＯＳＦＥＴＮ９からなる一対のＣＭＯＳ（相補型
ＭＯＳ）インバータが交差結合されてなる単位増幅回路
と、Ｎチャンネル型の３個のプリチャージＭＯＳＮ５〜
Ｎ７が直並列結合されてなるビット線プリチャージ回路
と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮ３
及びＮ４とを含む。

【００４７】このうち、各単位増幅回路を構成するＭＯ
ＳＦＥＴＰ４及びＮ９の共通結合されたゲート、つまり
ＭＯＳＦＥＴＰ３及びＮ８の共通結合されたドレイン
は、各単位増幅回路の非反転入出力ノードｎｔとなり、
ＭＯＳＦＥＴＰ３及びＮ８の共通結合されたゲート、つ
まりＭＯＳＦＥＴＰ４及びＮ９の共通結合されたドレイ
ンは、その反転入出力ノードｎｂとなる。各単位増幅回
路の非反転入出力ノードｎｔ及び反転入出力ノードｎｂ
は、その下方において、Ｎチャンネル型の一対のシェア
ドＭＯＳＦＥＴＮＣ及びＮＤを介してメモリアレイＭＡ
ＲＹ０の対応する相補ビット線Ｂ０＊〜Ｂｎ＊にそれぞ
れ結合され、その上方において、Ｎチャンネル型の一対
のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介してメモリア
レイＭＡＲＹ１の対応する相補ビット線Ｂ０＊〜Ｂｎ＊
にそれぞれ結合される。

【００４８】シェアドＭＯＳＦＥＴＮＣ及びＮＤのゲー
トには、タイミング発生回路ＴＧからシェアド制御信号
ＳＨＬが共通に供給され、シェアドＭＯＳＦＥＴＮＡ及
びＮＢのゲートには、シェアド制御信号ＳＨＲが共通に
供給される。これにより、シェアドＭＯＳＦＥＴＮＣ及
びＮＤは、シェアド制御信号ＳＨＬのハイレベルを受け
て選択的にかつ一斉にオン状態となり、対応する単位増
幅回路の相補入出力ノードとメモリアレイＭＡＲＹ０の
対応する相補ビット線Ｂ０＊〜Ｂｎ＊との間を選択的に
接続状態とする。また、シェアドＭＯＳＦＥＴＮＡ及び
ＮＢは、シェアド制御信号ＳＨＲのハイレベルを受けて
選択的にかつ一斉にオン状態となり、対応する単位増幅
回路の相補入出力ノードとメモリアレイＭＡＲＹ１の対
応する相補ビット線Ｂ０＊〜Ｂｎ＊との間を選択的に接
続状態とする。

【００４９】センスアンプＳＡの各単位増幅回路を構成
するＭＯＳＦＥＴＰ３及びＰ４のソースは、コモンソー
ス線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ８及びＮ９
のソースは、コモンソース線ＣＳＮに共通結合される。
コモンソース線ＣＳＰには、後述するように、対応する
センスアンプ駆動回路ＳＡＤＬ及びＳＡＤＲから電源電
圧ＶＤＤが選択的に供給され、コモンソース線ＣＳＮに
は、接地電位ＶＳＳが選択的に供給される。これによ
り、各単位増幅回路は、コモンソース線ＣＳＰに電源電
圧ＶＤＤが供給されコモンソース線ＣＳＮに接地電位Ｖ
ＳＳが供給されることで選択的にかつ一斉に動作状態と
なり、メモリアレイＭＡＲＹ０又はＭＡＲＹ１の選択さ
れたワード線に結合されるｎ＋１個のメモリセルから対
応する相補ビット線Ｂ０＊〜Ｂｎ＊を介して出力される
微小読み出し信号をそれぞれ増幅して、ハイレベル又は
ロウレベルの２値読み出し信号とする。

【００５０】次に、センスアンプＳＡの各ビット線プリ
チャージ回路を構成するプリチャージＭＯＳＦＥＴＮ５
〜Ｎ７のゲートには、タイミング発生回路ＴＧからプリ
チャージ制御信号ＰＣが共通に供給され、プリチャージ
ＭＯＳＦＥＴＮ６及びＮ７の共通結合されたソースには
中間電位ＨＶＣが共通に供給される。これにより、各ビ
ット線プリチャージ回路のプリチャージＭＯＳＦＥＴＮ
５〜Ｎ７は、プリチャージ制御信号ＰＣのハイレベルを
受けて選択的にかつ一斉にオン状態となり、メモリアレ
イＭＡＲＹ０又はＭＡＲＹ１の対応する相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転及び反転信号線を中間電位ＨＶＣ
にプリチャージする。

【００５１】一方、センスアンプＳＡの各スイッチＭＯ
ＳＦＥＴＮ３及びＮ４のソースは、対応する単位増幅回
路の非反転入出力ノードｎｔ及び反転入出力ノードｎｂ
にそれぞれ結合され、そのドレインは、相補共通データ
線ＣＤ０＊の非反転又は反転信号線にそれぞれ共通結合
される。これらのスイッチＭＯＳＦＥＴＮ３及びＮ４の
ゲートには、ＹアドレスデコーダＹＤから対応するビッ
ト線選択信号ＹＳ０〜ＹＳｎがそれぞれ供給される。こ
れにより、スイッチＭＯＳＦＥＴＮ３及びＮ４は、対応
するビット線選択信号ＹＳ０〜ＹＳｎの択一的なハイレ
ベルを受けて選択的にオン状態となり、対応する単位増
幅回路の相補入出力ノードと相補共通データ線ＣＤ０＊
との間、つまりはメモリアレイＭＡＲＹ０又はＭＡＲＹ
１の対応する相補ビット線Ｂ０＊〜Ｂｎ＊との間を選択
的に接続状態とする。

【００５２】センスアンプ駆動回路ＳＡＤＬ及びＳＡＤ
Ｒは、特に制限されないが、電源電圧供給線ＶＤＤとコ
モンソース線ＣＳＰとの間に設けられるＰチャンネル型
の駆動ＭＯＳＦＥＴＰ１又はＰ２と、コモンソース線Ｃ
ＳＮと接地電位供給線ＶＳＳとの間に設けられるＮチャ
ンネル型の駆動ＭＯＳＦＥＴＮ１又はＮ２とをそれぞれ
含む。このうち、駆動ＭＯＳＦＥＴＰ１及びＰ２のゲー
トは、ナンドゲートＮＡＳ１又はＮＡＳ２の出力端子に
それぞれ結合され、駆動ＭＯＳＦＥＴＮ１及びＮ２のゲ
ートは、ノア（ＮＯＲ）ゲートＮＯＳ１又はＮＯＳ２の
出力端子にそれぞれ結合される。ナンドゲートＮＡＳ１
及びＮＡＳ２の一方の入力端子には、タイミング発生回
路ＴＧから非反転センスアンプ駆動信号ＳＡＥＴが共通
に供給され、その他方の入力端子には、アレイ駆動回路
ＡＤから対応するアレイ選択信号ＡＳ０が供給される。
また、ノアゲートＮＯＳ１及びＮＯＳ２の一方の入力端
子には、タイミング発生回路ＴＧから反転センスアンプ
駆動信号ＳＡＥＢが共通に供給され、その他方の入力端
子には、アレイ駆動回路ＡＤから対応するアレイ選択信
号ＡＳ０のインバータＶＨ又はＶＩによる反転信号が供
給される。

【００５３】これにより、駆動ＭＯＳＦＥＴＰ１及びＰ
２は、非反転センスアンプ駆動信号ＳＡＥＴがハイレベ
ルとされかつ対応するアレイ選択信号ＡＳ０がハイレベ
ルとされることで選択的にオン状態となり、センスアン
プＳＡのコモンソース線ＣＳＰに選択的に電源電圧ＶＤ
Ｄを供給する。また、駆動ＭＯＳＦＥＴＮ１及びＮ２
は、反転センスアンプ駆動信号ＳＡＥＢがロウレベルと
されかつ対応するアレイ選択信号ＡＳ０がハイレベルと
されることで選択的にオン状態となり、コモンソース線
ＣＳＮに選択的に接地電位ＶＳＳを供給する。コモンソ
ース線ＣＳＰに電源電圧ＶＤＤが供給されコモンソース
線ＣＳＮに接地電位ＶＳＳが供給されるとき、センスア
ンプＳＡでは、前述のように、ｎ＋１個の単位増幅回路
が一斉に動作状態となり、微小読み出し信号の増幅動作
が行われる。

【００５４】前記マットコントローラＭＣの説明から明
らかなように、アレイ選択信号ＡＳ０〜ＡＳＦは、相補
内部アドレス信号Ｘｋ＊〜Ｘｋ＋２＊に従って択一的に
ハイレベルとされる。このため、メモリマットＭＡＴ０
０では、アレイ選択信号ＡＳ０〜ＡＳＦの択一的なハイ
レベルを受けて対応するメモリアレイＭＡＲＹ０〜ＭＡ
ＲＹＦつまりセンスアンプＳＡが択一的に活性化され
る。また、この実施例のダイナミック型ＲＡＭは×１６
ビット構成とされ、各センスアンプＳＡには１組の相補
共通データ線しか設けられないが、例えば１６個のメモ
リマットＭＡＴ００〜ＭＡＴ０７ならびにＭＡＴ１０〜
ＭＡＴ１７が同時に活性状態とされ、これらのメモリマ
ットの同一カラムアドレスが割り当てられた例えばメモ
リアレイＭＡＲＹ０ならびにその直接周辺回路が同時に
活性状態とされる。

【００５５】以上の結果、この実施例のダイナミック型
ＲＡＭでは、図９のダイナミック型ＲＡＭに比較して、
各メモリマットのセンスアンプに沿って配置される電源
配線に流される動作電流が４分の１に小さくなるため、
相応して各電源配線における電圧低下・ノイズを抑制す
ることができる。また、ダイナミック型ＲＡＭが×１６
ビット構成とされるにもかかわらず、１６個のメモリマ
ットつまりメモリアレイが同時に活性状態とされること
で相補共通データ線のセンスアンプあたりの所要数が１
本で済み、これによってセンスアンプのレイアウト所要
面積が縮小される。これらの結果、ダイナミック型ＲＡ
Ｍ等の高速化を図ることができるとともに、そのチップ
サイズを縮小し、低コスト化を図ることができる。

【００５６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ワード線及びビット線の延長方向にそれぞれ分割
されてなる複数のメモリアレイをそれぞれ含み選択的に
かつ所定数ずつ同時に活性状態とされる複数のメモリマ
ットを備えるダイナミック型ＲＡＭ等において、メモリ
マットを、少なくとも横方向つまりビット線の延長方向
に直列配置し、これらのメモリマットを同時に活性状態
とするとともに、同時に活性状態とされるメモリマット
のそれぞれでは、同一のカラムアドレスが割り当てられ
る例えば１個のメモリアレイつまりセンスアンプのみを
活性状態とすることで、センスアンプに沿って配置され
る電源配線に流される動作電流を大幅に削減し、各電源
配線における電圧低下及びノイズを抑制することができ
るという効果が得られる。 （２）上記（１）項により、相補共通データ線のセンス
アンプあたりの所要数を同時活性化されるメモリマット
数が増えた分削減し、センスアンプのレイアウト所要面
積を縮小することができるという効果が得られる。 （３）上記（１）項及び（２）項により、選択的に活性
状態とされる複数のメモリアレイを具備するダイナミッ
ク型ＲＡＭ等の高速化を図り、そのチップサイズを縮小
して低コスト化を図ることができるという効果が得られ
る。

【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリブロックを備えることができるし、そのビット構
成も任意である。また、メモリアレイＭＡＲＹは、任意
数の冗長素子を含むことができる。ダイナミック型ＲＡ
Ｍは、アドレスマルチプレックス方式を採ることを必須
条件としないし、そのブロック構成や起動制御信号，ア
ドレス信号及び内部制御信号等の組み合わせ等は、種々
の実施形態を採りうる。

【００５８】図２ないし図４において、メモリブロック
ＭＢ０〜ＭＢ３は、任意数のメモリマットに分割するこ
とができるし、各メモリマットも、任意数のメモリアレ
イに分割できる。また、同時に活性状態とされるメモリ
ブロック，メモリマットならびにメモリアレイの数は、
任意に設定できるし、その組み合わせも同様である。電
源電圧供給線，接地電位供給線ならびにその他の選択信
号配線等に用いられる配線層は、ダイナミック型ＲＡＭ
に用意された金属配線層の数ならびにその材料等に応じ
て任意に選択することができる。さらに、半導体基板Ｃ
ＨＩＰは、任意の形状を採りうるし、その具体的な配置
も種々の実施形態を採りうる。

【００５９】図６及び図７において、センスアンプＳＡ
は、いわゆるダイレクトセンス方式を採ることができる
し、マットコントローラＭＣ，アレイ駆動回路ＡＤ，セ
ンスアンプＳＡならびにセンスアンプ駆動回路ＳＡＤＬ
及びＳＡＤＲの具体的構成及び電源電圧の極性等も、種
々の実施形態を採りうる。

【００６０】半導体基板ＣＨＩＰにおける配置は、例え
ば図８に示される形態を採ることもできる。この場合、
各メモリアレイは、そのワード線が半導体基板ＣＨＩＰ
の長辺方向に配置されるが、各メモリマットでは、図１
〜図７の実施例と同様に、同一のカラムアドレスが割り
当てられた１個のメモリアレイが活性状態とされる。さ
らに、以上の実施例では、各センスアンプＳＡに１組の
相補共通データ線が設けられるが、センスアンプＳＡご
とに複数組の相補共通データ線を設け、同時に活性状態
とされるメモリブロック，メモリマットあるいはメモリ
アレイの数を減らす方法を採ってもよい。この場合、本
発明による電圧低下・ノイズの抑制作用はダイナミック
型ＲＡＭの特性改善にさらなる効果を発する。

【００６１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種のメモリ集積回路やこの
ようなメモリ集積回路を含むシングルチップマイクロコ
ンピュータ等の論理集積回路装置にも適用できる。この
発明は、少なくとも選択的に活性化される複数のメモリ
アレイを備える半導体記憶装置ならびにこのような半導
体記憶装置を含む装置又はシステムに広く適用できる。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線及びビット線の延
長方向にそれぞれ分割されてなる複数のメモリアレイを
それぞれ含み選択的にかつ所定数ずつ同時に活性状態と
される複数のメモリマットを備えるダイナミック型ＲＡ
Ｍ等において、メモリマットを、少なくとも横方向つま
りビット線の延長方向に直列配置し、これらのメモリマ
ットを同時に活性状態とするとともに、同時に活性状態
とされるメモリマットのそれぞれでは、同一のカラムア
ドレスが割り当てられる例えば１個のメモリアレイつま
りセンスアンプのみを活性状態とする。これにより、セ
ンスアンプに沿って配置される電源配線に流される動作
電流を大幅に削減し、各電源配線における電圧低下・ノ
イズを抑制することができるとともに、相補共通データ
線のセンスアンプあたりの所要数を同時活性化されるメ
モリマット数が増えた分削減し、センスアンプのレイア
ウト所要面積を縮小することができる。この結果、ダイ
ナミック型ＲＡＭ等の高速化を図ることができるととも
に、そのチップサイズを縮小し、低コスト化を図ること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの第１の実施例を
示す基板配置図である。

【図３】図１のダイナミック型ＲＡＭのメモリマットＭ
ＡＴ００ならびにその電源配置に関する一実施例を示す
部分的な拡大配置図である。

【図４】図１のダイナミック型ＲＡＭのメモリマットＭ
ＡＴ００ならびにその選択信号配置に関する一実施例を
示す部分的な拡大配置図である。

【図５】図１のダイナミック型ＲＡＭのメモリマットＭ
ＡＴ００のメモリアレイＭＡＲＹ０ならびにその直接周
辺回路の一実施例を示すブロック図である。

【図６】図１のダイナミック型ＲＡＭのマットコントロ
ーラ及びアレイ駆動回路の一実施例を示す部分的な回路
図である。

【図７】図１のダイナミック型ＲＡＭのセンスアンプ及
びセンスアンプ駆動回路の一実施例を示す部分的な回路
図である。

【図８】図１のダイナミック型ＲＡＭの第２の実施例を
示す基板配置図である。

【図９】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭの一例を示す基板配置図である。

【符号の説明】

ＭＢ０〜ＭＢ２……メモリブロック、ＭＡＲＹ……メモ
リアレイ、ＸＤ……Ｘアドレスデコーダ、ＳＡ……セン
スアンプ、ＹＤ……Ｙアドレスデコーダ、ＭＡ……メイ
ンアンプ、ＸＰ……Ｘプリデコーダ、ＸＢ……Ｘアドレ
スバッファ、ＹＰ……Ｙプリデコーダ、ＹＢ……Ｙアド
レスバッファ、ＡＤ……アレイ駆動回路、ＭＣ……マッ
トコントローラ、ＩＯ……データ入出力回路、ＴＧ……
タイミング発生回路、Ｄ０〜ＤＦ……入力又は出力デー
タあるいはその入出力端子、ＲＡＳＢ……ロウアドレス
ストローブ信号又はその入力端子、ＣＡＳＢ……カラム
アドレスストローブ信号又はその入力端子、ＷＥＢ……
ライトイネーブル信号又はその入力端子、Ａ０〜Ａｉ…
…アドレス信号又はその入力端子。ＣＨＩＰ……半導体
基板、ＭＡＴ００〜ＭＡＴ０７，ＭＡＴ１０〜ＭＡＴ１
７……メモリマット。ＭＡＲＹ０〜ＭＡＲＹＦ……メモ
リアレイ、ＷＤＬ，ＷＤＲ……ワード線駆動回路、ＳＡ
ＤＬ，ＳＡＤＲ……センスアンプ駆動回路、ＶＤＤ……
電源電圧又は電源電圧供給線、ＶＳＳ……接地電位又は
接地電位供給線、Ｍ２……第２層金属配線層、ＰＬ……
プレート配線層。ＳＡＥ＊……相補センスアンプ駆動信
号、ＰＣ……プリチャージ制御信号、ＳＨＬ，ＳＨＲ…
…シェアド制御信号、ＣＤ＊……相補共通データ線、Ａ
Ｓ０〜ＡＳＦ……アレイ選択信号。ＮＡ１〜ＮＡ８……
ナンド（ＮＡＮＤ）ゲート、Ｖ１〜ＶＩ……インバー
タ、Ｘｋ＊〜Ｘｋ＋２＊……相補内部アドレス信号。Ｃ
ＳＰ，ＣＳＮ……コモンソース線、Ｂ０＊〜Ｂｎ＊……
相補ビット線、ＮＡＳ１〜ＮＡＳ２……ナンド（ＮＡＮ
Ｄ）ゲート、ＮＯＳ１〜ＮＯＳ２……ノア（ＮＯＲ）ゲ
ート、Ｐ１〜Ｐ４……ＰチャンネルＭＯＳＦＥＴ、Ｎ１
〜ＮＤ……ＮチャンネルＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ビット線及びワード線の延長方向にそれ
   ぞれ分割されてなる複数のメモリアレイと、上記メモリ
   アレイに対応して設けられる複数のセンスアンプとをそ
   れぞれ含み、選択的にかつ所定数ずつ同時に活性状態と
   される複数のメモリマットを具備するものであって、 上記同時に活性状態とされる所定数のメモリマットのそ
   れぞれにおいて、１個又は上記ビット線延長方向の分割
   数より少ない所定数のメモリアレイ及びセンスアンプが
   活性状態とされることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記複数のメモリマットは、少なくともビット線の延長
   方向に複数配置されるものであって、 上記同時に活性状態とされる所定数のメモリマットは、
   上記ビット線の延長方向に直列配置される複数のメモリ
   マットを含み、かつ、そのそれぞれにおいて活性状態と
   されるメモリアレイは、同一のカラムアドレスに対応す
   るものであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、上記メモリマットを構成する複
   数のメモリアレイを選択的に指定するためのアレイ選択
   信号をアドレス信号の所定ビットに従って選択的に形成
   するメモリコントローラを具備するものであって、 上記メモリマットのそれぞれは、上記センスアンプに対
   応して設けられ上記アレイ選択信号を受けて対応するセ
   ンスアンプを選択的に活性状態とするセンスアンプ駆動
   回路を含むものであることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体記憶装置は、上記複数のメモリマットをそれ
   ぞれ含み、選択的にかつ所定数ずつ同時に活性状態とさ
   れ、そのそれぞれにおいて上記所定数のメモリマットが
   選択的にかつ同時に活性状態とされる複数のメモリブロ
   ックを具備するものであることを特徴とする半導体記憶
   装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体記憶装置は、多ビット構成とされるダイナミ
   ック型ＲＡＭであることを特徴とする半導体記憶装置。