JPH0945077A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＸ線の選択時の立ち上がりを速くし、ＤＸ
ドライバを択一的に動作状態としうる方法を提供する。
これにより、階層ワード線構造を採るダイナミック型Ｒ
ＡＭ等の高速化及び低消費電力化を図る。 【構成】 メインワード線の選択レベルを指定されたサ
ブワード線に選択的に伝達するためのＤＸ線を、メイン
ＤＸ線ＭＤＸ００ないしＭＤＸ０６等ならびにサブＤＸ
線ＳＤＸ８０ないしＳＤＸ８６等を含む階層構造とし、
メインＤＸ線とサブメモリアレイ選択線ＳＭＳ８等の選
択レベルを受けて対応するサブＤＸ線を択一的に選択レ
ベルとするサブＤＸ線駆動回路ＳＤＸＤ８０等を設ける
とともに、メインＤＸ線をメインワード線と平行配置
し、メインＤＸ線ドライバＭＤＸＤ０〜ＭＤＸＤ８をＸ
アドレスデコーダ内に配置して択一的に動作状態とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、階層ワード線構造を採るダイナミック型Ｒ
ＡＭ（ランダムアクセスメモリ）ならびにその高速化及
び低消費電力化に利用して特に有効な技術に関するもの
である。

【０００２】

【従来の技術】互いに直交して配置される複数のワード
線及びビット線ならびにこれらのワード線及びビット線
の交点に格子状に配置された多数のダイナミック型メモ
リセルを含むメモリアレイをその基本構成要素とするダ
イナミック型ＲＡＭがある。また、このようなダイナミ
ック型ＲＡＭ等のメモリアレイをワード線の延長方向に
分割してサブワード線を中心とする複数のサブメモリア
レイを構成し、これらのサブメモリアレイのサブワード
線をメインワード線に従って選択的に選択レベルとする
いわゆるワード線分割方式がある。さらに、このような
ワード線分割方式を採るダイナミック型ＲＡＭ等のメイ
ンワード線をサブワード線と平行にしかもその所定数倍
のピッチで配置することにより、メインワード線となる
金属配線層の配線ピッチを緩和し、ダイナミック型ＲＡ
Ｍ等の高集積化を推進しうるいわゆる階層ワード線構造
が提案されている。

【０００３】階層ワード線構造については、例えば、
『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔ
ｅｒｎａｔｉｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）’９３ ダイジェ
スト オブ テクニカル ペーパーズ（Ｄｉｇｅｓｔ
Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）セッション
（Ｓｅｓｓｉｏｎ）３』の第５０頁〜第５１頁に記載さ
れている。

【０００４】

【発明が解決しようとする課題】階層ワード線構造を採
るダイナミック型ＲＡＭは、メインワード線を択一的に
選択レベルとするＸアドレスデコーダと、各サブメモリ
アレイに対応して設けられメインワード線及びサブワー
ド線駆動信号線つまりいわゆるＤＸ線の選択レベルを受
けて対応するサブメモリアレイの指定されたサブワード
線を択一的に選択レベルとする複数のサブワード線駆動
回路とを備える。

【０００５】一方、階層ワード線構造を採る従来のダイ
ナミック型ＲＡＭにおいて、ＤＸ線は、メインワード線
と直交してつまりビット線延長方向に配置され、各列の
サブメモリアレイに対応して設けられるＤＸドライバ
は、行アドレスつまりＸアドレス信号のデコード情報を
有するＸアドレスデコーダとは比較的離れた位置に配置
される。また、各ＤＸ線には、同一列に配置されるすべ
てのサブワード線駆動回路のサブワード線ドライバを構
成する駆動ＭＯＳＦＥＴの拡散層が結合され、これらの
駆動ＭＯＳＦＥＴの拡散層容量に見合った比較的大きな
負荷容量が結合される。このため、ＤＸ線の選択時の立
ち上がりが遅くなり、折角の階層ワード線構造の採用効
果が小さくなって、ダイナミック型ＲＡＭの高速化が制
約を受けるとともに、ＤＸドライバがＸアドレスデコー
ダとは離れた位置に配置されることでこれを択一的に動
作状態することが困難となり、ダイナミック型ＲＡＭの
低消費電力化が阻害される。また、これに対処しようと
して、ＤＸドライバを択一的に動作状態とするための選
択回路を設けようとした場合、行選択回路が二重に必要
となってダイナミック型ＲＡＭのチップサイズが増大す
る。

【０００６】この発明の目的は、ＤＸ線の選択時の立ち
上がりを速くし、階層ワード線構造を採るダイナミック
型ＲＡＭ等の高速化を図ることにある。この発明の他の
目的は、ＤＸドライバを択一的に動作状態としうる方法
を提供し、階層ワード線構造を採るダイナミック型ＲＡ
Ｍ等の低消費電力化を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、階層ワード線構造を採るダイ
ナミック型ＲＡＭ等において、メインワード線の選択レ
ベルを指定されたサブワード線に選択的に伝達するため
のＤＸ線を、メインＤＸ線及びサブＤＸ線を含む階層構
造とし、メインＤＸ線及びサブメモリアレイ選択線の選
択レベルを受けて対応するサブＤＸ線を択一的に選択レ
ベルとするサブＤＸ線駆動回路を設けるとともに、メイ
ンＤＸ線をメインワード線と平行して配置し、メインＤ
Ｘ線ドライバをＸアドレスデコーダのデコード情報を併
用して択一的に動作状態とする。

【０００９】

【作用】上記した手段によれば、メインＤＸ線つまりは
サブＤＸ線に定常的に結合されるサブワード線ドライバ
の数を大幅に削減し、その駆動ＭＯＳＦＥＴの拡散層容
量を中心としたメインＤＸ線及びサブＤＸ線の負荷容量
を削減して、メインＤＸ線及びサブＤＸ線の選択時の立
ち上がりを高速化できるとともに、メインＤＸ線ドライ
バを択一的に動作状態とし、その動作電流を削減でき
る。この結果、そのチップサイズを増大させることな
く、階層ワード線構造を採るダイナミック型ＲＡＭ等の
高速化を図り、その低消費電力化を図ることができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（半導体記憶装置）の一実施例のブロック図
が示されている。同図により、まずこの実施例のダイナ
ミック型ＲＡＭの構成及び動作の概要について説明す
る。なお、図１の各ブロックを構成する回路素子は、公
知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）集積回路の製
造技術により、単結晶シリコンのような１個の半導体基
板上に形成される。また、以下の記述では、メモリブロ
ックＭＢ０に関する説明をもってメモリブロックＭＢ０
〜ＭＢ３を説明する。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３をそ
の基本構成要素とし、これらのメモリブロックは、図の
メモリブロックＭＢ０に代表して示されるように、Ｘア
ドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ
及びＭＡＴＲと、これらのメモリマットに対応して設け
られるメインアンプＭＡＬ及びＭＡＲならびにＹアドレ
スデコーダＹＤＬ及びＹＤＲとをそれぞれ含む。このう
ち、ＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが
供給され、ＹアドレスデコーダＹＤＬ及びＹＤＲには、
ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレ
ス信号Ｙ０〜Ｙｉが共通に供給される。また、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢには、アド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが時分
割的に供給される。さらに、メインアンプＭＡＬ及びＭ
ＡＲは、８ビットの内部データバスＩＯＢ０〜ＩＯＢ７
を介してデータ入出力回路ＩＯの対応する単位回路の一
方の入出力端子に結合され、これらの単位回路の他方の
入出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ
７にそれぞれ結合される。

【００１２】ここで、メモリブロックＭＢ０〜ＭＢ３を
構成するメモリマットＭＡＴＬ及びＭＡＴＲは、後述す
るように、実質格子状に配置される６４個のサブメモリ
マットと、これらのサブメモリアレイに対応して設けら
れるサブワード線駆動回路及びセンスアンプとをそれぞ
れ備える。また、メモリマットＭＡＴＬ及びＭＡＴＲを
構成するサブメモリアレイのそれぞれは、互いに直交し
て配置される所定数のサブワード線及びサブビット線な
らびにこれらのサブワード線及びサブビット線の交点に
格子状に配置される多数のダイナミック型メモリセルを
含む。さらに、サブワード線駆動回路のそれぞれは、各
サブワード線に対応して設けられる所定数のサブワード
線ドライバを含み、センスアンプのそれぞれは、各サブ
ビット線に対応して設けられる所定数の単位増幅回路及
び列選択スイッチを含む。格子配置される６４個のサブ
メモリマットの上層には、ＸアドレスデコーダＸＤを起
点とするメインワード線と、ＹアドレスデコーダＹＤＬ
又はＹＤＲを起点とするビット線選択信号線とが互いに
直交しかつそれぞれ平行して配置される。

【００１３】ＸアドレスバッファＸＢ及びＹアドレスバ
ッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して時
分割的に供給されるＸアドレス信号ＡＸ０〜ＡＸｉある
いはＹアドレス信号ＡＹ０〜ＡＹｉを図示されない内部
制御信号に従って選択的に取り込み、保持するととも
に、これらのＸアドレス信号又はＹアドレス信号をもと
に内部アドレス信号Ｘ０〜ＸｉあるいはＹ０〜Ｙｉを形
成し、メモリブロックＭＢ０〜ＭＢ３のＸアドレスデコ
ーダＸＤならびにＹアドレスデコーダＹＤＬ及びＹＤＲ
にそれぞれ供給する。なお、最上位ビットの内部アドレ
ス信号Ｘｉ及びＹｉは、メモリブロック選択回路ＢＳに
も供給される。

【００１４】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、対応するメインワード線を択一的に有
効レベルとする。また、ＹアドレスデコーダＹＤＬ及び
ＹＤＲは、ＹアドレスバッファＹＢから供給される内部
アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択
信号の対応するビットを択一的に有効レベルとする。

【００１５】この実施例において、メインワード線は、
非反転及び反転信号線からなる相補信号線とされる。ま
た、メインワード線は、サブメモリマットを構成するサ
ブワード線のｐ倍つまり８倍のピッチで配置され、ビッ
ト線選択信号は、サブビット線の４倍のピッチで配置さ
れる。一方、メインワード線の選択レベルを対応する８
本のサブワード線に選択的に伝達するためのＤＸ線は、
ｐビットつまり８ビットのメインＤＸ線及びサブＤＸ線
を含む階層構造とされ、メモリマットＭＡＴＬ及びＭＡ
ＴＲには、これらのメインＤＸ線及びサブＤＸ線ととも
に、サブメモリアレイ選択線の有効レベルを受けてメイ
ンＤＸ線の選択レベルを対応するサブＤＸ線に選択的に
伝達するサブＤＸ線駆動回路が設けられる。サブワード
線駆動回路のそれぞれは、６４ビットのメインワード線
と上記８ビットのサブＤＸ線とに従って対応するサブワ
ード線を択一的に選択状態とする２５６個のサブワード
線ドライバを含み、内部アドレス信号Ｘ０〜Ｘｉの一部
は、上記メインＤＸ線を択一的に有効レベルとするため
に供される。メモリブロックＭＢ０〜ＭＢ３と各メモリ
ブロックを構成するサブメモリマットならびにその周辺
部の具体的構成及び動作ならびにその特徴については、
後で詳細に説明する。

【００１６】次に、メインアンプＭＡＬ及びＭＡＲは、
ダイナミック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路
ＩＯならびに内部データバスＩＯＢ０〜ＩＯＢ７を介し
て供給される書き込みデータを、８対のコモンＩＯ線を
介してメモリマットＭＡＴＬ又はＭＡＴＲの指定された
サブメモリマットの選択された８個のメモリセルに書き
込む。また、ダイナミック型ＲＡＭが読み出しモードと
されるとき、メモリマットＭＡＴＬ又はＭＡＴＲの指定
されたサブメモリマットの選択された８個のメモリセル
から８対のコモンＩＯ線を介して出力される読み出し信
号を増幅し、内部データバスＩＯ０〜ＩＯ７を介してデ
ータ入出力回路ＩＯの対応する単位回路に伝達する。こ
れらの読み出し信号は、データ入出力回路ＩＯの各単位
回路からデータ入出力端子ＩＯ０〜ＩＯ７を介してダイ
ナミック型ＲＡＭの外部に出力される。

【００１７】メモリブロック選択回路ＢＳは、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢから供給さ
れる最上位ビットの内部アドレス信号Ｘｉ及びＹｉをデ
コードして、メモリブロック選択信号ＢＳ０〜ＢＳ３を
選択的に有効レベルとする。これらのメモリブロック選
択信号は、対応するメモリブロックＭＢ０〜ＭＢ３に供
給され、各メモリブロックを選択的に活性化するために
供される。

【００１８】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ（ここで、それが有効とされるとき選択的にロ
ウレベルとされる反転信号等については、その名称の末
尾にＢを付して表す。以下同様），カラムアドレススト
ローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを
もとに各種の内部制御信号を選択的に形成し、ダイナミ
ック型ＲＡＭの各部に供給する。また、内部電圧発生回
路ＶＧは、外部から動作電源として供給される電源電圧
ＶＣＣ及び接地電位ＶＳＳをもとに各種内部電圧を形成
し、ダイナミック型ＲＡＭの各部に供給する。特に制限
されないが、電源電圧ＶＣＣは＋３．３Ｖ（ボルト）と
され、接地電位ＶＳＳは０Ｖとされる。

【００１９】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図により、こ
の実施例のダイナミック型ＲＡＭのチップレイアウトの
概要について説明する。なお、レイアウトに関する以下
の説明では、図２の位置関係をもって半導体基板面にお
ける上下左右を表す。

【００２０】図２において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、Ｐ型の半導体基板Ｓ
ＵＢをその基体とする。また、ダイナミック型ＲＡＭ
は、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）パッケージ形
態を採り、インナーリードと半導体基板ＳＵＢを結合す
るためのボンディングパッドは、半導体基板ＳＵＢの縦
の中央線に沿って直線状に配置される。これらのボンデ
ィングパッドの近辺つまり半導体基板ＳＵＢの中央部に
は、ＸアドレスバッファＸＢ及びＹアドレスバッファＹ
Ｂならびにデータ入出力回路ＩＯ等を含む周辺回路ＰＣ
が配置される。また、半導体基板ＳＵＢの左上部及び右
上部には、メモリブロックＭＢ０及びＭＢ１がそれぞれ
配置され、その左下部及び右下部には、メモリブロック
ＭＢ２及びＭＢ３がそれぞれ配置される。この実施例に
おいて、メモリブロックＭＢ０〜ＭＢ３は、Ｙアドレス
デコーダＹＤＬ及びＹＤＲならびにメインアンプＭＡＬ
及びＭＡＲが半導体基板ＳＵＢの内側となるべく配置さ
れる。この結果、メインワード線は、各サブメモリマッ
トを構成するサブワード線と平行して図の垂直方向に配
置され、各サブメモリマットを構成するサブビット線
は、メインワード線及びサブワード線と直交して図の水
平方向に配置される形となる。

【００２１】図３には、図１のダイナミック型ＲＡＭに
含まれるメモリブロックＭＢ０の一実施例のブロック図
が示されている。また、図４には、図３のメモリブロッ
クＭＢ０に含まれるサブメモリマットＳＭＲ７０及びそ
の周辺部の一実施例の接続図が示され、図５には、図３
のメモリブロックＭＢ０におけるメインＤＸ線及びサブ
ＤＸ線の一実施例の接続図が示されている。さらに、図
６には、図３のメモリブロックＭＢ０におけるメインワ
ード線及びサブワード線の一実施例の接続図が示され、
図７には、図３のメモリブロックＭＢ０に含まれるサブ
ＤＸ線駆動回路ＳＤＸＤ８０及びサブワード線駆動回路
ＷＤＲ８０の一実施例の回路図が示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭを構
成するメモリブロック及びサブメモリマットの具体的構
成及び動作ならびにその特徴について説明する。なお、
メモリブロックに関する以下の説明はメモリブロックＭ
Ｂ０を例に進めるが、その他のメモリブロックＭＢ１〜
ＭＢ３についてはこれと同一構成とされるため類推され
たい。また、サブメモリマットならびにメモリアレイ及
び周辺部に関する以下の説明は、サブメモリマットＳＭ
Ｒ７０及びその周辺部を例に進めるが、その他のサブメ
モリマット及び周辺部についてはこれと同様な構成とさ
れるため類推されたい。以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印の付されるＭＯＳＦ
ＥＴはＰチャンネル型であり、矢印の付されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される。

【００２２】図３において、メモリブロックＭＢ０は、
ＸアドレスデコーダＸＤを挟む一対のメモリマットＭＡ
ＴＬ及びＭＡＴＲを含み、これらのメモリマットＭＡＴ
Ｌ及びＭＡＴＲそれぞれは、特に制限されないが、８×
８の実質格子状に配置された６４個のサブメモリマット
ＳＭＬ００〜ＳＭＬ７７あるいはＳＭＲ００〜ＳＭＲ７
７を含む。また、これらのサブメモリアレイの上下方向
の両端及び中間には、サブワード線駆動回路ＷＤＬ００
〜ＷＤＬ８７あるいはＷＤＲ００〜ＷＤＲ８７がそれぞ
れ配置され、その左右方向の両端及び中間には、センス
アンプＳＡＬ００〜ＳＡＬ７８あるいはＳＡＲ００〜Ｓ
ＡＲ７８がそれぞれ配置される。

【００２３】ここで、サブメモリマットＳＭＬ００〜Ｓ
ＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７のそれぞれ
は、図４のサブメモリマットＳＭＲ７０に代表して示さ
れるように、図の垂直方向に平行して配置される８×６
４（ｐ×ｑ）つまり５１２本のサブワード線ＳＷ７０〜
ＳＷ７７等と、水平方向に平行して配置される５１２組
のサブビット線ＳＢ０＊〜ＳＢ３＊（ここで、例えば非
反転サブビット線ＳＢ０Ｔ及び反転サブビット線ＳＢ０
Ｂを、合わせてサブビット線ＳＢ０＊のように＊を付し
て表す。また、それが有効とされるとき選択的にハイレ
ベルとされるいわゆる非反転信号等については、その名
称の末尾にＴを付して表す。以下同様）等とを含む。こ
れらのサブワード線及びサブビット線の交点には、情報
蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる
実質２６２，１４４個のダイナミック型メモリセルが格
子状に配置される。これにより、サブメモリマットＳＭ
Ｌ００〜ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７の
それぞれは、いわゆる２５６キロビットの記憶容量を有
するものとなる。また、メモリブロックＭＢ０〜ＭＢ３
のそれぞれは、（２５６キロ×１６＋１２８キロ×３
２）×２つまりいわゆる１６メガビットの記憶容量を有
するものとなり、ダイナミック型ＲＡＭは、１６メガ×
４つまり６４メガビットの記憶容量を有するものとな
る。

【００２４】サブメモリアレイＳＭＲ７０を構成する偶
数番号のサブワード線ＳＷ７０，ＳＷ７２，ＳＷ７４及
びＳＷ７６等は、その上方においてサブワード線駆動回
路ＷＤＲ８０の対応するサブワード線ドライバに結合さ
れる。また、奇数番号のサブワード線ＳＷ７１，ＳＷ７
３，ＳＷ７５及びＳＷ７７等は、その下方においてサブ
ワード線駆動回路ＷＤＲ７０の対応するサブワード線ド
ライバに結合される。これらのサブワード線ドライバに
は、列方向に隣接するサブメモリアレイＳＭＲ６０の奇
数番号のサブワード線ＳＷ６１，ＳＷ６３，ＳＷ６５及
びＳＷ６７がそれぞれ共通結合される。このように、各
メモリマットを構成するサブメモリアレイＳＭＬ００〜
ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、列方向
に隣接する２個がそれぞれ対をなし、サブワード線駆動
回路を共有する。

【００２５】サブワード線駆動回路ＷＤＲ８０を構成す
るサブワード線ドライバは、サブＤＸ線ＳＤＸ８０，Ｓ
ＤＸ８２，ＳＤＸ８４及びＳＤＸ８６に対して順次４個
おきに共通結合されるとともに、順次４個ずつグループ
化され、メインワード線ＭＷ００＊等に共通結合され
る。同様に、サブワード線駆動回路ＷＤＲ７０を構成す
るサブワード線ドライバは、サブＤＸ線ＳＤＸ７１，Ｓ
ＤＸ７３，ＳＤＸ７５及びＳＤＸ７７に対して順次４個
おきに共通結合されるとともに、順次４個ずつグループ
化され、メインワード線ＭＷ００＊等に共通結合され
る。これにより、ＭＷ００＊等のメインワード線は、各
サブメモリアレイを構成する偶数及び奇数番号の８本の
サブワード線にそれぞれ対応するものとなる。

【００２６】サブワード線駆動回路ＷＤＲ８０のサブＤ
Ｘ線ＳＤＸ８０，ＳＤＸ８２，ＳＤＸ８４及びＳＤＸ８
６は、その右方においてサブＤＸ線駆動回路ＳＤＸＤ８
０の対応するサブＤＸ線ドライバに結合される。これら
のサブＤＸ線ドライバは、対応するメインＤＸ線ＭＤＸ
００，ＭＤＸ０２，ＭＤＸ０４及びＭＤＸ０６に結合さ
れるとともに、サブメモリアレイ選択線ＳＭＳ８に共通
結合される。同様に、サブワード線駆動回路ＷＤＲ７０
のサブＤＸ線ＳＤＸ７１，ＳＤＸ７３，ＳＤＸ７５及び
ＳＤＸ７７は、その左方においてサブＤＸ線駆動回路Ｓ
ＤＸＤ７１の対応するサブＤＸ線ドライバに結合され
る。これらのサブＤＸ線ドライバは、対応するメインＤ
Ｘ線ＭＤＸ１１，ＭＤＸ１３，ＭＤＸ１５及びＭＤＸ１
７に結合されるとともに、サブメモリアレイ選択線ＳＭ
Ｓ７に共通結合される。なお、サブＤＸ線ＳＤＸ７１，
ＳＤＸ７３，ＳＤＸ７５及びＳＤＸ７７は、行方向に隣
接する左側のサブワード線駆動回路ＷＤＲ７１により共
有される。

【００２７】この実施例において、ＭＤＸ００ないしＭ
ＤＸ１７に代表されるメインＤＸ線は、図５に例示され
るように、その下方においてＸアドレスデコーダＸＤの
対応するメインＤＸ線ドライバＭＤＸＤ０〜ＭＤＸＤ８
にそれぞれ結合され、これらのメインＤＸ線ドライバに
よってそれぞれ択一的に電源電圧ＶＣＣのような有効レ
ベルとされる。また、ＳＭＳ８及びＳＭＳ７に代表され
るサブメモリアレイ選択線は、その右方においてＹアド
レスデコーダＹＤＲの対応するドライバに結合され、や
はり択一的に電源電圧ＶＣＣのような有効レベルとされ
る。

【００２８】偶数番号のメインＤＸ線ＭＤＸ００，ＭＤ
Ｘ０２，ＭＤＸ０４及びＭＤＸ０６等は、５個のサブＤ
Ｘ線駆動回路ＳＤＸＤ００，ＳＤＸ２０，ＳＤＸ４０，
ＳＤＸ６０及びＳＤＸ８０等に共通結合され、これらの
サブＤＸ線駆動回路を介して例えばサブＤＸ線ＳＤＸ０
０ないしＳＤＸ０６，ＳＤＸ２０ないしＳＤＸ２６，Ｓ
ＤＸ４０ないしＳＤＸ４６，ＳＤＸ６０ないしＳＤＸ６
６あるいはＳＤＸ８０ないしＳＤＸ８６にそれぞれ選択
的に接続される。同様に、奇数番号のメインＤＸ線ＭＤ
Ｘ１１，ＭＤＸ１３，ＭＤＸ１５及びＭＤＸ１７等は、
４個のサブＤＸ線駆動回路ＳＤＸＤ１１，ＳＤＸ３１，
ＳＤＸ５１及びＳＤＸ７１に共通結合され、これらのサ
ブＤＸ線駆動回路を介してサブＤＸ線ＳＤＸ１１ないし
ＳＤＸ１７，ＳＤＸ３１ないしＳＤＸ３７，ＳＤＸ５１
ないしＳＤＸ５７あるいはＳＤＸ７１ないしＳＤＸ７７
にそれぞれ選択的に接続される。

【００２９】ここで、サブＤＸ線駆動回路ＳＤＸ００な
いしＳＤＸ８０ならびにＳＤＸ１１ないしＳＤＸ７１等
は、図７のサブＤＸ線駆動回路ＳＤＸ８０に代表して示
されるように、サブＤＸ線ドライバとして作用する４個
のトランスファゲートＧ１〜Ｇ４を含む。これらのトラ
ンスファゲートの右方は、対応するメインＤＸ線ＭＤＸ
００ないしＭＤＸ０６に結合され、その左方は、対応す
るサブＤＸ線ＳＤＸ８０ないしＳＤＸ８６に結合され
る。また、これらのトランスファゲートを構成するＮチ
ャンネルＭＯＳＦＥＴのゲートには、対応するサブメモ
リアレイ選択線ＳＭＳ８が共通に供給され、Ｐチャンネ
ルＭＯＳＦＥＴのゲートには、そのインバータＶ１によ
る反転信号が共通に供給される。なお、サブメモリアレ
イＳＭＲ７０等の選択メモリセルに対する書き込み信号
のハイレベルは、＋２．２Ｖのような比較的絶対値の小
さな正電位とされ、各サブワード線の選択レベルは、こ
のハイレベルよりもダイナミック型メモリセルのアドレ
ス選択ＭＯＳＦＥＴのしきい値電圧分だけ高い電源電圧
ＶＣＣつまり＋３．３Ｖとされる。このため、メインＤ
Ｘ線ＭＤＸ００ないしＭＤＸ０６ならびにサブメモリア
レイ選択線ＳＭＳ８等の有効レベルつまり選択レベルも
同じく電源電圧ＶＣＣとされ、インバータＶ１は電源電
圧ＶＣＣをその動作電源とする。

【００３０】次に、メインワード線ＭＷ００＊〜ＭＷ０
６３＊等は、図６に例示されるように、その下方におい
てＸアドレスデコーダＸＤの対応するメインワード線ド
ライバＭＷＬＤ０〜ＭＷＬＤ６３に結合される。また、
各サブメモリアレイＳＭＲ００〜ＳＭＲ７０等を構成す
るサブワード線ＳＷ００〜ＳＷ０７ないしＳＷ７０〜Ｓ
Ｗ７７等は、前述のように、各サブメモリアレイの上下
両側に配置されたサブワード線駆動回路ＷＤＲ００及び
ＷＤＲ１０ないしＷＤＲ７０及びＷＤＲ８０等の対応す
るサブワード線ドライバに結合される。これらのサブワ
ード線ドライバは、対応するサブＤＸ線ＳＤＸ００〜Ｓ
ＤＸ０６，ＳＤＸ１１〜ＳＤＸ１７ないしＳＤＸ７１〜
ＳＤＸ７７，ＳＤＸ８０〜ＳＤＸ８６に結合されるとと
もに、対応するメインワード線ＭＷ００＊〜ＭＷ６３＊
等に結合される。

【００３１】ここで、サブワード線駆動回路ＷＤＲ００
ないしＷＤＲ８７は、図７のサブワード線駆動回路ＷＤ
Ｒ８０に代表して示されるように、各サブメモリアレイ
のサブワード線ＳＷ７０ないしＳＷ７６等に対応して設
けられる２５６個のサブワード線ドライバＵＤをそれぞ
れ備え、各サブワード線ドライバは、同図に例示される
ように、そのソース又はドレインが対応するサブＤＸ線
ＳＤＸ８０ないしＳＤＸ８６等に順次４個おきに共通結
合されるＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネ
ルＭＯＳＦＥＴＮ１をそれぞれ含む。これらのＭＯＳＦ
ＥＴの共通結合されたドレイン及びソースは、各サブメ
モリアレイの対応するサブワード線ＳＷ７０ないしＳＷ
７６等に順次結合されるとともに、ＮチャンネルＭＯＳ
ＦＥＴＮ２を介して回路の接地電位に結合される。ま
た、ＭＯＳＦＥＴＮ１のゲートは、順次４個ずつ対応す
るメインワード線ＭＷ００＊等の非反転信号線つまり非
反転メインワード線ＭＷ００Ｔ等に共通結合され、ＭＯ
ＳＦＥＴＰ１及びＮ２のゲートは、順次４個ずつ対応す
るメインワード線ＭＷ００＊等の反転信号線つまり反転
メインワード線ＭＷ００Ｂ等に共通結合される。

【００３２】これらのことから、まずサブＤＸ線ＳＤＸ
８０ないしＳＤＸ８６等は、対応するメインＤＸ線ＭＤ
Ｘ００ないしＭＤＸ０６等が選択レベルとされかつ対応
するサブメモリアレイ選択線ＳＭＳ８等が選択レベルと
されることで選択的に電源電圧ＶＣＣのような選択レベ
ルとされ、サブメモリアレイＳＭＲ７０のサブワード線
ＳＷ７０ないしＳＷ７６等は、対応するサブＤＸ線ＳＤ
Ｘ８０ないしＳＤＸ８６等が選択レベルとされかつ対応
するメインワード線ＭＷ００＊等が選択レベルとされる
ことで選択的に電源電圧ＶＣＣのような選択レベルとさ
れる。

【００３３】以上のように、この実施例のダイナミック
型ＲＡＭでは、サブワード線駆動回路ＷＤＲ００〜ＷＤ
Ｒ８７の各サブワード線ドライバを制御しメインワード
線ＭＷ００＊〜ＭＷ６３＊等の選択レベルを指定された
サブワード線ＳＷ７０〜ＳＷ７７等に選択的に伝達する
ためのＤＸ線が、メインＤＸ線及びサブＤＸ線を含む階
層構造とされ、メインＤＸ線ドライバつまりメインＤＸ
線及びサブＤＸ線に定常的に結合されるサブワード線ド
ライバの数が、階層構造を採らない従来のダイナミック
型ＲＡＭに比べて大幅に削減されるため、相応してメイ
ンＤＸ線及びサブＤＸ線の負荷容量を削減し、その選択
時の立ち上がりを高速化できる。一方、この実施例で
は、メインＤＸ線がメインワード線と平行配置されると
ともに、メインＤＸ線ドライバがＸアドレスデコーダＸ
Ｄ内に設けられ、ＸアドレスデコーダＸＤのデコード情
報を併用して択一的に動作状態とされる。この結果、そ
のチップサイズを増大させることなく、階層ワード線構
造を採るダイナミック型ＲＡＭの高速化を図り、その低
消費電力化を図ることができるものとなる。

【００３４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）階層ワード線構造を採るダイナミック型ＲＡＭ等
において、メインワード線の選択レベルを指定されたサ
ブワード線に選択的に伝達するためのＤＸ線を、メイン
ＤＸ線及びサブＤＸ線を含む階層構造とし、メインＤＸ
線及びサブメモリアレイ選択線の選択レベルを受けて対
応するサブＤＸ線を択一的に選択レベルとするサブＤＸ
線駆動回路を設けることで、メインＤＸ線及びサブＤＸ
線に定常的に結合されるサブワード線ドライバの数を大
幅に削減し、その駆動ＭＯＳＦＥＴの拡散層容量を中心
としたメインＤＸ線及びサブＤＸ線の負荷容量を大幅に
削減して、その選択時の立ち上がりを高速化できるとい
う効果が得られる。 （２）上記（１）項において、メインＤＸ線をメインワ
ード線と平行して配置するとともに、メインＤＸ線ドラ
イバをＸアドレスデコーダ内に配置し、そのデコード情
報を併用して択一的に動作状態とすることで、指定され
たメインＤＸ線ドライバのみを択一的に動作状態とし、
メインＤＸ線ドライバつまりはＸアドレスデコーダの動
作電流を削減できるという効果が得られる。 （３）上記（１）項及び（２）項により、そのチップサ
イズを増大させることなく、階層ワード線構造を採るダ
イナミック型ＲＡＭ等の高速化を図り、その低消費電力
化を図ることができるという効果が得られる。

【００３５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリブロックを備えることができるし、そのビット構
成も任意である。また、電源電圧ＶＣＣは、任意の電位
を採りうるし、ダイナミック型ＲＡＭのブロック構成や
起動制御信号の名称及び組み合わせならびに各メモリブ
ロックのブロック構成等は、種々の実施形態を採りう
る。

【００３６】図２において、ダイナミック型ＲＡＭの基
板配置や半導体基板の形状等は、この実施例による制約
を受けない。図３において、メモリブロックＭＢ０〜Ｍ
Ｂ３のそれぞれは、任意数のサブメモリマットを備える
ことができるし、サブビット線の設置数及びその組み合
わせも任意に設定できる。サブメモリマットの対構成の
組み合わせや各信号線の配置方向等は、この実施例によ
る制約を受けない。図４において、各サブメモリアレイ
は、任意数のサブワード線及びサブビット線を備えるこ
とができる。また、サブワード線駆動回路のサブワード
線ドライバとサブメモリアレイのサブワード線との関係
やセンスアンプとサブメモリアレイのサブビット線との
関係は、種々の組み合わせを採りうる。メインワード線
は、例えば４本のサブワード線に対応して設けてもよい
し、ビット線選択信号を例えば８組のサブビット線に対
応させてもよい。図７において、サブＤＸ線ドライバと
なるトランスファゲートＧ１〜Ｇ４は、通常の論理ゲー
トに置き換えることができるし、サブワード線駆動回路
ＷＤＲ８０等に設けられるサブワード線ドライバＵＤの
具体的構成も、この実施例による制約を受けない。

【００３７】メインＤＸ線ドライバの消費電力が問題と
ならない場合、図８に例示されるように、メインＤＸ線
ＭＤＸ００ないしＭＤＸ８６をメインワード線と直交し
て配置することができる。この場合、サブＤＸ線ＭＤＸ
８０ないしＭＤＸ８６等は、対応するメインＤＸ線ＭＤ
Ｘ８０ないしＭＤＸ８６等と平行配置され、メインＤＸ
線ドライバＭＤＸＤ０〜ＭＤＸＤ８は一斉に動作状態と
される。

【００３８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、シンクロナス
ＤＲＡＭ（ダイナミック型ＲＡＭ）及びスタティック型
ＲＡＭ等の各種メモリ集積回路やこのようなメモリ集積
回路を内蔵するマイクロコンピュータ等のデジタル集積
回路にも適用できる。この発明は、少なくとも階層ワー
ド線構造を採る半導体記憶装置ならびにこのような半導
体記憶装置を内蔵する装置及びシステムに広く適用でき
る。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、階層ワード線構造を採るダ
イナミック型ＲＡＭ等において、メインワード線の選択
レベルを指定されたサブワード線に選択的に伝達するた
めのＤＸ線を、メインＤＸ線及びサブＤＸ線を含む階層
構造とし、メインＤＸ線及びサブメモリアレイ選択線の
選択レベルを受けて対応するサブＤＸ線を択一的に選択
レベルとするサブＤＸ線駆動回路を設けるとともに、メ
インＤＸ線をメインワード線と平行して配置し、メイン
ＤＸ線ドライバをＸアドレスデコーダ内に設けそのデコ
ード情報を併用して択一的に動作状態とすることで、メ
インＤＸ線及びサブＤＸ線に定常的に結合されるサブワ
ード線ドライバの数を大幅に削減し、その駆動ＭＯＳＦ
ＥＴの拡散層容量を中心としたメインＤＸ線及びサブＤ
Ｘ線の負荷容量を大幅に削減して、メインＤＸ線及びサ
ブＤＸ線の選択時の立ち上がりを高速化できるととも
に、メインＤＸ線ドライバを択一的に動作状態とし、そ
の動作電流を削減できる。この結果、そのチップサイズ
を増大させることなく、階層ワード線構造を採るダイナ
ミック型ＲＡＭ等の高速化を図り、その低消費電力化を
図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
ブロックＭＢ０の一実施例を示すブロック図である。

【図４】図３のメモリブロックＭＢ０に含まれるサブメ
モリアレイＳＭＲ７０及びその周辺部の一実施例を示す
部分的な接続図である。

【図５】図３のメモリブロックＭＢ０におけるメインＤ
Ｘ線及びサブＤＸ線の一実施例を示す接続図である。

【図６】図３のメモリブロックＭＢ０におけるメインワ
ード線及びサブワード線の一実施例を示す接続図であ
る。

【図７】図３のメモリブロックＭＢ０に含まれるサブＤ
Ｘ線駆動回路ＳＤＸＤ８０及びサブワード線駆動回路Ｗ
ＤＲ８０の一実施例を示す回路図である。

【図８】図３のメモリブロックＭＢ０におけるメインＤ
Ｘ線及びサブＤＸ線の他の一実施例を示す接続図であ
る。

【符号の説明】

ＭＢ０〜ＭＢ３……メモリブロック、ＭＡＴＬ，ＭＡＴ
Ｒ……メモリマット、ＸＤ……Ｘアドレスデコーダ、Ｘ
Ｂ……Ｘアドレスバッファ、ＹＤＬ，ＹＤＲ……Ｙアド
レスデコーダ、ＹＢ……Ｙアドレスバッファ、ＢＳ……
メモリブロック選択回路、ＭＡＬ，ＭＡＲ……メインア
ンプ、ＩＯ……データ入出力回路、ＴＧ……タイミング
発生回路、ＶＧ……内部電圧発生回路。ＳＵＢ……半導
体基板、ＰＣ……周辺回路。ＳＭＬ００〜ＳＭＬ７７，
ＳＭＲ００〜ＳＭＲ７７……サブメモリアレイ、ＷＤＬ
００〜ＷＤＬ８７，ＷＤＲ００〜ＷＤＲ８７……サブワ
ード線駆動回路、ＳＡＬ００〜ＳＡＬ７８，ＳＡＲ００
〜ＳＡＲ７８……センスアンプ。ＳＤＸＤ００〜ＳＤＸ
Ｄ８８……サブＤＸ線駆動回路、ＭＤＸ００〜ＭＤＸ８
６……メインＤＸ線、ＳＭＳ０〜ＳＭＳ８……サブメモ
リアレイ選択線、ＳＤＸ００〜ＳＤＸ８６……サブＤＸ
線、ＭＷ００＊〜ＭＷ０６３＊……メインワード線、Ｓ
Ｗ００〜ＳＷ７６……サブワード線、ＳＢ０＊〜ＳＢ３
＊……サブビット線、ＭＤＸＤ０〜ＭＤＸＤ８……メイ
ンＤＸ線ドライバ。ＭＷＬＤ０〜ＭＷＬＤ６３……メイ
ンワード線ドライバ。ＵＤ……サブワード線ドライバ、
Ｇ１〜Ｇ４……トランスファゲート（サブＤＸ線ドライ
バ）、Ｖ１……インバータ、Ｐ１……ＰチャンネルＭＯ
ＳＦＥＴ、Ｎ１〜Ｎ２……ＮチャンネルＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 平行して配置され択一的に選択レベルと
   されるメインワード線と、上記メインワード線に対応し
   てｐ本ずつ設けられるｐ×ｑ本のサブワード線をそれぞ
   れ含みメインワード線の延長方向に複数個配置されるサ
   ブメモリアレイと、上記メインワード線に対応して設け
   られるｐ本のサブワード線を指定すべく択一的に選択レ
   ベルとされるメインＤＸ線と、所定数の上記サブメモリ
   アレイに対応してｐ本ずつ設けられメインＤＸ線に従っ
   て択一的に選択レベルとされるサブＤＸ線とを具備する
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 上記サブメモリアレイは、実質格子状に
   配置され、上記サブＤＸ線は、行方向に隣接する一対の
   サブメモリアレイによりそれぞれ共有されるものであっ
   て、上記半導体記憶装置は、サブメモリアレイの列選択
   を行うためのサブメモリアレイ選択線と、上記行方向に
   隣接する一対のサブメモリアレイに対応して設けられメ
   インＤＸ線及びサブメモリアレイ選択線の選択レベルを
   受けて対応するサブＤＸ線を択一的に選択レベルとする
   サブＤＸ線駆動回路とを具備するものであることを特徴
   とする請求項１の半導体記憶装置。
3. 【請求項３】 上記メインＤＸ線は、メインワード線に
   平行して配置されるものであって、上記半導体記憶装置
   は、メインＤＸ線に対応して設けられかつ択一的に動作
   状態とされる複数のメインＤＸ線ドライバを具備するも
   のであることを特徴とする請求項１又は請求項２の半導
   体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、ダイナミック型
   ＲＡＭであることを特徴とする請求項１，請求項２又は
   請求項３の半導体記憶装置。