JP4484124B2 - 半導体装置 - Google Patents
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Description
図1は、本発明をSRAMに適用した場合の一実施例を示す回路図である。半導体記憶装置であるECC付きSRAMメモリは、複数(本実施例では8個)のメモリブロックBLOCKに分割されている。各ブロックBLOCKは、メモリアレイ、ラッチ型センスアンプ回路CSA、Yスイッチ回路CYSにより構成されている。
図3は、本発明をSRAMに適用した場合の一実施例を示す回路図である。本半導体製造装置は、単結晶シリコンのような半導体基板に形成される。半導体記憶装置であるECC付きSRAMメモリ200は、複数(本実施例では32個)のメモリマットMATに分割されている。各メモリマットMATは、図4に示す回路110によって構成される。メモリマットMAT8個でひとつのメモリブロック(BLOCK)を構成しており、ブロックの中心には、ローカルバスLBUSが配置されている。
チップ選択信号CSが“H”になるかアドレスが遷移と、ATDパルスが生成され読み出し動作が開始される。マットデコード信号MDECにより選択されたマット(MAT)のイコライズ・プリチャージ制御信号EQがLOWレベルとなり、データ線(DT、DB)のプリチャージ・イコライズが行われる。またこのときワード線SWDは全てオフとなる。
実施例2で示したシフト型欠陥救済回路付きメモリマットMATは、図7及び図8に示したような電流救済回路を加えた回路210に置きかえることも可能である。図7と図8はAA’を境界としてつなぎ合わせたものである。
MN……Pチャネル型MOSトランジスタ
CELL……SRAMメモリセル
PB……パリティビット
DATA……データ
MCL……メモリカラム
TEST……テスト用回路
INV……インバータ回路
CKINV……クロックドインバータ回路
NAND……ナンド回路
AND……アンド回路
NOR……ノア回路
OR……オア回路
XOR……排他的論理和回路
N……接続ノード
VDD……電源電位
VSS……接地電位
MAT、110、210……メモリマット
MB、BLOCK……メモリブロック
MCL……メモリカラム
CSA……ラッチ型センスアンプ回路
DT、DB……データ線
SWD……ワード線
EQ……イコライズ・プリチャージ回路制御信号
CEQ……イコライズ・プリチャージ回路
YS、YSB、YSA……Yスイッチ制御信号
CYS……Yスイッチ回路
SE…センスアンプ制御信号
CSA…センスアンプ回路
ST0、SB0…センスアンプ出力信号
CWA…ライトアンプ回路
RBC、RBCB……読み出しデータ制御信号
WBC……書き込みデータ制御信号
LBUS……ローカルバス
DATALBUS……データ用ローカルバス
PLBUS……パリティ用ローカルバス
WDCRT……書き込みデータ生成回路
RDECL、RDECR……冗長用シフトイネーブル信号
RSTL、RSBL、RSTR、RSBR……冗長用シフト信号線
GRBUS……読み出しデータ用グローバルバス
GWBUS……書き込みデータ用グローバルバス
WDT……書き込みデータ
HWDT……書き込み用パリティービット
IO……入出力パッド
IOEN……IOイネーブル信号
ADD……アドレス
WE、/WE……書き込み選択信号
WDEC……ワード線デコード信号
MDEC……マットデコード信号
YDEC……Yスイッチデコード信号
ATD……ATDパルス
PWELL……P型ウエル
NWELL……N型ウエル
111……冗長用シフト回路
114……冗長用デコード回路
125、UNIT……基本ユニット
126、RDEC、REN……シフト選択信号
128、212……制御回路
PBCRT、130……パリティービット生成回路
133、134……書き込みデータ駆動回路
137、144、147……選択回路
138、141、146、156……選択信号
139、142……データバス
ECCCRT、140……エラー訂正回路
143……書き込みデータ生成回路
ECCBLK、145、153……エラー訂正ブロック
149……IO出力回路
CTLB、160……コントロール回路
200……ECC付きSRAM
SET……セット
SETCNT……制御回路
PWROFF……メモリセル電圧給電制御信号
VDDM……メモリセル電源線
211……メモリセル給電回路
213……救済セットSET指定デコーダ回路
FUSE……ヒューズ
NYA、NYB……カラムスイッチ制御信号
RYA、RYB……カラムスイッチ制御信号
CRYS……カラムスイッチ回路。
Claims (4)
- 複数のメモリセルと複数のワード線と複数のデータ線とを具備する複数のメモリマットと、
上記メモリセルと接続された上記ワード線が延在する第1方向に延在し、上記メモリセルからの読み出しデータと書き込みデータを転送する第1バスと、
上記データ線が延在する第2方向に延在し、上記第1バスのバス幅よりも小さなバス幅とされ、書き込みデータを転送する第2バスと、
上記第2バスと上記第1バスの交点部に配置されたエラー訂正ブロックとを具備し、
上記第1バスは、通常データ部とパリティービット部とを有し、
上記複数のメモリマットは、ワード線の延長方向に並べられた複数の基本単位ユニットを有し、
上記基本単位ユニットは、
互いに隣接して配置される第1データ線及び第2データ線と、
上記第1データ線又は第2データ線を選択するカラムスイッチと、
上記カラムスイッチを介して上記第1データ線又は第2データ線に接続されるラッチ型センスアンプ回路及びライトアンプ回路とを有し、
上記ラッチ型センスアンプ回路の出力端子は上記第1バスに接続され、
上記ライトアンプ回路の入力端子は上記第1バスに接続され、
上記エラー訂正ブロックは、
上記第1バスの通常データ部に読み出された通常データとパリティービット部に読み出されたパリティービットとを用いて上記通常データの1ビットのエラー訂正を行うエラー訂正回路と、
上記エラー訂正回路で訂正された通常データのうち上記第2バスに転送された書き込みデータに対応したデータ部分を入れ替えて上記第1バスの通常データ部に出力する書き込みデータ生成回路と、
上記第1バスの通常データ部の通常データを受けて、パリティービットを生成して上記第1バスのパリティービット部に出力するパリティービット生成回路とを有し、
書き込み動作時において、
複数のメモリセルから上記第1バスに読み出された通常データとパリティービットとを用いて上記通常データのエラー訂正を上記エラー訂正回路により行い、該エラー訂正がされた通常データを上記第2バスに出力する第1動作と、
上記第1動作により訂正された通常データのうち上記第2バスに転送された書き込みデータに対応したデータ部分を上記書き込みデータ生成回路により入れ替えて上記第1バスの通常データ部に出力する第2動作と、
上記第2動作により入れ替えられた書き込みデータを含む通常データを用いて上記パリティービット生成回路によりパリティービットを生成して上記第1バスのパリティービット部に出力する第3動作と、
上記第2動作と第3動作とにより第1バスに出力された通常データとパリティービットを上記複数のメモリセルに書き込む第4動作とを行い、
上記複数のメモリセルのうち隣接するメモリセルは、異なるアドレスに割り当てられる ことを特徴とする半導体装置。 - 複数のメモリセルと複数のワード線と複数のデータ線とを具備する複数のメモリマットと、
上記メモリセルと接続された上記ワード線が延在する第1方向に延在し、上記メモリセルからの読み出しデータと書き込みデータを転送する第1バスと、
上記データ線が延在する第2方向に延在し、上記第1バスのバス幅よりも小さなバス幅とされ、読み出しデータを転送する第3バスと、
上記第3バスと上記第1バスの交点部に配置されたエラー訂正ブロックとを具備し、
上記第1バスは、通常データ部とパリティービット部とを有し、
上記複数のメモリマットは、ワード線の延長方向に並べられた複数の基本単位ユニットを有し、
上記基本単位ユニットは、
互いに隣接して配置される第1データ線及び第2データ線と、
上記第1データ線又は第2データ線を選択するカラムスイッチと、
上記カラムスイッチを介して上記第1データ線又は第2データ線に接続されるラッチ型センスアンプ回路及びライトアンプ回路とを有し、
上記ラッチ型センスアンプ回路の出力端子は上記第1バスに接続され、
上記ライトアンプ回路の入力端子は上記第1バスに接続され、
上記エラー訂正ブロックは、
上記第1バスの通常データ部に読み出された通常データとパリティービット部に読み出されたパリティービットとを用いて上記通常データの1ビットのエラー訂正を行うエラー訂正回路と、
上記エラー訂正回路で訂正された通常データのうち上記第3バスに転送される読み出しデータを出力する選択回路とを有し、
読み込み動作時において、
複数のメモリセルから上記第1バスに読み出された通常データとパリティービットとを用いて上記エラー訂正回路により上記通常データのエラー訂正を行い、該エラー訂正がされた通常データを上記第3バスに出力する第5動作と、
上記第1動作により訂正された通常データのうち上記第3バスに転送すべき読み出しデータを順次選択することが可能とされる第6動作とを行い、
上記複数のメモリセルのうち隣接するメモリセルは、異なるアドレスに割り当てられる ことを特徴とする半導体装置。 - 請求項1において、
上記データ線が延在する第2方向に延在し、上記第1バスのバス幅よりも小さなバス幅とされ、読み出しデータを転送する第3バスを更に有し、
上記エラー訂正ブロックは、上記エラー訂正回路で訂正された通常データのうち上記第3バスに転送される読み出しデータを出力する選択回路を更に有し、
上記第2バスと上記第3バスとは同じバス幅とされ、
読み込み動作時において、
複数のメモリセルから上記第1バスに読み出された通常データとパリティービットとを用いて上記エラー訂正回路により上記通常データのエラー訂正を行い、該エラー訂正がされた通常データを上記第3バスに出力する第5動作と、
上記第5動作により訂正された通常データのうち上記第3バスに転送すべき読み出しデータを順次選択することが可能とされる第6動作とを行う
ことを特徴とする半導体装置。 - 請求項1ないし3のいずれかにおいて、
上記メモリセルは、PチャネルMOSトランジスタとNチャネルMOSトランジスタからなるSRAMメモリセルであり、
上記基本単位ユニットの上記第1データ線及び第2データ線は、上記SRAMメモリセルの一対の記憶ノードに対応した一対からなり、
上記複数の基本単位ユニット間において、
第1基本単位ユニットにおける一対からなる第1データ線の一方とそれに隣接して配置される一対からなる第2データ線の一方に接続される複数のメモリセルのNチャネルMOSトランジスタは、第1P型ウェル領域に形成され、
上記第1基本単位ユニットにおける一対からなる第2データ線の他方とそれに隣接して配置される第2基本単位ユニットにおける一対からなる第1データ線の他方に接続される複数のメモリセルのNチャネルMOSトランジスタは、第2P型ウェル領域に形成され、
上記第1Pウェル領域と第2Pウェル領域との間には、上記第2データ線に接続される複数のメモリセルのPチャネルMOSトランジスタが形成されるN型ウェル領域によって電気的に分離される
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009194992A JP4484124B2 (ja) | 2001-07-04 | 2009-08-26 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001202919 | 2001-07-04 | ||
JP2009194992A JP4484124B2 (ja) | 2001-07-04 | 2009-08-26 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002016320A Division JP4877894B2 (ja) | 2001-07-04 | 2002-01-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009283127A JP2009283127A (ja) | 2009-12-03 |
JP4484124B2 true JP4484124B2 (ja) | 2010-06-16 |
Family
ID=41453397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009194992A Expired - Fee Related JP4484124B2 (ja) | 2001-07-04 | 2009-08-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4484124B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5617776B2 (ja) * | 2011-06-27 | 2014-11-05 | 株式会社デンソー | メモリ回路,メモリ装置及びメモリデータの誤り訂正方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002269978A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003085996A (ja) * | 2001-07-04 | 2003-03-20 | Hitachi Ltd | 半導体装置 |
JP4293380B2 (ja) * | 2001-07-04 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4418505B2 (ja) * | 2008-08-08 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
-
2009
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002269978A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
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JP4418505B2 (ja) * | 2008-08-08 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体装置 |
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---|---|
JP2009283127A (ja) | 2009-12-03 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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