JP2002269978A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２トランジスタセルをハーフピッチ配置した
メモリアレイを備える半導体記憶装置において、行選択
動作の低消費電力化およびデータ読出時のノイズ抑制に
よる動作マージン確保を図る。 【解決手段】 メモリアレイ２０は、行方向および列方
向にそれぞれ沿って配置されるワード線およびビット線
の交点に対応して、ハーフピッチ配置された複数のセル
ユニットＣＵを有する。同一のワード線によって選択さ
れるセルユニットのうちの隣接する２個ずつは、同一の
メモリセルＭＣを構成する。同一のメモリセル列に属す
る各メモリセルを構成する２個ずつのセルユニットに対
応する２本のビット線は、ビット線対を構成する。同一
のビット線対を構成する２本のビット線の間には、他の
ビット線対を構成する２本のビット線のうちの１本が配
置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、２トランジスタセルが配置さ
れたメモリアレイを備える半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置を構成する単位記憶素子
であるメモリセルには、種々の構成が存在する。最もシ
ンプルな構成としては、１個のトランジスタと１個のキ
ャパシタとから構成される、１トランジスタセルが知ら
れている。一方、２個のトランジスタと２個のキャパシ
タとから構成される２トランジスタセルは、セルサイズ
は大きくなるものの、完全な差動動作によってデータ読
出およびデータ書込を実行できるので、より安定的な動
作が可能となる。

【０００３】図８は、２トランジスタセル構成のメモリ
セルを示す回路図である。図８を参照して、メモリセル
ＭＣは、ワード線ＷＬの活性化（Ｈレベル）に応じてオ
ンするトランジスタＴ１およびＴ２と、トランジスタＴ
１と接地電圧Ｖｓｓの間にそれぞれ結合されるキャパシ
タＣ１およびＣ２とを有する。トランジスタＴ１および
Ｔ２は、半導体基板上に形成されるＮチャネル電界効果
型トランジスタが適用される。トランジスタＴ１は、ワ
ード線ＷＬの活性化に応答して、キャパシタＣ１とデー
タ線ＤＬとを電気的に結合する。同様に、トランジスタ
Ｔ２は、ワード線ＷＬの活性化に応答して、キャパシタ
Ｃ２とデータ線／ＤＬとを電気的に結合する。

【０００４】以下においては、１個のトランジスタおよ
び１個のキャパシタで構成される記憶ユニットを、セル
ユニットとも称する。すなわち、２トランジスタセルの
メモリセルＭＣは、セルユニットＣＵ１およびＣＵ２を
含んでいる。以下においては、このように１個のトラン
ジスタおよびキャパシタで構成されたセルユニットを総
称する場合には、単にセルユニットＣＵとも称する。

【０００５】メモリセルＭＣに対するデータ書込は、互
いに相補のデータを伝達するためのデータ線ＤＬおよび
／ＤＬのそれぞれに対して、異なるレベル（Ｈレベル／
Ｌレベル）の電圧を与えることによって実行される。す
なわち、２トランジスタセルのメモリセルＭＣにおいて
は、キャパシタＣ１およびＣ２のそれぞれにおいて、異
なる電圧レベルが保持される。メモリセルＭＣからのデ
ータ読出は、データ線ＤＬおよび／ＤＬにそれぞれ読出
される、異なる電圧同士を比較することによって実行さ
れる。このように、２トランジスタセルに対するデータ
読出およびデータ書込は、完全な差動動作によって実行
されるので、データ読出およびデータ書込マージンを十
分に確保でき、その動作を安定化できるという利点があ
る。

【０００６】一方で、２トランジスタセル構成のメモリ
セルにおいては、２個のセルユニットが必要であるの
で、必然的にそのサイズが問題となる。

【０００７】図９は、２トランジスタセルが通常ピッチ
で行列状に配置されたメモリアレイの構成を示す概念図
である。

【０００８】図９を参照して、メモリアレイ上におい
て、行列状にセルユニットＣＵが配置されている。

【０００９】セルユニットの行に対応して、ワード線が
それぞれ配置され、セルユニットの列に対応してビット
線がそれぞれ配置されている。

【００１０】行方向に隣接する２個のセルユニットによ
って、１つの記憶素子、すなわちメモリセルが構成され
る。同一のメモリセル列に対応する２本ずつのビット線
は、相補データを伝達するためのビット線対を構成す
る。

【００１１】したがって、メモリセルＭＣに対しては、
メモリセルの各行ごとにワード線ＷＬが配置され、メモ
リセルの各列ごとにビット線対ＢＬＰが配置される。図
９においては、代表的に、ワード線ＷＬ０〜ＷＬ３およ
び、ビット線対ＢＬＰ０〜ＢＬＰ２が代表的に示され
る。ビット線対ＢＬＰ０は、相補のビット線ＢＬ０およ
び／ＢＬ０を有し、ビット線対ＢＬＰ１は、相補のビッ
ト線ＢＬ１および／ＢＬ１を有し、ビット線対ＢＬＰ２
は、相補のビット線ＢＬ２および／ＢＬ２を有する。

【００１２】各ビット線対に対応して、データ読出およ
びデータ書込を実行するためのセンスアンプが配置され
る。図９においては、ビット線対ＢＬＰ０〜ＢＬＰ２に
それぞれ対応するセンスアンプＳＡ０〜ＳＡ２が代表的
に示される。

【００１３】データ書込時において、選択メモリセルに
対応するセンスアンプは、対応するビット線対を構成す
る相補のビット線のそれぞれに対して、相補の電圧をそ
れぞれ供給する。一方、データ読出時において、選択メ
モリセルに対応するセンスアンプは、対応する相補のビ
ット線のそれぞれに読出される電圧の差を増幅する。

【００１４】たとえば、センスアンプＳＡ０は、データ
書込時において選択された場合には、入力データのレベ
ルに応じて、対応するビット線ＢＬ０および／ＢＬ０に
対して相補の電圧（ととえば、電源電圧Ｖｃｃおよび接
地電圧Ｖｓｓ）をそれぞれ伝達する。一方、データ読出
時において選択された場合には、センスアンプＳＡ０
は、対応するビット線ＢＬ０および／ＢＬ０の電圧差を
増幅して、出力データのレベルを設定する。

【００１５】このような構成とすることにより、行列状
に配置されたセルユニットを用いて、メモリセルを構成
し、メモリセルに対する行選択および列選択を実行し
て、データ読出およびデータ書込を実行することができ
る。

【００１６】しかし、このようなメモリアレイにおいて
は、セルユニットを配置するために、特に行方向のピッ
チ制約が大きくなってしまう。これにより、メモリセル
のサイズを縮小することが困難となり、メモリアレイの
高集積化が困難となる。

【００１７】このようなセルユニットをメモリアレイに
高集積化する方式として、いわゆるハーフピッチ配置が
知られている。

【００１８】図１０は、２トランジスタセルがハーフピ
ッチで行列状に配置された従来のメモリアレイの構成を
示す概念図である。

【００１９】図１０を参照して、行方向および列方向に
それぞれ沿って、ワード線およびビット線が格子状に配
置される。隣接する２本ずつのワード線およびビット線
は、ワード線ペアおよびビット線対をそれぞれ構成す
る。

【００２０】たとえば、図１０に示され第１番目のワー
ド線ＷＬ０ｏと、その次のワード線ＷＬ０ｅとは、ワー
ド線ペアＷＬＰ０を構成する。以下のワード線も同様に
配置される。同様に、第１番目のビット線ＢＬ０および
その次のビット線／ＢＬ０は、ビット線対ＢＬＰ０を形
成する。以降のビット線も同様に配置される。

【００２１】なお各ワード線上において、セルユニット
ＣＵは、ビット線ＢＬの１本おきに結合される。また、
同一のワード線ペアを構成する２本のワード線のそれぞ
れにおいて、セルユニットは、各ビット線対を構成する
ビット線の一方ずつおよび他方ずつのそれぞれとの交点
に配置される。

【００２２】たとえば、ワード線ペアＷＬＰ０の一方Ｗ
Ｌ０ｅについては、各ビット線対の一方ずつであるＢＬ
０，ＢＬ１，ＢＬ２，・・・との交点のそれぞれに、セル
ユニットＣＵが配置される。また、ワード線ペアＷＬＰ
０の他方ＷＬ０ｏについては、各ビット線対の他方ずつ
である／ＢＬ０，／ＢＬ１，／ＢＬ２，・・・との交点の
それぞれに、セルユニットＣＵが配置される。以降のワ
ード線に対しても、セルユニットは同様に配置される。

【００２３】また、同一のビット線対を構成する２本の
ビット線のそれぞれにおいて、各セルユニットＣＵは、
各ワード線対を構成する２本のワード線の一方ずつもし
くは他方ずつによって選択することができる。

【００２４】したがって、ワード線ペアの１つを選択す
ることによって、同一のビット線対を構成する２本のビ
ット線にそれぞれ結合される、２個ずつのセルユニット
を選択することができる。

【００２５】同一のワード線ペアおよびビット線対にそ
れぞれ対応付けられる２個ずつのセルユニットによっ
て、１個の記憶素子、すなわちメモリセルＭＣが構成さ
れる。したがって、２個のセルユニットＣＵで構成され
る２トランジスタセルであるメモリセルＭＣは、メモリ
アレイ上に行列状に配置され、メモリセルＭＣの各行に
対応してワード線ペアが配置され、メモリセルの列にそ
れぞれ対応してビット線対およびセンスアンプが配置さ
れる。図１０においては、代表的に、ワード線ペアＷＬ
Ｐ０〜ＷＬＰ３、ビット線対ＢＬＰ０〜ＢＬＰ２および
センスアンプＳＡ０〜ＳＡ２が示される。

【００２６】ワード線ペアＷＬＰ０は、ワード線ＷＬ０
ｏおよびＷＬ０ｅから構成され、ワード線ペアＷＬＰ１
は、ワード線ＷＬ１ｏおよびＷＬ１ｅから構成され、ワ
ード線ペアＷＬＰ２は、ワード線ＷＬ２ｏおよびＷＬ２
ｅから構成され、ワード線ペアＷＬＰ３は、ワード線Ｗ
Ｌ３ｏおよびＷＬ３ｅから構成される。各ビット線対お
よび各センスアンプの構成および動作は、図９で説明し
たのと同様である。

【００２７】このような構成とすることによって、行方
向におけるセルユニット間のピッチを、図９に示した通
常ピッチ配置と同様に確保した上で、２トランジスタセ
ルを高集積配置したメモリアレイを構成することができ
る。

【００２８】

【発明が解決しようとする課題】しかしながら、図１０
に示すハーフピッチ配置された２トランジスタメモリセ
ルの行選択動作においては、選択列に対応するワード線
ペアを構成する２本のワード線を同時に活性化すること
が必要である。

【００２９】たとえば、第１番目のメモリセル行に属す
るメモリセル群を選択する場合には、ワード線ＷＬ０ｏ
およびＷＬ０ｅの両方を活性化することが必要になる。
したがって、ハーフピッチ配置によって高集積化が可能
となる一方で、データ読出およびデータ書込時等に実行
される行選択動作に伴う消費電力が増大してしまう。

【００３０】また、ビット線の配置ピッチが縮小される
ため、ビット線上に生じる微小な電圧変化を増幅するこ
とが要求されるデータ読出時において、ビット線間の相
互干渉の影響で動作マージンが低下する危険性も生じて
しまう。

【００３１】このようなビット線間の相互干渉を抑制す
る技術として、ビット線にツイスト構成を設ける手法も
知られているが、このような手法を採用すれば、製造プ
ロセスが複雑化するので、歩留り低下の要因となるおそ
れもある。

【００３２】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、いわ
ゆるハーフピッチ配置された２トランジスタセルを備え
る半導体記憶装置において、行選択動作の低消費電力化
およびデータ読出時のノイズ抑制による動作マージン確
保を図ることである。

【００３３】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、隣接する２本ごとにワード線ペアを構成する
複数のワード線と、複数のワード線と交差する方向に配
置される複数のビット線と、複数の記憶素子が配置され
るメモリアレイとを備える。メモリアレイは、各ワード
線ペアを構成する２本のワード線の一方ずつと、複数の
ビット線のうちの１本おきのビット線との交点のそれぞ
れ、および、２本のワード線の他方ずつと残りの１本お
きのビット線との交点のそれぞれに対応して配置される
複数のセルユニットを含み、各セルユニットは、記憶デ
ータを保持するためのキャパシタと、複数のワード線の
うちの対応する１本の活性化に応答して、複数のビット
線のうちの対応する１本とキャパシタとの間を電気的に
結合するためのトランジスタとを有する。半導体記憶装
置は、１本おきのビット線のうちの２本ずつによって構
成される複数のビット線対のそれぞれ対応して配置さ
れ、各々が、対応する２本のビット線の電圧差を増幅検
知するための複数の第１のセンスアンプと、残りの１本
おきのビット線のうちの２本ずつによって構成される複
数のビット線対のそれぞれ対応して配置され、各々が、
対応する２本のビット線の電圧差を増幅検知するための
複数の第２のセンスアンプとをさらに備える。同一のワ
ード線によって選択されるセルユニットのうちの、同一
のビット線対と対応する２個ずつは、１個の記憶素子を
構成する。

【００３４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、各ワード線ペアを構
成する２本のワード線の一方ずつおよび他方ずつのいず
れかを選択するための第１の選択結果と、ワード線ペア
のうちの１つを選択するための第２の選択結果とに応じ
て、複数のワード線の各々を選択的に活性化するための
行選択部をさらに備え、複数の第１のセンスアンプの各
々は、第１の選択結果に応じて、一方ずつのワード線が
非選択である場合には、対応する２本のビット線を所定
電圧に保持し、複数の第２のセンスアンプの各々は、第
１の選択結果に応じて、他方ずつのワード線が非選択で
ある場合には、対応する２本のビット線を所定電圧に保
持する。

【００３５】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、複数の第１のセンス
アンプと、複数の第２のセンスアンプとは、メモリアレ
イを挟んで互いに反対側の領域に配置される。

【００３６】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、行選択部は、テスト
モード時において、第２の選択結果に応じて選択される
ワード線ペアを構成する２本のワード線の各々を活性化
する。

【００３７】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、行選択部は、テスト
モード時において、ワード線ペアの１つを構成する２本
のワード線の一方と、ワード線ペアの他の１つを構成す
る２本のワード線の他方との各々を活性化する。

【００３８】

【発明の実施の形態】以下において、本発明の実施の形
態について、図面を参照して詳細に説明する。なお、図
中における同一符号は、同一または相当部分を示すもの
とする。

【００３９】［実施の形態１］図１は、本発明の実施の
形態に従う半導体記憶装置の全体構成を示す概略ブロッ
ク図である。

【００４０】図１を参照して、本発明の実施の形態に従
う半導体記憶装置１０は、メモリアレイ２０と、行選択
部３０と、列選択部４０と、センスアンプ帯５０ａ，５
０ｂと、データ入出力制御回路６０と、コントロール回
路７０とを備える。

【００４１】メモリアレイ２０は、行列状に配置された
２トランジスタセル方式のメモリセルを備える。メモリ
アレイ２０の構成については後ほど詳細に説明するが、
行方向に沿って配置される複数のワード線ＷＬおよび列
方向に沿って配置される複数のビット線が格子状に配置
され、ワード線ＷＬおよびビット線ＢＬの交差部分の一
部を用いて、各メモリセルを構成するためのセルユニッ
トが配置される。ビット線のうちの２本ずつによって、
ビット線対ＢＬＰが構成される。各ビット線対ＢＬＰ
は、それぞれが相補データを伝達するためのビット線Ｂ
Ｌおよび／ＢＬによって構成される。

【００４２】行選択部３０は、ロウアドレスＲＡに応じ
て、ワード線ＷＬを選択的に活性化することによって、
メモリセルの行選択を実行する。ロウアドレスＲＡは、
（ｎ＋１）個（ｎ：自然数）のアドレスビットＡＤ
（０）〜ＡＤ（ｎ）から構成される。

【００４３】列選択部４０は、コラムアドレスＣＡに応
じて、メモリセルの列選択を実行する。

【００４４】センスアンプ帯５０ａおよび５０ｂは、ビ
ット線対ＢＬＰごとに配置されるセンスアンプを含む。
センスアンプの配置および動作については、後程詳細に
説明する。

【００４５】データ入出力制御回路６０は、センスアン
プ帯５０ａおよび５０ｂとの間でデータを授受し、外部
に対して、読出データＤＯＵＴの出力および書込データ
ＤＩＮの入力を実行する。

【００４６】コントロール回路７０は、半導体記憶装置
１０に対して入力されるコマンド制御信号ＣＭＤに基づ
いて、半導体記憶装置１０の全体動作を制御する。コン
トロール回路７０の機能の１つとして、半導体記憶装置
１０の動作モードの設定が挙げられる。コントロール回
路７０は、たとえば、コマンド制御信号ＣＭＤの特定の
組合せに応答して、半導体記憶装置１０の動作モードを
通常動作モードからテストモードに移行し、テストモー
ド信号ＴＭを活性化する。

【００４７】図２は、図１に示したメモリアレイの構成
を詳細に示す図である。図２を参照して、メモリアレイ
２０においては、ワード線およびビット線が行方向およ
び列方向にそれぞれ沿って、格子状に配置される。

【００４８】ワード線ＷＬは、メモリアレイ２０全体に
おいて、（ｎ＋１）ビットのアドレスビットに対応し
て、２⁽ⁿ⁺¹⁾本設けられる。隣接する２本のワード線ご
とにワード線ペアが構成される。したがって、メモリア
レイ２０に対して、（ｍ＋１）個（ｍ：ｍ＋１＝２ⁿで
示される自然数）のワード線ペアＷＬＰ０〜ＷＬＰｍが
配置される。たとえば、図２に示すワード線ＷＬ０ｏと
ＷＬ０ｅは、ワード線線ペアＷＬＰ０を構成する。以降
のワード線についても、同様にワード線ペアが構成され
る。

【００４９】以下においては、ワード線を総称する場合
には、単に符号ＷＬを用いて表記するとともに、各ワー
ド線ペアを構成する２本のワード線の一方ずつおよび他
方ずつを総称する場合には、符号ＷＬｅおよびＷＬｏを
それぞれ用いて表記することとする。

【００５０】各ビット線対を構成するビット線の各々
は、交互配置される。たとえば、図２に示されるよう
に、ビット線対ＢＬＰ０を構成するビット線ＢＬ０およ
び／ＢＬ０と、ビット線対ＢＬＰ１を構成するビット線
ＢＬ１および／ＢＬ１は、ＢＬ０、ＢＬ１、／ＢＬ０、
／ＢＬ１の順に配置される。以下においては、ビット線
を総称する場合には、単に符号ＢＬを用いて表記すると
ともに、各ビット線対ＢＬＰを構成する２本の相補のビ
ット線線の一方ずつおよび他方ずつを総称する場合に
は、符号ＢＬおよび／ＢＬをそれぞれ用いて表記するこ
ととする。

【００５１】メモリアレイ２０は、図１０と同様にハー
フピッチ配置された、複数のセルユニットＣＵを有す
る。各セルユニットＣＵの構成は、図８に示したのと同
様であり、１個のトランジスタおよびキャパシタを有す
る。

【００５２】各ワード線上において、セルユニットＣＵ
は、１本おきのビット線との交点のそれぞれに対応して
配置される。これにより、セルユニットの行方向ピッチ
を、図９に示した通常ピッチと同様に確保できる。

【００５３】また、ワード線ＷＬｅおよびＷＬｏのそれ
ぞれにおいて、セルユニットは交互に配置される。すな
わち、セルユニットＣＵは、ワード線ＷＬｏと１本おき
のビット線との交点のそれぞれに対応してぞれぞれ配置
され、さらに、ワード線ＷＬｏとの交点においてセルユ
ニットが配置されない残りの１本おきのビット線と、ワ
ード線ＷＬｅとの交点のそれぞれに対応してぞれぞれ配
置される。

【００５４】たとえば、ワード線ＷＬ０ｅにおいては、
偶数番目のビット線対ＢＬＰ０，ＢＬＰ２，ＢＬＰ４，
…を構成するビット線との交点のそれぞれにセルユニッ
トＣＵが配置される。一方、ワード線ＷＬ０ｏにおいて
は、奇数番目のビット線対ＢＬＰ１，ＢＬＰ３，ＢＬＰ
５，…を構成するビット線との交点のそれぞれにセルユ
ニットＣＵが配置される。以降のワード線についても、
セルユニットは同様に配置される。

【００５５】したがって、各ビット線上においては、セ
ルユニットＣＵは、各ワード線ペアを構成するワード線
ＷＬｏおよびＷＬｅのいずれか一方のそれぞれとの交点
に配置される。

【００５６】また、各ワード線ペアＷＬＰにおいて、ワ
ード線ＷＬｏおよびＷＬｅを交互に配置することによっ
て、列方向に隣接する交点に配置されるセルユニット間
でビット線コンタクトを共有して、さらに高集積化を図
ることができる。

【００５７】同一のワード線と対応する複数のセルユニ
ットのうちの隣接する２個ずつを順に用いて、すなわち
同一のビット線対を構成する２本のビット線と対応する
２個ずつのセルユニットを用いて、１個の記憶素子、す
なわちメモリセルＭＣが構成される。たとえば、ワード
線ＷＬ０ｅとビット線ＢＬ０および／ＢＬ０との交点に
それぞれ配置される２個のセルユニットは、１個のメモ
リセルを構成する。すなわち、各メモリセルＭＣは、２
トランジスタセル方式である。

【００５８】したがって、メモリアレイ２０上には、メ
モリセルＭＣが行列状に配置され、メモリセルの各行に
対応してワード線ＷＬが配置され、メモリセルの各列に
対応して、ビット線対ＢＬＰが配置される。

【００５９】したがって、メモリセルＭＣに対する行選
択動作は、ワード線ＷＬ０ｅ，ＷＬ０ｏ〜ＷＬｍｅの各
々を選択的に活性化することによって、すなわち１本の
ワード線ＷＬの選択によって実行できる。これにより、
ハーフピッチ配置されたセルユニットを用いて構成され
る２トランジスタセル方式のメモリセルの行選択動作時
において、ワード線の活性化本数を削減して、消費電力
を抑制することが可能となる。

【００６０】各ビット線対に対応して、センスアンプが
配置される。図２においては、ビット線対ＢＬＰ０〜Ｂ
ＬＰ５に対応してそれぞれ設けられるセンスアンプＳＡ
０〜ＳＡ５が代表的に示されている。以下においては、
これらのセンスアンプを総称する場合には、符号ＳＡを
用いて表記することとする。

【００６１】各センスアンプＳＡは、図示しない列選択
ゲートを介して、対応するビット線対を構成する２本の
ビット線ＢＬおよび／ＢＬと結合される。センスアンプ
ＳＡは、データ読出時において、対応するビット線ＢＬ
および／ＢＬの間の電圧差を増幅して、ビット線ＢＬお
よび／ＢＬを電源電圧Ｖｃｃ（Ｈレベル）および接地電
圧Ｖｓｓ（Ｌレベル）の一方ずつに設定する。データ書
込時においては、選択されたメモリセル列に対応するビ
ット線ＢＬおよび／ＢＬに対して、電源電圧Ｖｃｃ（Ｈ
レベル）および接地電圧Ｖｓｓ（Ｌレベル）の入力デー
タに応じた一方ずつが、センスアンプを介して伝達され
る。

【００６２】次に、半導体記憶装置１０における行選択
動作について説明する。行選択動作、すなわちワード線
ＷＬの選択は、ワード線ペアＷＬＰの選択および、各ワ
ード線ペアにおけるＷＬｏおよびＷＬｅの選択によって
実行される。たとえば、アドレスビットＡＤ（０）によ
って、各ビット線対において、ＷＬｅおよびＷＬｏのい
ずれが選択されるかが指示され、残りのアドレスビット
ＡＤ（１）〜ＡＤ（ｎ）によって、ワード線ペアＷＬＰ
０〜ＷＬＰｍのいずれが選択されるかが指示される。

【００６３】各ワード線ペア内におけるワード線の選択
は、選択的に活性化される制御信号ＳＬｅおよびＳＬｏ
に応じて実行される。制御信号ＳＬｅの活性化は、ワー
ド線ＷＬｅの選択を示し、制御信号ＳＬｏの活性化は、
ワード線ＷＬｏの選択を示すものとする。

【００６４】図３は、行選択部３０の構成を説明するた
めの回路図である。図３においては、第ｊ番目（ｊ：０
〜ｍの整数）のワード線ペアに対応する回路構成が代表
的に示されている。

【００６５】図３を参照して、行選択部３０は、アドレ
スビットＡＤ（０）に応じて制御信号ＳＬｏおよびＳＬ
ｅを生成する制御信号生成部８０と、ワード線ペアＷＬ
Ｐｊを構成するワード線ＷＬｊｏおよびＷＬｊｅにそれ
ぞれ対応するワード線ドライブユニットＷＤＵｊｏおよ
びＷＤＵｊｅを含む。

【００６６】制御信号生成部８０は、直列に結合された
インバータ８１および８２を有する。インバータ８１に
はアドレスビットＡＤ（０）が入力される。インバータ
８１は、アドレスビットＡＤ（０）の信号レベルを反転
して、制御信号ＳＬｅを生成する。インバータ８２は、
インバータ８１の出力、すなわち制御信号ＳＬｅの信号
レベルを反転して制御信号ＳＬｏを生成する。

【００６７】したがって、制御信号生成部８０は、アド
レスビットＡＤ（０）のレベルに応じて、各ワード線ペ
アＷＬＰを構成するワード線の一方ＷＬｅずつおよび他
方ずつＷＬｏをそれぞれ選択するための制御信号ＳＬｅ
およびＳＬｏを、選択的にＨレベルに活性化する。

【００６８】第ｊ番目のワード線ペアに対応して配置さ
れるワード線ドライブユニットＷＤＵｊｏおよびＷＤＵ
ｊｅは、対応するデコード信号Ｘｊに対応して動作す
る。デコード信号Ｘｊは、第ｊ番目のワード線ペアの選
択／非選択を示すデコード信号である。行選択部３０全
体においては、（ｍ＋１）個のワード線ペアＷＬＰ０〜
ＷＬＰｍにそれぞれ対応するデコード信号Ｘ０〜Ｘｍ
が、アドレスビットＡＤ（１）〜ＡＤ（ｎ）に応じて、
選択的にＨレベルに活性化される。

【００６９】ワード線ドライブユニットＷＤＵｊｏは、
ＮＡＮＤゲート８３と、Ｐチャネル電界効果型トランジ
スタ８４と、Ｎチャネル電界効果型トランジスタ８５と
を有する。

【００７０】ＮＡＮＤゲート８３は、デコード信号Ｘｊ
および制御信号ＳＬｏの両方が活性化された場合に対応
して、ワード線ドライブ信号ＸＤｊ−ｏをＬレベルに活
性化する。トランジスタ８４は、ワード線ドライブ信号
ＸＤｊ−ｏをゲートに受けて、ワード線駆動電圧Ｖｐｘ
とワード線ＷＬｊｏとの間に電気的に結合される。トラ
ンジスタ８５は、ワード線ドライブ信号ＸＤｊ−ｏをゲ
ートに受けて、ワード線ＷＬｊｏと接地電圧Ｖｓｓとの
間に電気的に結合される。

【００７１】したがって、ワード線ＷＬｊｏは、デコー
ド信号Ｘｊおよび制御信号ＳＬｏノ両方が活性化された
場合に、活性化されてワード線駆動電圧Ｖｐｘに駆動さ
れ、それ以外の場合においては、非活性化されて接地電
圧Ｖｓｓに設定される。

【００７２】一般的に、ワード線駆動電圧Ｖｐｘは、各
セルユニット内のトランジスタによって伝達されるＨレ
ベルデータの電圧レベルを十分確保するために、電源電
圧Ｖｃｃよりも高い電圧に設定される。

【００７３】ワード線ドライブユニットＷＤＵｊｅは、
ワード線ドライブユニットＷＤＵｊｏと同様の構成を有
し、ＮＡＮＤゲート８６と、Ｐチャネル電界効果型トラ
ンジスタ８７と、Ｎチャネル電界効果型トランジスタ８
８とを有する。

【００７４】ＮＡＮＤゲート８６は、デコード信号Ｘｊ
および制御信号ＳＬｅの両方が活性化された場合に対応
して、ワード線ドライブ信号ＸＤｊ−ｅをＬレベルに活
性化する。トランジスタ８７は、ワード線ドライブ信号
ＸＤｊ−ｅをゲートに受けて、ワード線駆動電圧Ｖｐｘ
とワード線ＷＬｊ−ｅとの間に電気的に結合される。ト
ランジスタ８８は、ワード線ドライブ信号ＸＤｊ−ｅを
ゲートに受けて、ワード線ＷＬｊｅと接地電圧Ｖｓｓと
の間に電気的に結合される。

【００７５】再び図２を参照して、センスアンプ帯５０
ａに配置されるセンスアンプ群の各々は、制御信号ＳＬ
ｅの非活性化に応答して、対応するビット線を所定電圧
Ｖｐｃに設定するための、プリチャージ・イコライズ動
作を実行する。すなわち、制御信号ＳＬｅが非活性化さ
れて、ワード線ＷＬｅが選択されていない場合には、こ
れらのセンスアンプ群に対応するセルユニットがデータ
読出・書込動作の対象となることはないため、対応する
ビット線は、所定電圧Ｖｐｃに設定される。

【００７６】この場合には、反対に制御信号ＳＬｏが活
性化されており、各ワード線ペアを構成するワード線の
一方ずつＷＬｏのうちの選択されたメモリセル行に対応
する１本が活性化されて、センスアンプ帯５０ｂに配置
されるセンスアンプ群に対応するビット線は、対応する
セルユニットと結合される。

【００７７】一方、センスアンプ帯５０ｂに配置される
センスアンプ群の各々は、制御信号ＳＬｏの非活性化に
応答して、プリチャージ・イコライズ動作を実行する。
すなわち、制御信号ＳＬｏが非活性化されて、ワード線
ＷＬｏが選択されていない場合には、これらのセンスア
ンプ群に対応するセルユニットがデータ読出・書込動作
の対象となることはないため、対応するビット線は、所
定電圧Ｖｐｃに設定される。

【００７８】この場合には、反対に制御信号ＳＬｅが活
性化されており、各ワード線ペアを構成するワード線の
一方ずつＷＬｅのうちの選択されたメモリセル行に対応
する１本が活性化されて、センスアンプ帯５０ａに配置
されるセンスアンプ群に対応するビット線は、対応する
セルユニットと結合される。

【００７９】すでに説明したようにビット線は交互配置
されていることから、選択されたメモリセル行に属する
メモリセルを構成するセルユニットのそれぞれと結合さ
れるビット線ＢＬおよび／ＢＬの間には、イコライズ・
プリチャージ動作によって所定電圧Ｖｐｃに設定され
た、非選択のメモリセル列に対応するビット線が存在す
ることになる。

【００８０】したがって、データ読出時において、セル
ユニットと結合されるビット線ＢＬおよび／ＢＬの間
は、所定電圧Ｖｐｃに設定されたビット線によって各々
シールドされる。この結果、ビット線をツイスト構成と
することなく、データ読出時におけるビット線間の相互
干渉を抑制できる。これにより、複雑な製造工程を経る
ことなく、データ読出の安定化が可能となる。

【００８１】偶数番目のビット線対に対応するセンスア
ンプ群ＳＡ０，ＳＡ２，ＳＡ４，…は、センスアンプ帯
５０ａに配置される。一方、奇数番目のビット線対に対
応するセンスアンプ群ＳＡ１，ＳＡ３，ＳＡ５，…は、
メモリアレイ２０を挟んでセンスアンプ帯５０ａと反対
側の領域に位置するセンスアンプ帯５０ｂに配置され
る。

【００８２】このような配置とすることにより、センス
アンプＳＡの配置ピッチに起因する行方向のレイアウト
制約を緩和することができる。また、センスアンプ帯５
０ａもしくは５０ｂのそれぞれにおいて、制御信号ＳＬ
ｅおよびＳＬｏの信号配線のいずれか一方すつを配置す
ればよく、信号配線も削減できる。このような、センス
アンプ帯５０ａおよび５０ｂの分割配置によって、セン
スアンプを効率的に配置できる。

【００８３】［実施の形態２］図４は、実施の形態２に
従う制御信号生成部９０の構成を示す回路図である。

【００８４】図４を参照して、制御信号生成部９０は、
インバータ９１、ＮＯＲゲート９２および９３と、イン
バータ９４および９５とを有する。制御信号生成部９０
は、実施の形態１に示した構成において、制御信号生成
部８０に代えて適用される。

【００８５】インバータ９１は、アドレスビットＡＤ
（０）のレベルを反転して出力する。ＮＯＲゲート９２
およびインバータ９４は、テストモード時にＨレベルに
活性化されるテストモード信号ＴＭと、アドレスビット
ＡＤ（０）との論理和演算結果を、制御信号ＳＬｏとし
て出力する。

【００８６】同様に、ＮＯＲゲート９３およびインバー
タ９５は、アドレスビットＡＤ（０）の反転信号と、テ
ストモード信号ＴＭとの論理和演算結果を、制御信号Ｓ
Ｌｅとして出力する。

【００８７】したがって、制御信号生成部９０は、テス
トモード信号ＴＭがＬレベルに非活性化される通常動作
モード時においては、図３に示した制御信号生成部８０
と同様に、アドレスビットＡＤ（０）に応じて制御信号
ＳＬｏおよびＳＬｅのいずれか一方を選択的に活性化す
る。

【００８８】一方、テストモード信号ＴＭがＨレベルに
活性化されるテストモード時においては、制御信号ＳＬ
ｏおよびＳＬｅの両方は、アドレスビットＡＤ（０）の
レベルに無関係に、強制的にＨレベルに活性化される。

【００８９】このような構成とすることによって、通常
動作モード時においては、各ワード線ペアにおいて、ワ
ード線ＷＬｅおよびＷＬｏを選択的に活性化することに
よって、実施の形態１と同様の行選択動作を正常に実行
するとともに、テストモード時においては、同一のワー
ド線ペアを構成する２本のワード線を同時に選択した動
作テストを実行することができる。この結果、動作テス
ト時間の短縮および、相互干渉に関する動作テストの実
行を図ることが可能である。

【００９０】［実施の形態３］図５は、実施の形態３に
従う行選択部１３０の構成を示す回路図である。

【００９１】図５を参照して、行選択部１３０は、アド
レスバッファ３２ａと、デコード部３４ａと、制御信号
生成部９０とを含む。

【００９２】アドレスバッファ３２ａは、アドレスビッ
トＡＤ（１）〜ＡＤ（ｎ）を受けて、２×ｎ個の内部ア
ドレス信号に変換する。

【００９３】デコード部３４ａは、それぞれのワード線
ペアに対応して設けられるデコードユニットＤＵを有す
る。図示しないが、デコードユニットＤＵは、ワード線
ペアＷＬＰ０〜ＷＬＰｍに対応してそれぞれ設けられ
る。これらのデコードユニットによって、ワード線ペア
ＷＬＰ０〜ＷＬＰｍのそれぞれを選択するためのデコー
ド信号Ｘ０〜Ｘｊが生成される。図５においては、第ｊ
番目および第ｋ番目（ｋ：０〜ｍ、かつｋ≠ｊの整数）
のワード線ペアＷＬＰｊおよびＷＬＰｋにそれぞれ対応
する、デコードユニットＤＵｊおよびＤＵｋが代表的に
示される。デコードユニットＤＵｊおよびＤＵｋは、デ
コード信号ＸｊおよびＸｋをそれぞれ生成する。

【００９４】制御信号生成部９０は、図４に示したのと
同様であるので詳細な説明は繰返さない。

【００９５】行選択部１３０は、さらに、行選択切換回
路１００と、それぞれのワード線に対応して配置される
ワード線ドライブユニットＷＤＵとを有する。図５にお
いては、第ｊ番目および第ｋ番目のワード線ペアを構成
する、ワード線ＷＬｊｅ，ＷＬｊｏおよびＷＬｋｅ，Ｗ
Ｌｋｏと、これらに対応するワード線ドライブユニット
ＷＤＵｊｅ、ＷＤＵｊｏ、ＷＤＵｋｅおよびＷＤＵｋｏ
が代表的に示される。各ワード線ドライブユニットの構
成および動作は、図３に示したワード線ドライブユニッ
トＷＤＵｊｏおよびＷＤＵｊｅの各々と同様であるの
で、詳細な説明は繰り返さない。

【００９６】ワード線ドライブユニットＷＤＵｊｏは、
デコード信号Ｘｊおよび制御信号ＳＬｏ，ＳＬｅに応答
して、対応するワード線ＷＬｊｏを活性化／非活性化す
る。ワード線ドライブユニットＷＤＵｊｅは、行選択切
換回路１００から伝達されるデコード信号Ｘｊ′と、制
御信号ＳＬｏ，ＳＬｅとに応答して、対応するワード線
ＷＬｊｅの活性化／非活性化を制御する。

【００９７】ワード線ドライブユニットＷＤＵｋｏは、
デコード信号Ｘｋおよび制御信号ＳＬｏ，ＳＬｅに応答
して、対応するワード線ＷＬｋｏを活性化／非活性化す
る。ワード線ドライブユニットＷＤＵｋｅは、行選択切
換回路１００から伝達されるデコード信号Ｘｋ′と、制
御信号ＳＬｏ，ＳＬｅとに応答して、対応するワード線
ＷＬｋｅの活性化／非活性化を制御する。

【００９８】行選択切換回路１００は、テストモード信
号ＴＭに応じて動作し、通常動作モード時においては、
デコード信号ＸｊおよびＸｋのそれぞれを、デコード信
号Ｘｊ′およびＸｋ′として、ワード線ドライブユニッ
トＷＤＵｊｅおよびＷＤＵｋｅのそれぞれに対して伝達
する。

【００９９】一方、テストモード時においては、行選択
切換回路１００は、デコード信号ＸｊおよびＸｋを入換
えて、デコード信号ＸｊおよびＸｋのそれぞれを、デコ
ード信号Ｘｋ′およびＸｊ′として、ワード線ドライブ
ユニットＷＤＵｋｅおよびＷＤＵｊｅにそれぞれ伝達す
る。

【０１００】図６は、行選択切換回路１００の構成を示
す回路図である。図６を参照して、行選択切換回路１０
０は、トランスファゲート１０１、１０２、１０３およ
び１０４を有する。

【０１０１】トランスファゲート１０１は、デコード信
号Ｘｊが伝達されるノードＮ１と、ワード線ドライブユ
ニットＷＤＵｊｅにデコード信号Ｘｊ′を伝達するノー
ドＮ２との間に結合される。トランスファーゲート１０
２は、デコード信号Ｘｋが伝達されるノードＮ３と、ワ
ード線ドライブユニットＷＤＵｋｅにデコード信号Ｘ
ｋ′を伝達するノードＮ４との間に結合される。

【０１０２】トランスファーゲート１０３は、ノードＮ
１とノードＮ４との間に結合される。トランスファーゲ
ート１０４は、ノードＮ３とノードＮ２との間に結合さ
れる。

【０１０３】トランスファーゲートＴＧ１およびＴＧ２
は、テストモード信号ＴＭが非活性された場合、すなわ
ち通常動作モード時にオンし、テストモードにおいてオ
フする。一方、トランスファーゲートＴＧ３およびＴＧ
４は、テストモード時においてオンし、通常動作モード
時においてオフする。

【０１０４】このような構成とすることにより、行選択
切換回路１００は、通常動作モード時において、同一の
ワード線ペアを構成する２本のワード線を、共通のデコ
ード信号に基づいて選択する。これにより、実施の形態
１と同様の行選択動作が実行される。

【０１０５】一方、テストモード時においては、行選択
切換回路１００が配置された第ｊ番目と第ｋ番目のワー
ド線ペアの間において、ワード線ＷＬｅおよびＷＬｏの
それぞれをペアにして強制的に選択することが可能であ
る。

【０１０６】すなわち、図５に示した構成においては、
テストモード時において、デコード信号Ｘｊの活性化に
応答して、ワード線ＷＬｊｏおよびＷＬｋｅが活性化さ
れる。同様に、デコード信号Ｘｋの活性化に応答して、
ワード線ＷＬｊｅおよびＷＬｋｏが活性化される。

【０１０７】このように、実施の形態２に従うテストモ
ードと比較して、同一のワード線ペアを構成しない２本
のワード線ＷＬｅおよびＷＬｏについても、同時に活性
化の対象とすることができるので、動作テストのバリエ
ーションを広げることができる。

【０１０８】［実施の形態３の変形例］実施の形態３に
示したような行選択動作は、行選択切換回路１００を設
けることなく、内部アドレス信号の生成をテストモード
時において切換えることによっても実行できる。

【０１０９】図７は、実施の形態３の変形例に従う行選
択部２３０の構成を示すブロック図である。

【０１１０】図７を参照して、行選択部２３０は、アド
レスバッファ３２ｂと、デコード部３４ｂと、制御信号
生成部９０とを含む。

【０１１１】アドレスバッファ３２ｂは、テストモード
信号ＴＭを受けて動作し、通常動作モード時において
は、図６に示すアドレスバッファ３２ａと同様の動作を
実行する。一方、テストモード時においては、アドレス
バッファ３２ｂは、予め定められたパターンに従って、
アドレスビットに対応する内部アドレスの生成を切換え
る。

【０１１２】デコード部３４ｂは、各ワード線ペアごと
ではなく、各ワード線にそれぞれ対応して配置されるデ
コードユニットＤＵを有する。したがって、図７に代表
的に示されるワード線ＷＬｊｅ、ＷＬｊｏ、ＷＬｋｅお
よびＷＬｋｏにそれぞれ対応して、デコードユニットＤ
Ｕｊｅ、ＤＵｊｏ、ＤＵｋｅおよびＤＵｋｏが配置され
る。

【０１１３】各デコードユニットは、独立したデコード
信号を生成する。したがって、図７に代表的に示される
デコードユニットＤＵｊｏ、ＤＵｊｅ、ＤＵｋｏおよび
ＤＵｋｅは、デコード信号Ｘｊ、Ｘｊ′、ＸｋおよびＸ
ｋ′をそれぞれ生成する。

【０１１４】これらのデコード信号のそれぞれに応答し
て動作するワード線ドライブユニットの構成および動作
は、図３に示したのと同様であるので詳細な説明は繰返
さない。

【０１１５】制御信号生成部９０は、図４に示したのと
同様であるので詳細な説明は繰返さない。

【０１１６】このような構成とすることにより、各ワー
ド線に対応してデコードユニットＤＵを配置する必要は
生じるものの、アドレスバッファ３２ｂにおける所定パ
ターンの切換えによって、テストモード時におけるワー
ド線選択の自由度が高くなる。この結果、実施の形態３
に従うテストモードと比較して、動作テストのバリエー
ションをさらに増やすことができる。

【０１１７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１８】

【発明の効果】請求項１記載の半導体記憶装置は、いわ
ゆるハーフピッチ配置されたセルユニットを用いて構成
される、２トランジスタセルの記憶素子の行選択を１本
のワード線の活性化によって実行できる。この結果、２
トランジスタセル構成の記憶素子を高集積化して配置す
るとともに、行選択動作時の消費電力を抑制できる。

【０１１９】請求項２記載の半導体記憶装置は、データ
読出時において、選択された記憶素子に対応する２本の
ビット線を、隣接する所定電圧に設定された他のビット
線によってシールドすることができる。この結果、製造
プロセスの複雑化を招く、ビット線のツイスト構成化を
行なうことなく、ビット線間の相互干渉による読出マー
ジンの低下を防止することができる。

【０１２０】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置が奏する効果に加えて、第１お
よび第２のセンスアンプを効率的に配置することができ
る。

【０１２１】請求項４および５記載の半導体記憶装置
は、請求項２記載の半導体記憶装置が奏する効果に加え
て、テストモード時において、通常動作モード時よりも
多くのワード線を活性化することができる。したがっ
て、動作テスト時間の短縮を図ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に従う半導体記憶装置の
全体構成を示す概略ブロック図である。

【図２】 図１に示したメモリアレイの構成を詳細に示
す図である。

【図３】 図１に示した行選択部の構成を説明するため
の回路図である。

【図４】 実施の形態２に従う制御信号生成部の構成を
示す回路図である。

【図５】 実施の形態３に従う行選択部の構成を示す回
路図である。

【図６】 行選択切換回路の構成を示す回路図である。

【図７】 実施の形態３の変形例に従う行選択部の構成
を示すブロック図である。

【図８】 ２トランジスタセル構成のメモリセルを示す
回路図である。

【図９】 ２トランジスタセルが通常ピッチで行列状に
配置されたメモリアレイの構成を示す概念図である。

【図１０】 ２トランジスタセルがハーフピッチで行列
状に配置された従来のメモリアレイの構成を示す概念図
である。

【符号の説明】

２０ メモリアレイ、３０，１３０，２３０ 列選択
部、５０ａ，５０ｂ センスアンプ帯、８０，９０ 制
御信号生成部、１００ 行選択切換回路、ＢＬ，／ＢＬ
ビット線、ＢＬＰ ビット線対、ＣＵ セルユニッ
ト、ＤＵ デコードユニット、ＭＣ メモリセル、ＳＡ
センスアンプ、ＷＤＵ ワード線ドライブユニット、
ＷＬ，ＷＬｅ，ＷＬｏ ワード線、ＷＬＰ ワード線ペ
ア。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD69 GA05 GA12 LA02 LA03 LA12 LA16 ZA20 5L106 AA01 DD11 GG05 5M024 AA04 AA22 AA62 BB02 BB12 BB13 BB35 CC02 CC50 CC70 LL04 LL05 LL13 MM04 PP01 PP03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 隣接する２本ごとにワード線ペアを構成
   する複数のワード線と、 前記複数のワード線と交差する方向に配置される複数の
   ビット線と、 複数の記憶素子が配置されるメモリアレイとを備え、 前記メモリアレイは、 各前記ワード線ペアを構成する２本のワード線の一方ず
   つと、前記複数のビット線のうちの１本おきのビット線
   との交点のそれぞれ、および、前記２本のワード線の他
   方ずつと残りの１本おきのビット線との交点のそれぞれ
   に対応して配置される複数のセルユニットを含み、 各前記セルユニットは、 記憶データを保持するためのキャパシタと、 前記複数のワード線のうちの対応する１本の活性化に応
   答して、前記複数のビット線のうちの対応する１本と前
   記キャパシタとの間を電気的に結合するためのトランジ
   スタとを有し、 前記１本おきのビット線のうちの２本ずつによって構成
   される複数のビット線対のそれぞれ対応して配置され、
   各々が、対応する２本のビット線の電圧差を増幅検知す
   るための複数の第１のセンスアンプと、 前記残りの１本おきのビット線のうちの２本ずつによっ
   て構成される複数のビット線対のそれぞれ対応して配置
   され、各々が、対応する２本のビット線の電圧差を増幅
   検知するための複数の第２のセンスアンプとをさらに備
   え、 同一の前記ワード線によって選択される前記セルユニッ
   トのうちの、同一の前記ビット線対と対応する２個ずつ
   は、１個の前記記憶素子を構成する、半導体記憶装置。
2. 【請求項２】 各前記ワード線ペアを構成する２本のワ
   ード線の前記一方ずつおよび前記他方ずつのいずれかを
   選択するための第１の選択結果と、前記ワード線ペアの
   うちの１つを選択するための第２の選択結果とに応じ
   て、前記複数のワード線の各々を選択的に活性化するた
   めの行選択部をさらに備え、 前記複数の第１のセンスアンプの各々は、前記第１の選
   択結果に応じて、前記一方ずつのワード線が非選択であ
   る場合には、前記対応する２本のビット線を所定電圧に
   保持し、 前記複数の第２のセンスアンプの各々は、前記第１の選
   択結果に応じて、前記他方ずつのワード線が非選択であ
   る場合には、前記対応する２本のビット線を所定電圧に
   保持する、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記複数の第１のセンスアンプと、前記
   複数の第２のセンスアンプとは、前記メモリアレイを挟
   んで互いに反対側の領域に配置される、請求項２記載の
   半導体記憶装置。
4. 【請求項４】 前記行選択部は、テストモード時におい
   て、前記第２の選択結果に応じて選択されるワード線ペ
   アを構成する２本のワード線の各々を活性化する、請求
   項２記載の半導体記憶装置。
5. 【請求項５】 前記行選択部は、テストモード時におい
   て、前記ワード線ペアの１つを構成する２本のワード線
   の前記一方と、前記ワード線ペアの他の１つを構成する
   ２本のワード線の前記他方との各々を活性化する、請求
   項２記載の半導体記憶装置。