JP2003123471A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Abstract

(57)【要約】 【課題】階層ワードドライブ線構成を採用したDRAMにお
けるビット線キッカードライバを、メモリコア部への制
御線の追加を行うことなく、メモリコア部に分散配置す
ることを可能とし、ビット線キッカー駆動線を高速に動
作させる。 【解決手段】複数のセルアレイ11と、セルアレイの各ビ
ット線対BL_t、BL_cに接続されたセンスアンプS/A と、
各セルアレイ毎に近傍に配置された一対のビット線キッ
カー駆動線BLkick_c, BLkick_tと、一対のビット線キッ
カー駆動線とセルアレイの各ビット線対との間に接続さ
れた一対のビット線キッカーBLKICKERと、メモリコア部
の内部で各セルアレイに対応して分散配置され、複数の
制御信号が入力し、所定のタイミングでビット線対のう
ちリファレンス側ビット線の電位のみを低下させるよう
にビット線キッカー駆動線を駆動するビット線キッカー
ドライバBLKICK DRVとを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にメモリセルからの"H" データの読み出しマー
ジンを向上させるためのビット線キッカーの制御回路に
関するもので、DRAM（ダイナミック型半導体メモリ）な
どに使用されるものである。
【０００２】
【従来の技術】DRAMの微細化と低電源電圧化が進むにつ
れ、メモリセルキャパシタの容量の確保が困難となって
きている。メモリセルキャパシタに必要とされる容量
は、センスアンプ感度の下限の読み出し信号量に相当す
る容量に加えて、ビット線の加工ばらつきなどによるビ
ット線容量のばらつき、セルアレイ部の各種ノイズ、セ
ルトランジスタ内のPN接合における電荷リーク、セルト
ランジスタの閾値ばらつきによるデータ書き込み不足、
ソフトエラー耐性など多くの要因を考慮したマージン分
の容量が必要とされる。
【０００３】ここで、メモリセル内のPN接合における電
荷リークは、空乏層中の発生再結合電流に起因するの
で、メモリセルの"L" データ保持時よりも"H" データ保
持時のほうがリーク電流が大きい。また、メモリセルト
ランジスタの閾値電圧ばらつきによる"H" データ書き込
み不足は、一般的にDRAMのメモリセルトランジスタはNM
OSで作成されるので、"H" データのみについて問題とな
るなど、"H" データのほうが"L" データよりも読み出し
信号量を減少させる要因が多い。
【０００４】そのため、"H" データの場合にのみ選択的
に読み出し信号量を増大させる方法が必要とされてお
り、その一例として、ビット線のイコライズ動作解除後
からセンスアンプ動作開始前までの間に、ビット線対の
うちリファレンス側ビット線の電位のみを低下させるこ
とで"H" データの読み出しマージンを向上させる、いわ
ゆるビット線キッカー技術が知られている。
【０００５】以下、ビット線キッカー技術として、ビッ
ト線キッカーと呼ばれるキャパシタを利用した技術、主
としてビット線キッカーの動作原理について説明する。
【０００６】図１９(a) は、ビット線キッカーを含むメ
モリコア部の１カラム分を取り出して模式的に示してい
る。
【０００７】メモリコア部のセルアレイでは、複数のビ
ット線（代表的に１組の相補的なビット線対BL_t、BL_c
のみ示す）と複数のワード線WL<0> 〜WL<n> とが交差し
て配置され、この交差部にメモリセルMCが配置されてい
る。
【０００８】ビット線対BL_t、BL_cは、センスアンプ
（ビット線センスアンプ）S/A が接続されており、ビッ
ト線キッカー駆動線BLkick_tおよびBLkick_cとビット線
対BL_t、BL_cとの間にはそれぞれMOS キャパシタなどの
容量素子で構成されたビット線キッカーBLKICKERが接続
されている。
【０００９】なお、図１９(a) において、一般的なDRAM
の構成と同様に、センスアンプ領域内においてビット線
キッカーBLKICKERが接続されているビット線対BL_t、BL
_cのノードとメモリセルMC配置領域との間でビット線対
BL_c、BL_tにビット線トランスファゲートTGが挿入され
ており、ビット線対BL_t、BL_cにビット線電位イコライ
ズ回路EQLが接続されている。
【００１０】上記ビット線キッカー駆動線BLkick_tおよ
びBLkick_cは、それぞれビット線キッカードライバ（駆
動回路）BLKICK DRVにより駆動されるものであり、上記
１カラム分のビット線対BL_tおよびBL_cだけでなく、他
のカラムのビット線対（図示せず）とも容量結合をする
ので、その配線容量は他の信号線と比べて非常に大き
い。
【００１１】図１９(b) は、図１９(a) に示したビット
線キッカーの動作波形の一例を示している。
【００１２】図１９(b) 中、VsigはメモリセルMCからビ
ット線BL_tへの読み出し信号量を、dVsig はビット線キ
ッカーBLKICKERの動作によるリファレンス側ビット線BL
_cの電位変化量を表わす。
【００１３】ここで、ビット線キッカーBLKICKERの動作
は次のように行われる。まず、ビット線電位がプリチャ
ージ電位（例えば電源電位の1/2 ）にプリチャージ・イ
コライズされ、このプリチャージ・イコライズ動作が解
除された後、ビット線対(BL_t,BL_c) のうち、選択しよ
うとするメモリセルMCが接続されていない側（リファレ
ンス側）のビット線BL_cに接続されているビット線キッ
カーBLKICKERが選択される。この場合、ビット線キッカ
ードライバBLKICK DRVの出力（本例では負論理）によっ
てビット線キッカー駆動線BLkick_tが活性化されてビッ
ト線BL_cの電位がdVsig だけ低下する。その後、メモリ
セルMCに接続されているワード線WL<0>,WL<3> 〜WL<n>
のいずれかが選択されてメモリセルMCからビット線BL_t
に情報が読み出される。
【００１４】ここで、ビット線キッカー駆動線BLkick_t
とビット線BL_cはビット線キッカーBLKICKERによって容
量結合しており、ビット線BL_cの電位変化量dVsig の値
は、原理的には、ビット線BL_cの容量とビット線キッカ
ーBLKICKERの容量比と、ビット線キッカー駆動線BLkick
_tの電位振幅との積に等しくなる。これにより、"H"デ
ータの読み出し信号量は、Vsig＋dVsig となり、ビット
線キッカーBLKICKERを使用しない場合と比較して増加す
る。
【００１５】上記ビット線対BL_t、BL_cに接続されてい
るビット線キッカーBLKICKER対は、センスアンプS/A 毎
に配置され、ビット線キッカードライバBLKICK DRVから
ビット線キッカー駆動線BLkick_tまたはBLkick_cによっ
て駆動される。このビット線キッカー駆動線BLkick_t、
BLkick_cは、ビット線BL_t、BL_cとの間にビット線キッ
カー（キャパシタ）が接続されており、非常に大きな容
量を持つ。
【００１６】このようなビット線キッカー駆動線BLkick
_t、BLkick_cをビット線キッカードライバBLKICK DRVに
より高速に動作させるには、ビット線キッカードライバ
BLKICK DRVを分散配置することが望ましい。
【００１７】しかし、従来のビット線キッカードライバ
BLKICK DRVは、多くの制御入力を必要としており、レイ
アウト面積に余裕の少ないメモリコア部への分散配置は
困難であり、コア外周部にしか配置できなかった。この
点を以下に詳述する。
【００１８】図２０は、図１９(a) 中に示したビット線
キッカードライバBLKICK DRVと制御入力との接続の従来
例を示す回路図である。
【００１９】ビット線キッカー駆動線BLkick_tおよびBL
kick_cを駆動するための一対のビット線キッカードライ
バBLKICK DRVは、メモリセルアレイの各センスアンプS/
A 毎に設けられている。
【００２０】デコード回路DEC は、各センスアンプS/A
毎に設けられており、活性化するセンスアンプS/A の位
置の情報であるアドレス信号Addr_A<0>,Addr_A<1>,…,A
ddr_A<n>およびAddr_B<0>,Addr_B<1>,…,Addr_B<n>をデ
コードする。このデコード回路DEC のデコード出力は、
活性化するセンスアンプS/A の位置に対応する所望の一
対のビット線キッカードライバBLKICK DRVを選択するた
めの制御入力となる。
【００２１】Set は各ビット線キッカードライバBLKICK
DRVの活性化タイミングを指定するための制御入力であ
り、Reset は各ビット線キッカードライバBLKICK DRVの
非活性化タイミングを指定するための制御入力である。
【００２２】Set_t とSet_c は、ビット線対BL_t、BL_c
のうちのどちらのビット線に接続されているビット線キ
ッカーを駆動するかを選択するために、一対のビット線
キッカードライバBLKICK DRVのうちのどちらかを選択す
るための制御入力である。
【００２３】上記した従来のビット線キッカードライバ
BLKICK DRVは、制御入力としてアドレス信号をデコード
した信号、タイミング信号Set およびReset 、所望の一
方のビット線キッカードライバを選択指定する信号Set_
t およびSet_c を入力するので、多くの制御信号線が必
要となる。このため、メモリコア部に分散配置すること
が困難であり、コア外周部にしか配置することができな
かった。
【００２４】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置のビット線キッカードライバは、レイア
ウト面積に余裕の少ないメモリコア部への分散配置は困
難であり、コア外周部にしか配置できず、ビット線キッ
カー駆動線を高速に動作させることが困難であるという
問題があった。
【００２５】本発明は上記の問題点を解決すべくなされ
たもので、他の回路で使用している既存の制御信号線を
利用することが可能なビット線キッカー制御回路を用い
ることにより、メモリコア部への制御線の追加を行うこ
となく、ビット線キッカードライバをメモリコア部に分
散配置することを可能とし、ビット線キッカー駆動線を
高速に動作させることが可能になる半導体記憶装置を提
供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、それぞれ複数のメモリセルおよび前記メモリ
セルを選択するための複数のワード線と複数のビット線
が配置された複数のセルアレイと、前記複数のビット線
対にそれぞれ対応して接続され、相補的なビット線対毎
に対応して接続される複数のセンスアンプと、前記各セ
ルアレイに対応して近傍に配置された一対のビット線キ
ッカー駆動線と、前記一対のビット線キッカー駆動線と
前記セルアレイの各ビット線対との間にそれぞれ対応し
て接続された複数対のビット線キッカーと、前記複数の
セルアレイおよび複数のセンスアンプを含むメモリコア
部の内部で前記各セルアレイに対応して分散配置されて
前記一対のビット線キッカー駆動線に接続され、前記複
数のセルアレイのうちアクセスされるメモリセルが含ま
れるセルアレイを選択する信号が入力され、選択される
セルアレイに含まれる前記ビット線対のうちの一方のビ
ット線の電位を変化させるように前記ビット線キッカー
駆動線を駆動するビット線キッカードライバとを具備す
ることを特徴とする。
【００２７】本発明の第２の半導体記憶装置は、それぞ
れ複数のワード線と複数のビット線が交差して配置さ
れ、前記ワード線と前記ビット線により選択されるメモ
リセルが複数配置された複数のサブアレイと、前記複数
のサブアレイのうちの同一列の複数のサブアレイに対し
て共通に配置された主ワードドライブ線駆動回路と、前
記各サブアレイに対応して設けられ、前記主ワードドラ
イブ線駆動回路から主ワードドライブ線を介して信号が
供給される従ワードドライブ線駆動回路と、前記各サブ
アレイに対応して前記ワード線の方向端に配置されたロ
ウデコーダ群と、前記各サブアレイに対応して前記ビッ
ト線の方向の一端側に配置され、相補的なビット線対毎
に対応して接続されるセンスアンプ群と、前記各サブア
レイ毎に前記センスアンプ群の近傍に配置された一対の
ビット線キッカー駆動線と、前記各サブアレイ毎に前記
一対のビット線キッカー駆動線と前記各ビット線対との
間にそれぞれ対応して接続された複数対のビット線キッ
カーと、前記各サブアレイに対応して前記ロウデコーダ
群の配置領域の延長方向と前記センスアンプ群の配置領
域の延長方向とが交差するサブ交差領域に配置され、前
記複数のサブアレイのうちアクセスされるメモリセルが
含まれるサブアレイを選択する信号が入力され、選択さ
れるサブアレイに含まれる前記ビット線対のうちの一方
のビット線の電位を変化させるように前記ビット線キッ
カー駆動線を駆動するビット線キッカードライバとを具
備することを特徴とする。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２９】＜第１の実施形態＞まず、階層ワードドラ
イブ線構成を採用したDRAMにおけるビット線キッカード
ライバBLKICK DRVの配置について説明する。
【００３０】図１(a) は、本発明の第１の実施形態に係
る階層ワードドライブ線構成（本例では二重ワード線選
択方式）を採用したDRAMの一例について一部を示すブロ
ック図である。
【００３１】図１(a) 中、メモリセルアレイは、サブア
レイ(SCA)11 を単位ブロックとして行列状に複数に分割
されており、各サブアレイ11は、複数のワード線（図示
せず）と複数のビット線（図示せず）が交差して配置さ
れ、前記ワード線と前記ビット線により選択されるメモ
リセル（図示せず）が多数配置されている。
【００３２】サブアレイ配列における同一列のサブアレ
イのワード線方向の一端側には主ワードドライブ線駆動
回路であるメインロウデコーダ(MRD)12 群が配置されて
おり、各サブアレイ11のワード線方向端にはワード線選
択駆動用のサブロウデコーダ(SRD)13 群が配置されてい
る。また、各サブアレイ11のビット線方向の一端側には
それぞれ相補的なビット線対に接続されたセンスアンプ
(S/A)14 群が配置されている。なお、このS/A14 群は、
サブアレイ配列内の列方向に隣り合う２つのサブアレイ
11で共用されるシェアード方式を採用することが可能で
ある。
【００３３】15は、S/A14 群の配列の延長方向とMRD12
群の配置領域の延長方向とが交差するメイン交差領域(S
MC) である。
【００３４】16は、各サブアレイ11の近傍で、SRD13 群
の配置領域の延長方向とS/A14 群の配置領域の延長方向
とが交差するサブ交差領域(SSC) である。
【００３５】メモリコア内部には、前記SCA11 、SRD13
群の配置領域、S/A14 群の配置領域、SSC16 が二次元的
に配置されている。コア内部の図中左側と図中下側に位
置するメモリコア外縁部には、前記S/A14 群の外側の領
域20a 、前記SSC16 の外側の領域(SAC) 20b 、前記MRD1
2 群の配置領域、SCM15 、前記SAC20b と前記SCM15に隣
接する領域20c が一次元的に配置されている。前記領域
20a にはカラム選択ドライバやセカンダリーセンスアン
プなどが配置される。
【００３６】図１(b) は、図１(a) 中の一部を取り出し
て示している。
【００３７】主ワードドライブ線駆動回路MWDRV DRV
は、前記SAC 20b に配置され、従ワードドライブ線駆動
回路17は各サブアレイ11に対応して前記SSC16 に配置さ
れている。サブアレイ配列における同一列のサブアレイ
の複数の従ワードドライブ線駆動回路17は同一列の主ワ
ードドライブ線駆動回路MWDRV DRV から主ワードドライ
ブ線18を介して供給される主ワードドライブ線信号が入
力する。
【００３８】この従ワードドライブ線駆動回路17は、主
ワードドライブ線信号を含むアドレス信号をデコードし
てワードドライブ電圧を出力し、従ワードドライブ線19
（第１のワードドライブ線wdrv_pおよびこれと相補的な
第２のワードドライブ線wdrv_n）を介して対応するサブ
アレイ11のサブロウデコーダSRD 群（SRD#0,SRD#1,…,S
RD#n）に供給する。
【００３９】SRD#0,SRD#1,…,SRD#nは、サブアレイ毎に
複数のワード線SWL<0>, SWL<1>, …, SWL<n>に対応して
設けられており、従ワードドライブ線駆動回路17から第
１のワードドライブ線wdrv_pを介してワードドライブ電
圧が供給されるとともに第２のワードドライブ線wdrv_n
を介してワードドライブ制御信号が供給され、従ワード
ドライブ線駆動回路17に入力するアドレス信号とは別の
ロウアドレス入力をデコードして対応するサブワード線
SWL<0>, SWL<1>, …, SWL<n>を選択的に駆動するもので
ある。これらのSWL<0>, SWL<1>, …, SWL<n>には、それ
ぞれメモリセル群（図示せず）が接続されている。
【００４０】図１(c) は、図１(b) 中のSRD#0,SRD#1,
…,SRD#nのうちの１個分のSRD を取り出して一例を示す
回路図である。
【００４１】このSRD は、wdrv_pにソースが接続され、
ドレインがサブワード線SW（SWL<0>, SWL<1>, …, SWL<
n>のいずれか）に接続され、ゲートにワード線選択信号
MWLが入力するワード線駆動用のPMOSトランジスタ21
と、ドレインが前記サブワード線SWに接続され、ソース
が例えば負電位(Vnn) のノードに接続され、ゲートにワ
ード線選択信号MWL が入力するワード線電位プルダウン
用のNMOSトランジスタ22と、このNMOSトランジスタ22に
並列に接続され、ゲートにwdrv_nからワードドライブ線
制御信号が入力するノイズキラー用のNMOSトランジスタ
23を有する。
【００４２】図２は、図１(a) のDRAMにおいてビット線
キッカードライバがメモリコア部に分散配置されている
パターンレイアウトの一例を示す図である。
【００４３】図２に示すように、メモリコア部の各SSC1
6 内に配置されている一対のビット線キッカードライバ
BLKICK DRVから一対のビット線キッカー駆動線BLkick_
t、BLkick_cがセンスアンプS/A14 群の配置領域の各セ
ンスアンプS/A の近傍まで配設されている。
【００４４】そして、例えば図１９(a) を参照して前述
した構成と同様に、各センスアンプS/A に接続されてい
るビット線対BL_t、BL_cと一対のビット線キッカー駆動
線BLkick_c、BLkick_tとの間にそれぞれ例えばMOS キャ
パシタなどの容量素子からなるビット線キッカーBLKICK
ERが接続されている。
【００４５】上記したようにビット線キッカーBLKICKER
を具備するDRAMにおいては、既存の信号（例えば後述す
る主ワードドライブ線信号とワード線非活性化信号）に
よってビット線キッカードライバBLKICK DRVを制御す
る。つまり、ビット線キッカードライバBLKICK DRVの制
御入力線を他の回路の制御入力線と共有させる。これに
より、ビット線キッカードライバBLKICK DRVの制御入力
線の本数を削減することができる。これにより、新規の
制御信号線を配設することが不必要となり、既存の他の
制御信号線の配線ピッチを小さく変更する必要がなく、
他の制御信号線の信号伝播速度を犠牲にすることなく、
ビット線キッカードライバBLKICK DRVをメモリコア内部
に配置することが可能となる。
【００４６】本発明のビット線キッカードライバは、相
補対をなす前記ビット線対のうちの一方のビット線の電
位のみを変化させるようにビット線キッカー駆動線を駆
動することを特徴とするものである。
【００４７】第１の実施形態では、相補対をなすビット
線対のうち、アクセスされたメモリセルが接続されてい
ないリファレンス側のビット線の電位のみを低下させる
例について以下に説明する。
【００４８】＜ビット線キッカードライバの第１の実施
例＞図３は、図２中の各SSC16 内に配置されている一対
のビット線キッカードライバBLKICK DRVを取り出して示
す回路図である。
【００４９】図３に示す各ビット線キッカードライバBL
KICK DRVは、内部電源電位Vii （外部から入力される電
源電圧をDRAM内部で降圧した電源電位）が与えられるVi
i ノードと接地電位Vss が与えられるVss ノードとの間
に、PMOSトランジスタP1と、並列接続された２個のNMOS
トランジスタ(N0,N2) または(N1,N3) と、NMOSトランジ
スタN4が直列に接続されている。
【００５０】一方のビット線キッカードライバのPMOSト
ランジスタP1のドレインには第１のビット線キッカー駆
動線BLkick_cが接続されており、他方のビット線キッカ
ードライバのPMOSトランジスタP1のドレインには第２の
ビット線キッカー駆動線BLkick_tが接続されている。
【００５１】前記PMOSトランジスタP1およびNMOSトラン
ジスタN4は、アクセスされたメモリセルが複数配置され
ているメモリセルアレイ（サブアレイ）のどれに含まれ
ているかを指定する第１の制御信号に応じてオン／オフ
状態が制御される。
【００５２】この第１の制御信号は図１(b) 中に示した
従ワードドライブ線19をリセットするためのタイミング
信号に含まれており、本例では、PMOSトランジスタP1お
よびNMOSトランジスタN4の各ゲートには、当該ビット線
キッカードライバとの間でビット線キッカー対およびビ
ット線対を介して接続されるセンスアンプS/A14 群に対
応するサブアレイの選択を指定する信号wloff_n が入力
する。
【００５３】そして、前記２個のNMOSトランジスタ(N0,
N2) または(N1,N3) は、アクセスされたメモリセルがビ
ット線対BL_t、BL_cのどちらのビット線に接続されてい
るか（当該ビット線キッカードライバにビット線キッカ
ー対を介して接続されるビット線対BL_t、BL_cのうちの
どちらを選択するか）を指定する第２の制御信号に応じ
てオン／オフ状態が制御される。この第２の制御信号は
図１(b) 中に示した主ワードドライブ線18の信号に含ま
れている。
【００５４】ここで、主ワードドライブ線の信号により
選択制御される４本１組のワード線WL<0> 〜WL<3> に着
目した場合、第１番目のワード線WL<0> により選択され
るメモリセルMCはビット線BL_tに接続され、第２番目の
ワード線WL<1> により選択されるメモリセルMCはビット
線BL_cに接続され、第３番目のワード線WL<2> により選
択されるメモリセルMCはビット線BL_cに接続され、第４
番目のワード線WL<3>により選択されるメモリセルMCは
ビット線BL_tに接続されているものとする。
【００５５】このような接続関係の場合には、上記第１
番目のワード線WL<0> を選択指定する制御信号mwdrv_p<
0>と第３番目のワード線WL<2> を選択指定する制御信号
mwdrv_p<2>は、第１のビット線キッカー駆動線BLkick_c
が接続されている一方のビット線キッカードライバの２
個のNMOSトランジスタ(N0,N2) の各ゲートに対応して入
力する。
【００５６】そして、上記第２番目のワード線WL<1> を
選択指定するmwdrv_p<1>と第４番目のワード線WL<3> を
選択指定する制御信号mwdrv_p<3>は、第２のビット線キ
ッカー駆動線BLkick_tが接続されている他方のビット線
キッカードライバの２個のNMOSトランジスタ(N1,N3) の
各ゲートに対応して入力する。
【００５７】次に、図３の回路の動作について説明す
る。
【００５８】一方のビット線キッカードライバBLKICK D
RVに接続されている第１のビット線キッカー駆動線BLki
ck_cは、例えばビット線のイコライズ動作解除後からセ
ンスアンプの動作開始前までの間で、mwdrv_p<0>または
mwdrv_p<2>とwloff_n が共に"H" になった時にセットさ
れて"L" になり、wloff_n が"L" になった時にリセット
されて"H" になる。
【００５９】他方のビット線キッカードライバBLKICK D
RVに接続されている第２のビット線キッカー駆動線BLki
ck_tは、mwdrv_p<1>またはmwdrv_p<3>とwloff_n が共
に"H"になった時にセットされ、wloff_n が"L" になっ
た時にリセットされる。
【００６０】一方のビット線キッカードライバBLKICK D
RVがセットされた時（mwdrv_p<0>またはmwdrv_p<2>が"
H" の時）には、mwdrv_p<1>またはmwdrv_p<3>が"L" で
あるので、他方のビット線キッカードライバBLKICK DRV
に接続されている第２のビット線キッカー駆動線BLkick
_tはフローティング状態になる。
【００６１】他方のビット線キッカードライバBLKICK D
RVがセットされた時（mwdrv_p<1>またはmwdrv_p<3>が"
H" の時）には、mwdrv_p<0>またはmwdrv_p<2>が"L" で
あるので、一方のビット線キッカードライバに接続され
ている第１のビット線キッカー駆動線BLkick_cはフロー
ティング状態になる。
【００６２】図３のビット線キッカードライバBLKICK D
RVによれば、第１の制御信号wloff_n および第２の制御
信号mwdrv_p<0>〜mwdrv_p<3>を用いており、制御入力線
を他の回路の制御入力線と共有することができる。そし
て、ビット線キッカードライバBLKICK DRVを分散配置で
き、チップ面積を削減することが可能になる。
【００６３】なお、図３のビット線キッカードライバBL
KICK DRVのセットおよびリセットは、第１の制御信号ま
たは第２の制御信号のどちらを使用しても可能である。
【００６４】＜第１の実施例の変形例＞第１の実施例に
示した一対のビット線キッカードライバBLKICK DRVは、
各NMOSトランジスタN4が互いに分離されているが、その
変形例を以下に説明する。
【００６５】図４は、図３に示した一対のビット線キッ
カードライバの変形例を示す回路図である。
【００６６】図４に示す一対のビット線キッカードライ
バは、図３に示したビット線キッカードライバと比べ
て、NMOSトランジスタN4が共有されている点が異なり、
その他は同じであるので図３中と同一符号を付してその
説明を省略する。
【００６７】この変形例のビット線キッカードライバ
も、第１の実施形態と同様にメモリコア部の各SSC16 に
配置されるものであり、図３のビット線キッカードライ
バと基本的に同様の動作により同様の効果が得られる。
さらに、NMOSトランジスタN4を共有することにより、チ
ップ面積を削減することが可能になる。
【００６８】＜ビット線キッカードライバの第２の実施
例＞前記第１の実施例に示した一対のビット線キッカー
ドライバは、制御信号wloff_n を共有しているので、一
方のビット線キッカードライバBLKICK DRVがセットされ
た場合には他方のビット線キッカードライバBLKICK DRV
に接続されるビット線キッカー駆動線BLkick_cあるいは
BLkick_tはフローティング状態になる。
【００６９】上記ビット線キッカー駆動線BLkick_cおよ
びBLkick_tは、全てのカラムでビット線BL_tあるいはBL
_cと容量結合されているので、ビット線BL_tあるいはBL
_cの電位変動により影響を受けることになる。特に、セ
ンスアンプS/A の活性化時にはビット線の電位変化が大
きいので、その影響が大きい。
【００７０】例えばビット線BL_cに接続された全てのメ
モリセルMCから"H" データが読み出された場合、ビット
線キッカー駆動線BLkick_tには全てのカラムにおいて電
位を上昇させるようなノイズが容量結合する。その場
合、制御信号wloff_n が入力されているビット線キッカ
ードライバBLKICK DRVのPMOSトランジスタP1のドレイン
の電位がウェルの電位よりも高くなり、PMOSトランジス
タP1のPNジャンクションには順方向バイアスが印加され
てしまう。
【００７１】この点を解決するために、ビット線キッカ
ー駆動線BLkick_cおよびBLkick_tにプルアップ回路を接
続した第２の実施例を以下に説明する。
【００７２】図５は、第２の実施例に係る一対のビット
線キッカードライバに接続されている一対のビット線キ
ッカー駆動線BLkick_cおよびBLkick_tに接続される一対
のプルアップ回路の一例（クロスカップル型プルアップ
回路）を示している。
【００７３】図５に示す一対のプルアップ回路は、Vii
ノードとビット線キッカー駆動線BLkick_cとの間にソー
ス・ドレイン間が接続され、ゲートにビット線キッカー
駆動線BLkick_tが接続されたPMOSトランジスタP41 と、
Vii ノードとビット線キッカー駆動線BLkick_tとの間に
ソース・ドレイン間が接続され、ゲートにビット線キッ
カー駆動線BLkick_cが接続されたPMOSトランジスタP42
とからなる。つまり、Vii ノードと一対のビット線キッ
カー駆動線BLkick_c, BLkick_tとの間に接続された２個
のプルアップ用のPMOSトランジスタP41,P42 の各ゲート
・ドレインが交差接続されている。
【００７４】この一対のプルアップ回路は、各SSC16 内
に配置されている一対のビット線キッカードライバBLKI
CK DRVとは独立してメモリコア部のメイン交差領域SMC1
5 内に配置されている。そして、SMC15 内に配置されて
いる一対のプルアップ回路には、サブアレイ配列内で上
記SMC15 と同一列の複数のサブアレイ11における一対の
ビット線キッカー駆動線BLkick_c, BLkick_tがそれぞれ
接続されている。
【００７５】次に、図５のプルアップ回路の動作を説明
する。
【００７６】一対のビット線キッカー駆動線BLkick_c,
BLkick_tが"H" の時には、一対のプルアップ回路の各PM
OSトランジスタP41,P42 はそれぞれ非動作状態にある。
一方のビット線キッカードライバにより一方のビット線
キッカー駆動線BLkick_cがセットされて"L" になった場
合には、このビット線キッカー駆動線BLkick_cにゲート
が接続されているPMOSトランジスタP42 が動作状態とな
り、非動作状態にある他方のビット線キッカードライバ
に接続されているビット線キッカー駆動線BLkick_tを内
部電源電位Vii に固定する。これにより、このビット線
キッカー駆動線BLkick_tに接続されているビット線キッ
カードライバのPMOSトランジスタP1におけるPN接合の順
方向バイアス印加を防ぐことが可能となる。
【００７７】また、上記一対のプルアップ回路は、一対
のビット線キッカードライバとは独立してメモリコア部
の各SMC15 内に配置されているので、各SSC16 内に配置
する回路数が少なくなるという利点が得られる。
【００７８】＜ビット線キッカードライバの第３の実施
例＞前述したように一対のビット線キッカー駆動線BLki
ck_c, BLkick_tは各カラムでビット線と容量結合してい
るので、その容量は大きい。そのために、第２の実施例
のように一対のプルアップ回路を一対のビット線キッカ
ードライバとは独立して配置した場合、ビット線キッカ
ー駆動線BLkick_c, BLkick_tのプルアップ回路から遠い
部分で結合したノイズをプルアップ回路が吸収するまで
にかかる時間が長くなる。
【００７９】この点を解決するために、一対のプルアッ
プ回路を一対のビット線キッカードライバと同じSSC16
内に配置（換言すれば、一対のプルアップ回路をビット
線キッカードライバ内に配置）した第３の実施例を以下
に説明する。
【００８０】図６は、第３の実施例に係る一対のビット
線キッカードライバおよび一対のプルアップ回路を取り
出して示す回路図である。
【００８１】図６において、ビット線キッカードライバ
部は、図３を参照して前述した一対のビット線キッカー
ドライバと同様であり、プルアップ回路部は、図５を参
照して前述したプルアップ回路と同様であるので、図３
中、図５中と同一符号を付してその説明を省略する。
【００８２】第３の実施例によれば、プルアップ回路を
各SSC16 内に配置することにより、ビット線キッカー駆
動線BLkick_c, BLkick_tに結合したノイズをプルアップ
回路で短時間に吸収するようになる。したがって、ビッ
ト線キッカー駆動線BLkick_c, BLkick_tに接続されてい
るビット線キッカードライバのPMOSトランジスタにおけ
るPN接合への順方向バイアス印加をより確実に防ぐこと
が可能となる。
【００８３】＜第３の実施例の変形例＞図７は、第３の
実施例の変形例に係る一対のビット線キッカードライバ
および一対のプルアップ回路を取り出して回路図を示し
ている。
【００８４】図７において、ビット線キッカードライバ
部は図４を参照して前述したビット線キッカードライバ
と同様であり、プルアップ回路部は図５を参照して前述
したプルアップ回路と同様であるので、図４中、図５中
と同一符号を付してその説明を省略する。図７の回路に
よれば、図６の回路と基本的に同様の動作により同様の
効果が得られる。
【００８５】＜ビット線キッカードライバの第４の実施
例＞図８は、第４の実施例における一対のビット線キッ
カードライバおよび一対のプルアップ回路を取り出して
回路図を示している。
【００８６】図８において、ビット線キッカードライバ
部は、図３を参照して前述した一対のビット線キッカー
ドライバと同様であるので、図３中と同一符号を付して
その説明を省略する。
【００８７】プルアップ回路部は、図５を参照して前述
したプルアップ回路と比べて、Viiノードとプルアップ
用の一方のPMOSトランジスタP41 のソースとの間に、別
の２個のPMOSトランジスタP70,P72 が直列に接続され、
Vii ノードとプルアップ用の他方のPMOSトランジスタP4
2 のソースとの間に、別の２個のPMOSトランジスタP71,
P73 が直列に接続されている点が異なる。
【００８８】ここで、一方のビット線キッカードライバ
に接続されているビット線キッカー駆動線BLkick_cに接
続されたプルアップ回路に挿入されている２個のPMOSト
ランジスタP70,P72 の各ゲートには、当該ビット線キッ
カードライバの２個のNMOSトランジスタN0,N2 の各ゲー
トと同様に第２の制御信号mwdrv_p<0>, mwdrv_p<2>が対
応して入力する。
【００８９】また、他方のビット線キッカードライバに
接続されているビット線キッカー駆動線BLkick_tに接続
されたプルアップ回路に挿入されている２個のPMOSトラ
ンジスタP71,P73 の各ゲートには、当該ビット線キッカ
ードライバの２個のNMOSトランジスタN1,N3 の各ゲート
と同様に第２の制御信号mwdrv_p<1>,mwdrv_p<3> が対応
して入力する。
【００９０】第４の実施例によれば、一方のビット線キ
ッカー駆動線BLkick_cに共通に接続されているビット線
キッカードライバ部のNMOSトランジスタN0,N2 およびプ
ルアップ回路のPMOSトランジスタP70,P72 がそれぞれ同
じ制御信号mwdrv_p<0>, mwdrv_p<2>によりスイッチ制御
されるので、このビット線キッカー駆動線BLkick_cがフ
ローティング状態になることを防ぐことができる。
【００９１】同様に、他方のビット線キッカー駆動線BL
kick_tに共通に接続されているビット線キッカードライ
バ部のNMOSトランジスタN1,N3 およびプルアップ回路の
PMOSトランジスタP71,P73 が同じ制御信号mwdrv_p<1>,m
wdrv_p<3> によりスイッチ制御されるので、このビット
線キッカー駆動線BLkick_tがフローティング状態になる
ことを防ぐことができる。
【００９２】＜第４の実施例の変形例＞図９は、第４の
実施例の変形例における一対のビット線キッカードライ
バおよび一対のプルアップ回路を取り出して回路図を示
している。
【００９３】図９において、ビット線キッカードライバ
部は図４を参照して前述したビット線キッカードライバ
と同様であり、プルアップ回路は図８を参照して前述し
たプルアップ回路と同様であるので、図４中、図８中と
同一符号を付してその説明を省略する。
【００９４】図９の回路によれば、図８の回路と基本的
に同様の動作により同様の効果が得られる。
【００９５】なお、前記各実施例においては、前記ビッ
ト線キッカー駆動線の"H" レベル電位が内部電源電位Vi
i である場合を示したが、ビット線キッカー駆動線の電
位振幅が大きいほどビット線キッカー効果が大きい。そ
こで、ビット線キッカー駆動線の"H" レベル電位／"L"
レベル電位として、前記内部電源電位Vii ／接地電位Vs
s に限定することなく、昇圧電位Vpp ／負電位Vnn 、ま
たは、昇圧電位Vpp ／接地電位Vss 、または、内部電源
電位Vii ／負電位Vnn を採用してもよい。
【００９６】＜ビット線キッカーの構成例＞前記ビット
線キッカーとして、NMOSトランジスタあるいはPMOSトラ
ンジスタで形成されたMOS キャパシタを用いることがで
きる。この場合、MOS トランジスタのゲートをビット線
に接続し、ドレイン拡散層および／またはソース拡散層
をビット線キッカー駆動線に接続するようにしてもよ
い。
【００９７】また、MOS トランジスタのゲートをビット
線キッカー駆動線に接続し、ドレイン拡散層および／ま
たはソース拡散層をビット線に接続するようにしてもよ
い。あるいは、MOS トランジスタのドレイン拡散層およ
びソース拡散層の一方をビット線に接続し、他方をフロ
ーティング状態（未接続状態）にしてもよい。
【００９８】＜第２の実施形態＞第１の実施形態に係る
DRAMでは、図２中のSSC16 内に配置される一対のビット
線キッカードライバは、相補対をなすビット線対のう
ち、アクセスされたメモリセルが接続されていないリフ
ァレンス側のビット線の電位のみを低下させた。
【００９９】これに対して、相補対をなすビット線対の
うち、アクセスされたメモリセルが接続されている側の
ビット線の電位のみを持ち上げる第２の実施形態につい
て以下に説明する。
【０１００】第２の実施形態においては、一対のビット
線キッカー駆動線BLkick_t、BLkick_cと一対のビット線
キッカーとの接続関係を、第１の実施形態において図１
９(a) を参照して前述した構成とは逆にする。即ち、図
１０(a) に示すように、メモリコア部の各SSC16 内に配
置されている一対のビット線キッカードライバBLKICKDR
Vから一対のビット線キッカー駆動線BLkick_t、BLkick_
cがセンスアンプS/A14 群の配置領域の各センスアンプS
/A の近傍まで配設されている。そして、各センスアン
プS/A に接続されているビット線対BL_t、BL_cと一対の
ビット線キッカー駆動線BLkick_t、BLkick_cとの間にそ
れぞれMOS キャパシタからなるビット線キッカーBLKICK
ERが接続されている。なお、図１０(a) において、図１
９(a) 中と同一部分には同一符号を付してその説明を省
略する。
【０１０１】図１０(b) は、図１０(a) に示したビット
線キッカーの動作波形の一例を示している。
【０１０２】図１０(b) 中、VsigはメモリセルMCからビ
ット線BL_tへの読み出し信号量を、dVsig はビット線キ
ッカーBLKICKERの動作によるビット線BL_tの電位変化量
を表わす。
【０１０３】ここで、ビット線キッカーBLKICKERの動作
は次のように行われる。まず、ビット線電位がプリチャ
ージ電位にプリチャージ・イコライズされ、このプリチ
ャージ・イコライズ動作が解除された後、ビット線対(B
L_t,BL_c) のうち、選択しようとするメモリセルMCが接
続されているビット線BL_tに接続されているビット線キ
ッカーBLKICKERが選択される。この場合、ビット線キッ
カードライバBLKICK DRVの出力（本例では正論理）によ
ってビット線キッカー駆動線BLkick_tが活性化されてビ
ット線BL_tの電位がdVsig だけ上昇する。その後、メモ
リセルMCに接続されているワード線WL<0>,WL<3> 〜WL<n
> のいずれかが選択されてメモリセルMCからビット線BL
_tに情報が読み出される。
【０１０４】ここで、ビット線キッカー駆動線BLkick_t
とビット線BL_tはビット線キッカーBLKICKERによって容
量結合しており、ビット線BL_tの電位変化量dVsig の値
は、原理的には、ビット線BL_tの容量とビット線キッカ
ーBLKICKERの容量比と、ビット線キッカー駆動線BLkick
_tの電位振幅との積に等しくなる。これにより、"H"デ
ータの読み出し信号量は、Vsig＋dVsig となり、ビット
線キッカーBLKICKERを使用しない場合と比較して増加す
る。
【０１０５】＜ビット線キッカードライバの第５の実施
例＞図１１は、ビット線キッカードライバBLKICK DRVの
第５の実施例を示す回路図である。
【０１０６】図１１に示すビット線キッカードライバ
は、図３を参照して前述したビット線キッカードライバ
と比べて、NMOSトランジスタN0〜N3に代えてPMOSトラン
ジスタP0a 〜P3a が用いられ、制御信号blocksel_nおよ
びwdrv_n<0> 〜wdrv_n<3> 、第１のビット線キッカー駆
動線BLkick_cおよび第２のビット線キッカー駆動線BLki
ck_tの取り出し位置が異なり、その他は同じであるの
で、図３中と同一符号を付してその説明を省略する。こ
のビット線キッカードライバも、前記各実施形態と同様
にメモリコア部のSSC16 に配置される。
【０１０７】ここでは、活性化される前記センスアンプ
群の位置情報を含む第１の制御信号として、前記サブア
レイ選択信号wloff_n に代えて、メモリセルに対するリ
ード／ライト動作が行われるアクティブ期間に"L" レベ
ルになる信号が用いられる。第１の制御信号の具体例と
しては、図１０(a) に示すように、ビット線対の電位を
イコライズするためのビット線イコライザ回路EQLおよ
び／またはビット線対に挿入されているビット線トラン
スファゲートTGを制御するための制御回路EQLDRVへの入
力信号blocksel_nが用いられる。また、アクセスされる
前記メモリセルが前記ビット線対のどちらのビット線に
接続されているかの情報を含む第２の制御信号として、
前記制御信号mwdrv_p<0>〜mwdrv_p<3>に代えて、ワード
ドライブ線制御信号wdrv_n<0> 〜wdrv_n<3> が用いられ
る。
【０１０８】そして、一方のビット線キッカードライバ
のNMOSトランジスタN4のドレインに第１のビット線キッ
カー駆動線BLkick_cが接続されており、他方のビット線
キッカードライバのNMOSトランジスタN4のドレインに第
２のビット線キッカー駆動線BLkick_tが接続されてい
る。
【０１０９】次に、図１１の回路の動作について説明す
る。
【０１１０】一方のビット線キッカードライバBLKICK D
RVに接続されている第１のビット線キッカー駆動線BLki
ck_cは、wdrv_n<0> またはwdrv_n<2> とblocksel_nが共
に"L" になった時にセットされて"H" になり、blocksel
_nが"H" になった時にリセットされて"L" になる。
【０１１１】他方のビット線キッカードライバBLKICK D
RVに接続されている第２のビット線キッカー駆動線BLki
ck_tは、wdrv_n<1> またはwdrv_n<3> とblocksel_nが共
に"L" になった時にセットされて"H" になり、blocksel
_nが"H" になった時にリセットされて"L" になる。
【０１１２】一方のビット線キッカードライバBLKICK D
RVがセットされた時（wdrv_n<0> またはwdrv_n<2> が"
L" の時）には、wdrv_n<1> またはwdrv_n<3> が"H" で
あるので、他方のビット線キッカードライバBLKICK DRV
に接続されている第２のビット線キッカー駆動線BLkick
_tはフローティング状態になる。
【０１１３】他方のビット線キッカードライバBLKICK D
RVがセットされた時（wdrv_n<1> またはwdrv_n<3> が"
L" の時）には、wdrv_n<0> またはwdrv_n<2> が"H" で
あるので、一方のビット線キッカードライバに接続され
ている第１のビット線キッカー駆動線BLkick_cはフロー
ティング状態になる。
【０１１４】図１１のビット線キッカードライバBLKICK
DRVによれば、第１の制御信号blocksel_nおよび第２の
制御信号wdrv_n<0> 〜wdrv_n<3> を用いており、制御入
力線を他の回路の制御入力線と共有することができ、ビ
ット線キッカードライバBLKICK DRVを分散配置でき、チ
ップ面積を削減することが可能になる。
【０１１５】＜第５の実施例の変形例＞図１２は、図１
１に示した一対のビット線キッカードライバの変形例を
示す回路図である。
【０１１６】図１２に示す一対のビット線キッカードラ
イバは、図１１に示したビット線キッカードライバと比
べて、PMOSトランジスタP1が共有されている点が異な
り、その他は同じであるので図１１中と同一符号を付し
てその説明を省略する。
【０１１７】この変形例のビット線キッカードライバ
も、第５の実施形態と同様にメモリコア部のSSC16 に配
置されるものであり、図１１のビット線キッカードライ
バと基本的に同様の動作により同様の効果が得られる。
さらに、PMOSトランジスタP1を共有することにより、チ
ップ面積を削減することが可能になる。
【０１１８】＜ビット線キッカードライバの第６の実施
例＞前記第５の実施例に示した一対のビット線キッカー
ドライバは、制御信号blocksel_nを共有しているので、
一方のビット線キッカードライバBLKICK DRVがセットさ
れた場合には他方のビット線キッカードライバBLKICK D
RVに接続されるビット線キッカー駆動線BLkick_cあるい
はBLkick_tはフローティング状態になる。
【０１１９】上記ビット線キッカー駆動線BLkick_cおよ
びBLkick_tは、全てのカラムでビット線BL_cあるいはBL
_tと容量結合されているので、ビット線BL_cあるいはBL
_tの電位変動により影響を受けることになる。特に、セ
ンスアンプS/A の活性化時にはビット線の電位変化が大
きいので、その影響が大きい。
【０１２０】例えばビット線BL_tに接続された全てのメ
モリセルMCから"L" データが読み出された場合、ビット
線キッカー駆動線BLkick_tには全てのカラムにおいて電
位を降下させるようなノイズが容量結合する。その場
合、制御信号blocksel_nが入力されているビット線キッ
カードライバBLKICK DRVのNMOSトランジスタN4のドレイ
ンの電位がウェルの電位よりも低くなり、NMOSトランジ
スタN4のPNジャンクションには順方向バイアスが印加さ
れてしまう。
【０１２１】この点を解決するために、ビット線キッカ
ー駆動線BLkick_cおよびBLkick_tにプルダウン回路を接
続した第６の実施例を以下に説明する。
【０１２２】図１３は、第６の実施例に係る一対のビッ
ト線キッカードライバに接続されている一対のビット線
キッカー駆動線BLkick_cおよびBLkick_tに接続される一
対のプルダウン回路の一例（クロスカップル型プルダウ
ン回路）を示している。
【０１２３】図１３に示す一対のプルダウン回路は、ビ
ット線キッカー駆動線BLkick_cとVss ノードとの間にド
レイン・ソース間が接続され、ゲートにビット線キッカ
ー駆動線BLkick_tが接続されたPMOSトランジスタN41
と、ビット線キッカー駆動線BLkick_tとVss ノードとの
間にドレイン・ソース間が接続され、ゲートにビット線
キッカー駆動線BLkick_cが接続されたNMOSトランジスタ
N42 とからなる。つまり、一対のビット線キッカー駆動
線BLkick_c, BLkick_tとVss ノードとの間に接続された
２個のプルダウン用のNMOSトランジスタN41,N42 の各ゲ
ート・ドレインが交差接続されている。
【０１２４】この一対のプルダウン回路は、各SSC16 内
に配置されている一対のビット線キッカードライバBLKI
CK DRVとは独立してメモリコア部のメイン交差領域SMC1
5 内に配置されている。そして、SMC15 内に配置されて
いる一対のプルダウン回路には、サブアレイ配列内で上
記SMC15 と同一列の複数のサブアレイ11における一対の
ビット線キッカー駆動線BLkick_c, BLkick_tがそれぞれ
接続されている。
【０１２５】次に、図１３のプルダウン回路の動作を説
明する。
【０１２６】一対のビット線キッカー駆動線BLkick_c,
BLkick_tが"L" の時には、一対のプルダウン回路の各NM
OSトランジスタN41,N42 はそれぞれ非動作状態にある。
一方のビット線キッカードライバにより一方のビット線
キッカー駆動線BLkick_cがセットされて"H" になった場
合には、このビット線キッカー駆動線BLkick_cにゲート
が接続されているNMOSトランジスタN42 が動作状態とな
り、非動作状態にある他方のビット線キッカードライバ
に接続されているビット線キッカー駆動線BLkick_tを接
地電位Vss に固定する。これにより、このビット線キッ
カー駆動線BLkick_tに接続されているビット線キッカー
ドライバのNMOSトランジスタN4におけるPN接合の順方向
バイアス印加を防ぐことが可能となる。
【０１２７】また、上記一対のプルダウン回路は、一対
のビット線キッカードライバとは独立してメモリコア部
の各SMC15 内に配置されているので、各SSC16 内に配置
する回路数が少なくなるという利点が得られる。
【０１２８】＜ビット線キッカードライバの第７の実施
例＞前述したように一対のビット線キッカー駆動線BLki
ck_c, BLkick_tは各カラムでビット線と容量結合してい
るので、その容量は大きい。そのために、第６の実施例
のように一対のプルダウン回路を一対のビット線キッカ
ードライバとは独立して配置した場合、ビット線キッカ
ー駆動線BLkick_c, BLkick_tのプルダウン回路から遠い
部分で結合したノイズをプルダウン回路が吸収するまで
にかかる時間が長くなる。
【０１２９】この点を解決するために、一対のプルダウ
ン回路を一対のビット線キッカードライバと同じSSC16
内に配置（換言すれば、一対のプルダウン回路をビット
線キッカードライバ内に配置）した第７の実施例を以下
に説明する。
【０１３０】図１４は、第７の実施例に係る一対のビッ
ト線キッカードライバおよび一対のプルアップ回路を取
り出して示す回路図である。
【０１３１】図１４において、ビット線キッカードライ
バ部は、図１１を参照して前述した一対のビット線キッ
カードライバと同様であり、プルダウン回路部は、図１
３を参照して前述したプルダウン回路と同様であるの
で、図１１中、図１３中と同一符号を付してその説明を
省略する。
【０１３２】第７の実施例によれば、プルダウン回路を
各SSC16 内に配置することにより、ビット線キッカー駆
動線BLkick_c, BLkick_tに結合したノイズをプルダウン
回路で短時間に吸収するようになる。したがって、ビッ
ト線キッカー駆動線BLkick_c, BLkick_tに接続されてい
るビット線キッカードライバのNMOSトランジスタにおけ
るPN接合への順方向バイアス印加をより確実に防ぐこと
が可能となる。
【０１３３】＜第７の実施例の変形例＞図１５は、第７
の実施例の変形例に係る一対のビット線キッカードライ
バおよび一対のプルダウン回路を取り出して回路図を示
している。
【０１３４】図１５において、ビット線キッカードライ
バ部は図１２を参照して前述したビット線キッカードラ
イバと同様であり、プルダウン回路部は図１３を参照し
て前述したプルダウン回路と同様であるので、図１２
中、図１３中と同一符号を付してその説明を省略する。
図１５の回路によれば、図１４の回路と基本的に同様の
動作により同様の効果が得られる。
【０１３５】＜ビット線キッカードライバの第８の実施
例＞図１６は、第８の実施例における一対のビット線キ
ッカードライバおよび一対のプルダウン回路を取り出し
て回路図を示している。
【０１３６】図１６において、ビット線キッカードライ
バ部は、図１１を参照して前述した一対のビット線キッ
カードライバと同様であるので、図１１中と同一符号を
付してその説明を省略する。
【０１３７】プルダウン回路部は、図１３を参照して前
述したプルダウン回路と比べて、プルダウン用の一方の
NMOSトランジスタN41 のソースとVss ノードとの間に、
別の２個のNMOSトランジスタN70,N72 が直列に接続さ
れ、プルダウン用の他方のNMOSトランジスタN42 のソー
スとVss ノードとの間に、別の２個のNMOSトランジスタ
N71,N73 が直列に接続されている点が異なる。
【０１３８】ここで、一方のビット線キッカードライバ
に接続されているビット線キッカー駆動線BLkick_cに接
続されたプルダウン回路に挿入されている２個のNMOSト
ランジスタN70,N72 の各ゲートには、当該ビット線キッ
カードライバの２個のPMOSトランジスタP0a,P2a の各ゲ
ートと同様に第２の制御信号wdrv_n<0>,wdrv_n<2> が対
応して入力する。
【０１３９】また、他方のビット線キッカードライバに
接続されているビット線キッカー駆動線BLkick_tに接続
されたプルダウン回路に挿入されている２個のNMOSトラ
ンジスタN71,N73 の各ゲートには、当該ビット線キッカ
ードライバの２個のPMOSトランジスタP1a,P3a の各ゲー
トと同様に第２の制御信号wdrv_n<1>,wdrv_n<3> が対応
して入力する。
【０１４０】第８の実施例によれば、一方のビット線キ
ッカー駆動線BLkick_cに共通に接続されているビット線
キッカードライバ部のPMOSトランジスタP0a,P2a および
プルダウン回路のNMOSトランジスタN70,N72 がそれぞれ
同じ制御信号wdrv_n<0>,wdrv_n<2> によりスイッチ制御
されるので、このビット線キッカー駆動線BLkick_cがフ
ローティング状態になることを防ぐことができる。
【０１４１】同様に、他方のビット線キッカー駆動線BL
kick_tに共通に接続されているビット線キッカードライ
バ部のPMOSトランジスタP1a,P3a およびプルダウン回路
のNMOSトランジスタN71,N73 が同じ制御信号wdrv_n<1>,
wdrv_n<3> によりスイッチ制御されるので、このビット
線キッカー駆動線BLkick_tがフローティング状態になる
ことを防ぐことができる。
【０１４２】＜第８の実施例の変形例＞図１７は、第８
の実施例の変形例における一対のビット線キッカードラ
イバおよび一対のプルダウン回路を取り出して回路図を
示している。
【０１４３】図１７において、ビット線キッカードライ
バ部は図１２を参照して前述したビット線キッカードラ
イバと同様であり、プルダウン回路は図１６を参照して
前述したプルダウン回路と同様であるので、図１２中、
図１６中と同一符号を付してその説明を省略する。
【０１４４】図１７の回路によれば、図１６の回路と基
本的に同様の動作により同様の効果が得られる。
【０１４５】＜第３の実施形態＞前記各実施形態のDRAM
では、図１(a) を参照して前述したような階層ワードド
ライブ線構成におけるメモリコア部の各SSC16 内に一対
のビット線キッカードライバ（第１のビット線キッカー
ドライバと第２のビット線キッカードライバ）が配置さ
れているが、ビット線キッカードライバの分散配置およ
び駆動方式を変更した第３の実施形態について以下に説
明する。
【０１４６】図１８は、第３の実施形態のDRAMにおいて
ビット線キッカードライバがメモリコア部に分散配置さ
れているパターンレイアウトの一例を示す図である。
【０１４７】図１８に示す構成は、図２の構成と比べ
て、複数のSSC を第１の制御信号wloff_n の入力線に沿
って交互に第１のSSC161と第２のSSC162と命名し、第１
のSSC161には第１のビット線キッカードライバBLKICK D
RV1 を配置し、第２のSSC162には第２のビット線キッカ
ードライバBLKICK DRV2 を配置し、第１の制御信号wlof
f_n の一回の活性化に対して第１のビット線キッカード
ライバBLKICK DRV1 群または第２のビット線キッカード
ライバBLKICK DRV2 群のどちらか一方のみを選択するよ
うに変更したものであり、その他は同じであるので図２
中と同一符号を付している。
【０１４８】このように変更しても、基本的に第１の実
施形態とほぼ同様の効果が得られるほか、SSC161,162に
おけるビット線キッカードライバの配置数が１個に減っ
ているので、SSC161,162におけるパターンレイアウトが
容易になる。
【０１４９】なお、前記各実施例においては、前記ビッ
ト線キッカー駆動線の"H" レベル電位が内部電源電位Vi
i である場合を示したが、ビット線キッカー駆動線の電
位振幅が大きいほどビット線キッカー効果が大きい。そ
こで、ビット線キッカー駆動線の"H" レベル電位／"L"
レベル電位として、前記内部電源電位Vii ／接地電位Vs
s に限定することなく、昇圧電位Vpp ／負電位Vnn 、ま
たは、昇圧電位Vpp ／接地電位Vss 、または、内部電源
電位Vii ／負電位Vnn を採用してもよい。
【０１５０】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、他の回路で使用している既存の制御信号線を
利用することが可能なビット線キッカー制御回路を用い
ることにより、メモリコア部への制御線の追加を行うこ
となく、ビット線キッカードライバをメモリコア部に分
散配置することを可能とし、ビット線キッカー駆動線を
高速に動作させることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る階層ワードドラ
イブ線構成を採用したDRAMの一例の一部を示すブロック
図、その一部を取り出してワードドライブ線駆動回路と
サブロウデコーダ群との接続関係を示すブロック図およ
びサブロウデコーダの回路を示す回路図。
【図２】図１のDRAMにおいてメモリコア部のサブ交差領
域にビット線キッカードライバが分散配置されているパ
ターンレイアウトの一例を示す図。
【図３】図２のメモリコア部に分散配置されている一対
のビット線キッカードライバを取り出して一実施例を示
す回路図。
【図４】図３の一対のビット線キッカードライバの変形
例を示す回路図。
【図５】第１の実施形態に係るDRAMにおいてサブ交差領
域に配置されている一対のビット線キッカードライバに
接続されている一対のビット線キッカー駆動線に接続さ
れる一対のプルアップ回路がメモリコア部のメイン交差
領域に配置された場合の一例を示す回路図。
【図６】図２のメモリコア部に分散配置されている一対
のビット線キッカードライバに一対のプルアップ回路を
内蔵させた場合の一例を示す回路図。
【図７】図６の一対のビット線キッカードライバの変形
例を示す回路図。
【図８】図２のメモリコア部に分散配置されている一対
のビット線キッカードライバに一対のプルアップ回路を
内蔵させた場合の他の例を示す回路図。
【図９】図８の一対のビット線キッカードライバの変形
例を示す回路図。
【図１０】本発明の第２の実施形態に係るDRAMにおいて
ビット線キッカーを含むメモリコア部の１カラム分を取
り出して模式的に示す構成図およびビット線キッカーの
動作例を示す波形図。
【図１１】第２の実施形態のDRAMにおいてメモリコア部
のサブ交差領域に分散配置されている一対のビット線キ
ッカードライバを取り出して一実施例を示す回路図。
【図１２】図１１の一対のビット線キッカードライバの
変形例を示す回路図。
【図１３】第２の実施形態に係るDRAMにおいてサブ交差
領域に配置されている一対のビット線キッカードライバ
に接続されている一対のビット線キッカー駆動線に接続
される一対のプルダウン回路がメモリコア部のメイン交
差領域に配置された場合の一例を示す回路図。
【図１４】図１１のメモリコア部に分散配置されている
一対のビット線キッカードライバに一対のプルダウン回
路を内蔵させた場合の一例を示す回路図。
【図１５】図１４の一対のビット線キッカードライバの
変形例を示す回路図。
【図１６】図１１のメモリコア部に分散配置されている
一対のビット線キッカードライバに一対のプルダウン回
路を内蔵させた場合の他の例を示す回路図。
【図１７】図１６の一対のビット線キッカードライバの
変形例を示す回路図。
【図１８】本発明の第３の実施形態に係るDRAMにおいて
メモリコア部のサブ交差領域にビット線キッカードライ
バが分散配置されているパターンレイアウトの一例を示
す図。
【図１９】ビット線キッカーを含むメモリコア部の１カ
ラム分を取り出して模式的に示す構成図およびビット線
キッカーの動作例を示す波形図。
【図２０】図１９中に示したビット線キッカードライバ
BLKICK DRVと制御入力との接続の従来例を示す回路図。
【符号の説明】
BLKICK DRV…ビット線キッカードライバ、 P1…PMOSトランジスタ、 N0,N1,N2,N3,N4…NMOSトランジスタ、 BLkick_c…第１のビット線キッカー駆動線、 BLkick_t…第２のビット線キッカー駆動線、 BL_t、BL_c…ビット線対、 wloff_n …第１の制御信号、 mwdrv_p<0>〜mwdrv_p<3>…第２の制御信号。

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数のメモリセルおよび前記メ
    モリセルを選択するための複数のワード線と複数のビッ
    ト線が配置された複数のセルアレイと、 前記複数のビット線対にそれぞれ対応して接続され、相
    補的なビット線対毎に対応して接続される複数のセンス
    アンプと、 前記各セルアレイに対応して近傍に配置された一対のビ
    ット線キッカー駆動線と、 前記一対のビット線キッカー駆動線と前記セルアレイの
    各ビット線対との間にそれぞれ対応して接続された複数
    対のビット線キッカーと、 前記複数のセルアレイおよび複数のセンスアンプを含む
    メモリコア部の内部で前記各セルアレイに対応して分散
    配置されて前記一対のビット線キッカー駆動線に接続さ
    れ、前記複数のセルアレイのうちアクセスされるメモリ
    セルが含まれるセルアレイを選択する信号が入力され、
    選択されるセルアレイに含まれる前記ビット線対のうち
    の一方のビット線の電位を変化させるように前記ビット
    線キッカー駆動線を駆動するビット線キッカードライバ
    とを具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記ビット線キッカードライバは、アク
    セスされたメモリセルから前記ビット線対のうちの一方
    のビット線に読み出された"H"データまたは"L" データ
    の読み出し信号量のどちらか一方を増加させることを特
    徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記ビット線キッカードライバは、前記
    ビット線対のうち、アクセスされたメモリセルが接続さ
    れている側のビット線の電位を持ち上げることを特徴と
    する請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記ビット線キッカードライバは、前記
    ビット線対のうち、アクセスされるメモリセルが接続さ
    れていないリファレンス側のビット線の電位を低下させ
    ることを特徴とする請求項１記載の半導体記憶装置。
  5. 【請求項５】 それぞれ複数のワード線と複数のビット
    線が交差して配置され、前記ワード線と前記ビット線に
    より選択されるメモリセルが複数配置された複数のサブ
    アレイと、 前記複数のサブアレイのうちの同一列の複数のサブアレ
    イに対して共通に配置された主ワードドライブ線駆動回
    路と、 前記各サブアレイに対応して設けられ、前記主ワードド
    ライブ線駆動回路から主ワードドライブ線を介して信号
    が供給される従ワードドライブ線駆動回路と、 前記各サブアレイに対応して前記ワード線の方向端に配
    置されたロウデコーダ群と、 前記各サブアレイに対応して前記ビット線の方向の一端
    側に配置され、相補的なビット線対毎に対応して接続さ
    れるセンスアンプ群と、 前記各サブアレイ毎に前記センスアンプ群の近傍に配置
    された一対のビット線キッカー駆動線と、 前記各サブアレイ毎に前記一対のビット線キッカー駆動
    線と前記各ビット線対との間にそれぞれ対応して接続さ
    れた複数対のビット線キッカーと、 前記各サブアレイに対応して前記ロウデコーダ群の配置
    領域の延長方向と前記センスアンプ群の配置領域の延長
    方向とが交差するサブ交差領域に配置され、前記複数の
    サブアレイのうちアクセスされるメモリセルが含まれる
    サブアレイを選択する信号が入力され、選択されるサブ
    アレイに含まれる前記ビット線対のうちの一方のビット
    線の電位を変化させるように前記ビット線キッカー駆動
    線を駆動するビット線キッカードライバとを具備するこ
    とを特徴とする半導体記憶装置。
  6. 【請求項６】 前記ビット線キッカードライバは、活性
    化される前記センスアンプ群の位置情報を含む第１の制
    御信号が与えられる第１の制御入力線およびアクセスさ
    れる前記メモリセルが前記ビット線対のどちらのビット
    線に接続されているかの情報を含む第２の制御信号が与
    えられる第２の制御入力線が，それぞれ少なくとも一本
    以上接続されていることを特徴とする請求項５記載の半
    導体記憶装置。
  7. 【請求項７】 前記ビット線キッカードライバは、アク
    セスされたメモリセルから前記ビット線対のうちの一方
    のビット線に読み出された"H"データまたは"L" データ
    の読み出し信号量のどちらか一方を増加させることを特
    徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記ビット線キッカードライバは、前記
    ビット線対のうち、アクセスされたメモリセルが接続さ
    れている側のビット線の電位を持ち上げることを特徴と
    する請求項６記載の半導体記憶装置。
  9. 【請求項９】 前記ビット線キッカードライバは、前記
    ビット線対のうち、アクセスされるメモリセルが接続さ
    れていないリファレンス側のビット線の電位を低下させ
    ることを特徴とする請求項６記載の半導体記憶装置。
  10. 【請求項１０】 前記第１の制御信号は、同一行の複数
    のサブアレイを選択指定するブロック選択信号であるこ
    とを特徴とする請求項６記載の半導体記憶装置。
  11. 【請求項１１】 前記第２の制御信号は、前記サブアレ
    イのワード線を選択指定するワード線選択信号であるこ
    とを特徴とする請求項１０記載の半導体記憶装置。
  12. 【請求項１２】 前記第１の制御信号は、前記従ワード
    ドライブ線駆動回路をプリチャージ状態にする為のリセ
    ット信号であることを特徴とする請求項６記載の半導体
    記憶装置。
  13. 【請求項１３】 前記第１の制御信号は、前記ビット線
    対の電位をイコライズするためのビット線イコライザ回
    路および／または前記ビット線対に挿入されているビッ
    ト線トランスファゲートを制御するための制御回路への
    入力信号であることを特徴とする請求項６記載の半導体
    記憶装置。
  14. 【請求項１４】 前記第２の制御信号は、前記主ワード
    ドライブ線駆動回路から主ワードドライブ線を介して供
    給される信号であることを特徴とする請求項６記載の半
    導体記憶装置。
  15. 【請求項１５】 前記第２の制御信号は、前記従ワード
    ドライブ線駆動回路によって駆動される従ワードドライ
    ブ線の信号が用いられることを特徴とする請求項６記載
    の半導体記憶装置。
  16. 【請求項１６】 前記ビット線対は第１のビット線と第
    ２のビット線から構成され、前記各対のビット線キッカ
    ー駆動線は第１のビット線キッカー駆動線と第２のビッ
    ト線キッカー駆動線から構成され、前記各対のビット線
    キッカーは第１のビット線キッカーと第２のビット線キ
    ッカーから構成され、前記ビット線キッカードライバは
    第１のビット線キッカードライバと第２のビット線キッ
    カードライバから構成され、 前記第１のビット線キッカーは、前記第１のビット線と
    前記第１のビット線キッカー駆動線との間に接続され、
    前記第２のビット線キッカーは、前記第２のビット線と
    前記第２のビット線キッカー駆動線との間に接続され、 前記第１のビット線キッカー駆動線は前記第１のビット
    線キッカードライバに接続され、第２のビット線キッカ
    ー駆動線は前記第２のビット線キッカードライバに接続
    され、 前記第１のビット線に接続されている前記メモリセルが
    アクセスされた場合には前記第２のビット線キッカード
    ライバにより前記第２のビット線キッカーが駆動され、 前記第２のビット線に接続されている前記メモリセルが
    アクセスされた場合には前記第１のビット線キッカード
    ライバにより前記第１のビット線キッカーが駆動される
    ことを特徴とする請求項５記載の半導体記憶装置。
  17. 【請求項１７】 前記第１のビット線キッカードライバ
    と前記第２のビット線キッカードライバは、一回のワー
    ド線選択に対してどちらか一方が活性化されることを特
    徴とする請求項１６記載の半導体記憶装置。
  18. 【請求項１８】 前記複数のサブ交差領域は、前記第１
    の制御入力線に沿って第１のサブ交差領域と第２のサブ
    交差領域が交互に配置され、 第１のビット線キッカードライバは前記第１のサブ交差
    領域に配置され、 第２のビット線キッカードライバは前記第２のサブ交差
    領域に配置され、 前記第１の制御入力線の一回の活性化に対して前記第１
    のビット線キッカードライバ群または前記第２のビット
    線キッカードライバ群のどちらか一方のみが選択される
    ことを特徴とする請求項１７記載の半導体記憶装置。
  19. 【請求項１９】 前記第１のビット線キッカー駆動線お
    よび前記第２のビット線キッカー駆動線には、前記ビッ
    ト線キッカーが非選択の場合および前記ビット線キッカ
    ーが非動作の場合に前記第１のビット線キッカー駆動線
    および第２のビット線キッカー駆動線をリセット電位に
    固定するクランプ回路が設けられていることを特徴とす
    る請求項１６乃至１８のいずれか１つに記載の半導体記
    憶装置。
  20. 【請求項２０】 前記クランプ回路は，対を成す前記ビ
    ット線キッカーの一方が動作する場合には，前記対を成
    すビット線キッカーの他方をリセット電位に固定するこ
    とを特徴とする請求項１９記載の半導体記憶装置．
  21. 【請求項２１】 前記クランプ回路は、前記第１のビッ
    ト線キッカー駆動線および第２のビット線キッカー駆動
    線の電位をプルアップするプルアップ回路であることを
    特徴とする請求項２０記載の半導体記憶装置。
  22. 【請求項２２】 前記プルアップ回路は、２個のPMOSト
    ランジスタのゲート・ドレインが交差接続されたクロス
    カップル型回路であることを特徴とする請求項２１項記
    載の半導体記憶装置。
  23. 【請求項２３】 前記プルアップ回路は、複数の前記第
    ２の制御入力線が接続され、制御信号として前記主ワー
    ドドライブ線の信号が供給されることを特徴とする請求
    項２２記載の半導体記憶装置。
  24. 【請求項２４】 前記プルアップ回路の１つに対して、
    複数の前記第１のビット線キッカードライバが前記第１
    のビット線キッカー駆動線を介して接続されるとともに
    複数の前記第２のビット線キッカードライバが前記第２
    のビット線キッカー駆動線を介して接続されていること
    を特徴とする請求項２１記載の半導体記憶装置。
  25. 【請求項２５】 前記クランプ回路は、前記第１のビッ
    ト線キッカー駆動線および第２のビット線キッカー駆動
    線の電位をプルダウンするプルダウン回路であることを
    特徴とする請求項２０記載の半導体記憶装置。
  26. 【請求項２６】 前記プルダウン回路は、２個のNMOSト
    ランジスタのゲート・ドレインが交差接続されたクロス
    カップル型回路であることを特徴とする請求項２５項記
    載の半導体記憶装置。
  27. 【請求項２７】 前記プルダウン回路は、複数の前記第
    ２の制御入力線が接続され、制御信号として前記従ワー
    ドドライブ線の信号が供給されることを特徴とする請求
    項２６記載の半導体記憶装置。
  28. 【請求項２８】 前記プルダウン回路の１つに対して、
    複数の前記第１のビット線キッカードライバが前記第１
    のビット線キッカー駆動線を介して接続されるとともに
    複数の前記第２のビット線キッカードライバが前記第２
    のビット線キッカー駆動線を介して接続されていること
    を特徴とする請求項２５記載の半導体記憶装置。
  29. 【請求項２９】 前記ビット線キッカーは容量素子で形
    成されていることを特徴とする請求項１乃至２８のいず
    れか１つに記載の半導体記憶装置。
  30. 【請求項３０】 前記容量素子は、MOS キャパシタであ
    ることを特徴とする請求項２９記載の半導体記憶装置。
  31. 【請求項３１】 前記ビット線キッカー駆動線の"H" レ
    ベル電位／"L" レベル電位は、対応して昇圧電位Vpp ／
    負電位Vnn であることを特徴とする請求項１乃至３０の
    いずれか１つに記載の半導体記憶装置。
  32. 【請求項３２】 前記ビット線キッカー駆動線の"H" レ
    ベル電位／"L" レベル電位は、対応して昇圧電位Vpp ／
    接地電位Vss であることを特徴とする請求項１乃至３０
    のいずれか１つに記載の半導体記憶装置。
  33. 【請求項３３】 前記ビット線キッカー駆動線の"H" レ
    ベル電位／"L" レベル電位は、対応して内部電源電位Vi
    i ／接地電位Vss であることを特徴とする請求項１乃至
    ３０のいずれか１つに記載の半導体記憶装置。
  34. 【請求項３４】 前記ビット線キッカー駆動線の"H" レ
    ベル電位／"L" レベル電位は、対応して内部電源電位Vi
    i ／負電位Vnn であることを特徴とする請求項１乃至３
    ０のいずれか１つに記載の半導体記憶装置。
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