KR100799945B1

KR100799945B1 - 반도체 기억 장치 및 반도체 기억 장치의 워드선 다중선택 시험 방법

Info

Publication number: KR100799945B1
Application number: KR1020010081648A
Authority: KR
Inventors: 나카가와유지
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-04-06
Filing date: 2001-12-20
Publication date: 2008-02-01
Also published as: US7116604B2; US20030117879A1; JP4808856B2; US6788610B2; CN1227668C; TW533424B; DE60125910D1; US20040165469A1; US6542431B2; EP1248269A1; DE60125910T2; JP2002304899A; KR20020077641A; CN1380659A; US20020145933A1; EP1248269B1

Abstract

본 발명은 복수의 블록으로 구성되는 반도체 기억 장치에 있어서, 워드선 다중 선택 시험의 시험 시간을 단축하고, 또한 안정된 동작을 가능하게 하는 반도체 기억 장치를 제공하는 것을 과제로 한다.

메모리 셀 영역은 복수의 블록(Block0∼3)으로 구성되고, 로우 디코더(23)는 각 블록 내의 워드선을 선택한다. 센스 앰프(8)는 워드선의 선택에 기초하여 판독되는 셀 정보를 증폭하고, 블록 제어 회로(21)는 복수의 블록 내의 복수 라인의 워드선을 동시에 선택하는 워드선 다중 선택 기능을 갖추고, 센스 앰프 구동 회로(22)는 블록 제어 회로(21)의 출력 신호에 기초하여, 센스 앰프(8)의 활성화 및 불활성화를 제어한다. 블록 제어 회로(21)는 로우 디코더(23) 및 센스 앰프 구동 회로(22)에, 워드선의 불활성화 동작 및 상기 센스 앰프의 불활성화 동작을 각 블록마다 다른 타이밍에 행하는 리셋 신호(WLrs, φ)를 출력한다.

Description

반도체 기억 장치 및 반도체 기억 장치의 워드선 다중 선택 시험 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR SELECTING MULTIPLE WORD LINES IN A SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 원리 설명도.

도 2는 제1 실시예를 도시하는 회로도.

도 3은 제1 실시예의 동작을 도시하는 타이밍 파형도.

도 4는 제1 실시예의 동작을 도시하는 타이밍 파형도.

도 5는 제2 실시예의 동작을 도시하는 타이밍 파형도.

도 6은 제2 실시예의 동작을 도시하는 타이밍 파형도.

도 7은 센스 앰프 구동 회로의 다른 예를 도시하는 회로도.

도 8은 복수 블록의 메모리 셀 영역을 갖춘 반도체 기억 장치를 도시하는 개요도.

도 9는 하나의 블록을 도시하는 개요도.

도 10은 종래예를 도시하는 회로도.

도 11은 제1 종래예의 동작을 도시하는 타이밍 파형도.

도 12는 제1 종래예의 동작을 도시하는 타이밍 파형도.

도 13은 제2 종래예의 동작을 도시하는 타이밍 파형도.

도 14는 제2 종래예의 동작을 도시하는 타이밍 파형도.

<도면의 주요부분에 대한 부호의 설명>

8 : 센스 앰프

21 : 블록 제어 회로

22 : 센스 앰프 구동 회로

23 : 로우 디코더

Block0∼Block3 : 블록

WLrs : 워드선 리셋 신호

φ : 센스 앰프 리셋 신호

본 발명은 반도체 기억 장치의 인접 셀 사이의 간섭 시험에 관한 것으로, 더욱 자세하게 말하면 인접 셀 사이의 간섭 시험시의 시험 시간 단축 및 노이즈 대책에 관한 것이다.

반도체 기억 장치, 특히 DRAM에서는, 인접 셀 사이의 간섭 시험이 이루어지고 있다. 인접 셀 사이 간섭 시험은 특정한 워드선을 소정 시간 선택 상태로 유지하여, 비트선에 판독된 셀 정보를 센스 앰프로 증폭하고, 그 후 상기 워드선에 인접하는 메모리 셀에 저장되어 있는 셀 정보에의 간섭의 유무를 검출하는 시험이다.

최근, 반도체 기억 장치의 기억 용량의 증대에 의해, 워드선의 갯수가 늘어 나, 이 결과 인접 셀 사이 간섭 시험에 요하는 시간이 길어지고 있기 때문에, 시험비용 삭감을 위해, 시험 시간 단축이 요구되고 있다. 이 때문에, 복수 라인의 워드선을 동시에 상승시키는 워드선 다중 선택 시험을 행하고 있지만, 이 경우, 동시에 선택하는 워드선의 갯수를 많게 하고, 또 노이즈에 의한 오동작의 방지를 도모할 필요가 생기고 있다.

도 8은 반도체 기억 장치(DRAM)의 메모리 셀 어레이 및 그 주변 회로를 도시한다. 메모리 셀 어레이는 4개의 블록(Block0∼Block3)으로 구성되고, 각 블록(Block0∼Block3)에 인접하여, 센스 앰프 영역(1) 및 로우 디코더(2)가 각각 배치된다.

주변 회로에는 센스 앰프 영역(1)에 대응하여 센스 앰프 구동 회로(3)가 각각 배치되고, 각 블록(Block0∼Block3)에 대응하여, 블록 제어 회로(4)가 각각 배치되어 있다.

센스 앰프 구동 회로(3) 및 블록 제어 회로(4)에는 타이밍 신호 생성 회로(5)로부터 출력되는 타이밍 신호가 입력되고, 블록 제어 회로(4)에는 블록 어드레스(Bad)가 외부로부터 어드레스 버퍼(6)를 통해 입력된다.

블록 제어 회로(4)는 타이밍 신호 및 블록 어드레스(Bad)에 기초하여, 워드선의 상승을 설정하는 워드선 세트 신호(WLst) 및 워드선의 상승을 정지하는 워드선 리셋 신호(WLrs)를 로우 디코더(2)에 출력한다.

또한, 블록 제어 회로(4)는 타이밍 신호 및 블록 어드레스(Bad)에 기초하여, 센스 앰프 구동 회로(3)에 블록 선택 신호(Bsl)를 출력한다. 그리고, 센스 앰프 구 동 회로(3)는 블록 선택 신호(Bsl)의 입력에 기초하여, 대응하는 센스 앰프 영역(1)에 센스 앰프 구동 신호(PSA, NSA)를 공급한다.

로우 디코더(2)에는 로우 어드레스 신호(WLad)가 외부로부터 어드레스 버퍼(7)를 통해 입력된다. 그리고, 로우 디코더(2)는 로우 어드레스 신호(WLad) 및 워드선 세트 신호(WLst)에 기초하여 워드선을 선택하고, 워드선 리셋 신호(WLrs)에 기초하여 워드선의 선택을 정지한다.

도 9는 메모리 셀 어레이 및 주변 회로의 1 블록분을 도시한다. 워드선(WL0∼WL127)은 예컨대 128 라인으로 구성되고, 각 워드선(WL0∼WL127)에 교차하는 비트선(BL)에는 센스 앰프(8)가 각각 접속된다.

센스 앰프 구동 회로(3)는 블록 제어 회로(4)로부터 출력되는 블록 선택 신호(Bsl)에 기초하여, 각 센스 앰프(8)에 센스 앰프 구동 신호(PSA, NSA)를 출력한다.

로우 디코더(2)는 각 워드선(WL0∼WL127)마다 설치되어, 로우 어드레스 신호(WLad) 및 워드선 세트 신호(WLst)에 기초하여 각 워드선을 선택하거나, 또는 워드선 리셋 신호(WLrs)에 기초하여 워드선의 선택을 정지한다.

블록 제어 회로(4), 센스 앰프 구동 회로(3) 및 로우 디코더(2)의 구체적 구성을 도 10에 따라 설명한다.

블록 제어 회로(4)는 블록 선택 회로(9)와, 워드선 세트 신호 발생 회로(10)와, 워드선 리셋 신호 발생 회로(11)로 구성된다.

블록 선택 회로(9)는 블록 어드레스(Bad)와, 타이밍 신호 생성 회로(5)로부터 출력되는 블록 세트 타이밍 신호(Bstt)가 함께 H(하이) 레벨로 되면, 래치 회로(12a) 및 2단의 인버터 회로(13a)를 통해 H 레벨의 블록 선택 신호(Bsl)를 출력한다.

또, 타이밍 신호 생성 회로(5)로부터 출력되는 블록 리셋 타이밍 신호(Brst)가 H 레벨로 되면, 래치 회로(12a)의 출력 신호가 L(로우) 레벨이 되어, 인버터 회로(13a)로부터 L 레벨의 블록 선택 신호(Bsl)가 출력된다.

워드선 세트 신호 발생 회로(10)는 블록 선택 신호(Bsl) 및 타이밍 신호 생성 회로(5)로부터 출력되는 워드선 세트 타이밍 신호(WLstt)가 NAND 회로(14a)에 입력되어, 그 NAND 회로(14a)의 출력 신호가 인버터 회로(13b)를 통해 워드선 세트 신호(WLst)로서 출력된다.

따라서, 워드선 세트 신호 발생 회로(10)는 블록 선택 신호(Bsl) 및 워드선 세트 타이밍 신호(WLstt)가 함께 H 레벨로 되면, H 레벨의 워드선 세트 신호(WLst)를 출력한다.

워드선 리셋 신호 발생 회로(11)는 블록 선택 신호(Bsl)가 NAND 회로(14b)에 입력되는 동시에, 타이밍 신호 생성 회로(5)로부터 출력되는 워드선 리셋 타이밍 신호(WLrst)가 인버터 회로(13c)를 통해 NAND 회로(14b)에 입력되고, 그 NAND 회로(14b)의 출력 신호가 2단의 인버터 회로(13d)를 통해 워드선 리셋 신호(WLrs)로서 출력된다.

따라서, 워드선 리셋 신호 발생 회로(11)는 블록 선택 신호(Bsl)가 H 레벨이 되고, 워드선 리셋 타이밍 신호(WLrst)가 L 레벨로 되면, L 레벨의 워드선 리셋 신호(WLrs)를 출력하고, 그 이외는 H 레벨의 워드선 리셋 신호(WLrs)를 출력한다.

센스 앰프 구동 회로(3)는 블록 선택 신호(Bsl) 및 타이밍 신호 생성 회로(5)로부터 출력되는 센스 앰프 타이밍 신호(SAt)가 NAND 회로(14c)에 입력되고, 그 NAND 회로(14c)의 출력 신호가 2 단의 인버터 회로(13e)를 통해 P채널 MOS 트랜지스터(Tr1) 및 N채널 MOS 트랜지스터(Tr2, Tr3)의 게이트에 입력된다.

또, 인버터 회로(13e)의 출력 신호가 인버터 회로(13f)를 통해 N채널 MOS 트랜지스터(Tr4)의 게이트에 입력된다.

트랜지스터(Tr1∼Tr4)는 전원(Vcc, Vss) 사이에서 직렬로 접속되어, 트랜지스터(Tr1)의 드레인으로부터 센스 앰프 구동 신호(PSA)가 출력되고, 트랜지스터(Tr4)의 드레인으로부터 센스 앰프 구동 신호(NSA)가 출력된다.

또한, 트랜지스터(Tr2, Tr3)의 접속점에 프리차지 전압(Vp)이 입력된다.

따라서, 센스 앰프 구동 회로(3)에서는 블록 선택 신호(Bsl) 및 센스 앰프 타이밍 신호(SAt)가 함께 H 레벨로 되면, 트랜지스터(Tr1, Tr4)가 온이 되는 동시에, 트랜지스터(Tr2, Tr3)가 오프가 되어, 센스 앰프 구동 신호(PSA)로서 거의 전원(Vcc) 레벨의 전압이 출력되는 동시에, 센스 앰프 구동 신호(NSA)로서 거의 전원(Vss) 레벨의 전압이 출력된다.

또한, 블록 선택 신호(Bsl) 및 센스 앰프 타이밍 신호(SAt) 중 어느 것이 L 레벨로 되면, 트랜지스터(Tr1, Tr4)가 오프되는 동시에, 트랜지스터(Tr2, Tr3)가 온이 되어, 센스 앰프 구동 신호(PSA, NSA)는 프리차지 전압(Vp)의 레벨로 프리차지된다.

로우 디코더(2)는 상기 블록 선택 회로(9)와 같은 식의 회로로 구성된다. 상 기 워드선 세트 신호 발생 회로(10)로부터 출력되는 워드선 세트 신호(WLst)와, 로우 어드레스 신호를 디코드한 워드선 어드레스(WLad)가 함께 H 레벨로 되면, 래치 회로(12b) 및 2단의 인버터 회로(13g)를 통해 워드선(WL)은 H 레벨이 된다.

또한, 워드선 리셋 신호 발생 회로(11)로부터 출력되는 워드선 리셋 신호(WLrs)가 H 레벨로 되면, 래치 회로(12b)의 출력 단자가 L 레벨이 되어, 인버터 회로(13g)에서 L 레벨의 워드선 선택 신호(WLsl)가 출력된다.

상기한 바와 같이 구성된 블록 제어 회로(4), 로우 디코더(2) 및 센스 앰프 구동 회로(3)의 동작을 도 12에 따라서 설명한다.

타이밍 신호 생성 회로(5)로부터 블록 선택 회로(9)에 입력되는 블록 세트 타이밍 신호(Bstt)는 펄스 신호로서 입력되고, 블록 리셋 타이밍 신호(Brst)는 1회째의 블록 세트 타이밍 신호(Brst)에 앞서서 L 레벨로 하강하여, 워드선 리셋 타이밍 신호(WLrst)가 상승한 후에 H 레벨로 상승하는 신호이다.

블록(Block0∼Block3) 중 어느 것을 선택하기 위한 블록 어드레스(Bad)가 블록 선택 회로(9)에 입력되어 있는 상태로, 블록 세트 타이밍 신호(Bstt)가 H 레벨로 상승하면, 블록 선택 신호(Bsl)가 H 레벨로 상승한다.

블록 선택 신호(Bsl)가 H 레벨로 상승하고, 또한 워드선 세트 신호 발생 회로(10)에 워드선 세트 타이밍 신호(WLstt)가 펄스 신호로서 입력되면, 워드선 세트 신호 발생 회로(10)로부터 워드선 세트 신호(WLst)가 펄스 신호로서 출력된다.

워드선 리셋 신호 발생 회로(11)에서는 타이밍 신호 생성 회로(5)로부터 입력되는 워드선 리셋 타이밍 신호(WLrst)는 1회째의 워드선 세트 타이밍 신호(WLstt)에 앞서서 L 레벨로 하강하여, 워드선 선택 신호(WLsl)를 하강시키는 타이밍에 상승된다.

그리고, 워드선 리셋 타이밍 신호(WLrst)가 H 레벨로 상승하면, 워드선 리셋 신호(WLrs)가 H 레벨로 상승한다.

센스 앰프 구동 회로(3)에 입력되는 센스 앰프 타이밍 신호(SAt)는 1회째의 워드선 세트 타이밍 신호(WLstt)로부터 소정 시간 후에 상승하고, 워드선 리셋 타이밍 신호(WLrst)의 상승으로부터 소정 시간 후에 하강하는 신호로서 입력된다.

그리고, 센스 앰프 구동 회로(3)에서는 H 레벨의 블록 선택 신호(Bsl)가 입력되어 있는 상태에서, 센스 앰프 타이밍 신호(SAt)가 H 레벨로 상승하면, 센스 앰프 구동 신호(PSA, NSA)가 출력되어, 센스 앰프 타이밍 신호(SAt)가 L 레벨로 하강하면, 센스 앰프 구동 신호(PSA, NSA)는 프리차지 전압(Vp)이 되어, 센스 앰프(8)가 불활성화된다.

로우 디코더(2)에서는, 워드선 어드레스(WLad)가 소정 시간마다 H 레벨이 되고, 각 워드선 어드레스(WLad)가 H 레벨이 된 상태에서, 워드선 세트 신호(WLst)가 1 펄스씩 입력된다.

그리고, 워드선 세트 신호(WLst)가 상승하면, 상기 워드선 어드레스(WLad)에 대응하는 워드선(WL)이 하강한다.

또, 워드선 리셋 신호(WLrs)가 H 레벨로 상승하면, 워드선(WL)이 L 레벨로 하강한다.

상기한 바와 같이 구성된 반도체 기억 장치에서의 인접 셀 사이 간섭 시험시 의 동작의 제1 종래예를 도 11에 따라서 설명한다.

테스트 모드 엔트리 커맨드에 이어서, 액티브 커맨드가 소정 시간마다 입력되고, 각 액티브 커맨드에 동기하여, 워드선 어드레스(WLad) 및 블록 어드레스(Bad)가 입력된다.

그리고, 블록 제어 회로(4)의 동작에 기초하여, 로우 디코더(2)에서 워드선의 선택 동작이 행해지고, 센스 앰프 구동 회로(3)에서 센스 앰프의 활성화 동작이 행해진다.

도 11에서는 예컨대, 블록(Block0)이 선택되어, 각 액티브 커맨드에 있어서, WL0, WL8, WL16라는 식으로 8라인 간격의 워드선이 순차로 선택된다.

센스 앰프 구동 신호(PSA, NSA)는 워드선(WL0)의 선택에서부터 소정 시간 후에 블록(Block0)의 모든 센스 앰프(8)에 동시에 공급된다.

그리고, 선택된 워드선에 접속된 기억 셀로부터 비트선에 셀 정보가 판독되고, 그 셀 정보가 각 센스 앰프(8)에서 증폭되어, 이 상태가 소정 시간 유지된다.

이어서, 소정 시간 경과 후에, 프리차지 커맨드에 기초하여, 워드선 리셋 신호 발생 회로(11)에 워드선 리셋 타이밍 신호(WLrst)가 입력되어, 선택되고 있는 워드선이 동시에 하강된다.

또한, 센스 앰프 타이밍 신호(SAt)에 의해, 센스 앰프(8)가 불활성화된다.

이 상태에서, 워드선의 상승에 의한 인접 셀 사이의 간섭 유무가 체크된다.

이어서, 액티브 커맨드에 기초하여, 블록(Block0) 내의 WL1, WL9, WL17라는 식으로 8라인 간격의 워드선이 순차로 선택되고, 센스 앰프 구동 신호(PSA, NSA)가 워드선(WL1)의 선택으로부터 소정 시간 후에 블록(Block0)의 모든 센스 앰프(8)에 동시에 공급된다.

그리고, 같은 식으로, 비트선에 판독된 셀 정보가 센스 앰프(8)에서 증폭되어, 이 상태가 소정 시간 유지된다.

이러한 동작이 반복되어, 블록(Block0) 내의 모든 워드선이 선택되어, 동일한 동작이 블록(Block1∼Block3)에 대해서 행해진다.

상기와 같은 동작에 의해, 복수의 워드선이 동시에 선택되기 때문에, 워드선을 1 라인씩 상승시키는 경우에 비하여, 시험 시간의 단축을 도모하는 것이 가능해진다.

도 13은 인접 셀 사이 간섭 시험 동작의 제2 종래예를 도시한다. 이 종래예는 복수의 블록, 예컨대 블록(Block0, Block2)에 있어서, 복수 라인의 워드선을 동시에 선택하고, 또한 블록(Block1, Block3)에 있어서, 복수 라인의 워드선을 동시에 선택함으로써, 더욱 시험 시간의 단축을 도모하는 것을 가능하게 한 것이다.

즉, 테스트 모드 엔트리 커맨드에 이어지는 각 액티브 커맨드에 있어서, 블록 어드레스(Bad)는 최초의 2 회의 액티브 커맨드에 동기하여, 블록(Block0, Block2)을 선택하는 어드레스가 순차로 입력되어, 블록(Block0, Block2)이 선택된 상태로 유지된다.

또한, 워드선 어드레스(WLad)에 의해, 우선 워드선(WL0)이 2회 계속하여 선택되고, 이어서 WL8, WL16과 같은 식으로, 8 라인 간격의 워드선이 선택된다.

이러한 동작에 의해, 최초의 2 회의 액티브 커맨드에 의해, 블록(Block0, Block2)의 워드선(WL0)이 순차로 상승되고, 그 후에는 블록(Block0, Block2)의 워드선이 순차로 동시에 선택된다.

블록(Block0, Block2)의 센스 앰프(8)는 블록(Block2)의 워드선(WL0)의 선택으로부터 소정 시간 후에 활성화되어, 소정 시간 유지된다.

이어서, 프리차지 커맨드에 기초하여, 선택된 워드선이 동시에 하강되고, 또한 센스 앰프(8)가 동시에 불활성화된다.

이러한 동작을 하기 위한 블록 제어 회로(4), 센스 앰프 구동 회로(3) 및 로우 디코더(2)의 동작을 도 14에 따라서 설명한다.

도 14에 도시하는 동작은 블록(Block0, Block2)을 선택하는 블록 어드레스(Bad)가 순차로 입력되고, 블록 세트 타이밍 신호(Bstt)에 의해 블록(Block0, Block2)이 순차로 선택 상태가 된다.

그리고, 각 블록(Block0, Block2)에서 워드선(WL0)을 선택하기 위해서, 워드선(WL0)을 선택하는 워드선 어드레스(WLad)가 2 사이클 동안 입력된다. 그 후의 각 블록의 동작은 상기 제1 종래예와 마찬가지다.

제1 종래예에서는 각 블록(Block0∼Block3)에 있어서, 복수 라인의 워드선이 동시에 선택되지만, 복수 블록의 워드선을 동시에 선택할 수는 없기 때문에, 시험 시간을 충분히 단축할 수는 없다.

제2 종래예에서는, 복수의 블록에 있어서, 복수 라인의 워드선을 동시에 선택할 수 있기 때문에, 시험 시간의 단축 효과는 제1 종래예에 비하여 커진다.

그러나, 워드선의 선택시에, 복수의 블록에서 다수의 센스 앰프를 동시에 활성화하고, 또 선택한 워드선을 비선택으로 하는 경우에도 다수의 센스 앰프를 동시에 불활성화한다.

따라서, 센스 앰프의 활성화 및 불활성화시에, 전원에 스위칭 노이즈가 발생하여, 오동작을 일으킬 우려가 있다.

또, 복수의 블록에 있어서, 센스 앰프의 활성화 타이밍은 동일하지만, 워드선의 선택 시작 타이밍이 다르기 때문에, 동작 마진이 일정하게 되지 않는다고 하는 문제점이 있다.

즉, 도 13에서, 블록(block0)에 있어서, 워드선(WL0)이 선택되고 나서 센스 앰프(8)가 활성화될 때까지 요하는 시간(t1)은 블록(block2)에 있어서, 워드선(WL0)이 선택되고 나서 센스 앰프(8)가 활성화될 때까지 요하는 시간(t2)에 비하여 길어지고 있다.

그렇게 하면, 블록(block0)의 워드선(WL0)의 상승에 기초한 셀 정보의 증폭 동작의 마진이 저하된다고 하는 문제점이 있다.

이러한 문제점은 복수의 블록을 공통의 타이밍 신호로 동작시키는 반도체 기억 장치의 구성에 기인한다.

제2 종래예에서는 복수의 블록으로 복수의 워드선을 동시에 선택하도록 블록 어드레스 및 워드선 어드레스를 입력했지만, 센스 앰프는 공통의 타이밍 신호로 활성화되고, 또한 불활성화되기 때문에, 상기와 같은 문제점이 생기고 있다.

본 발명의 목적은 복수의 블록으로 구성되는 반도체 기억 장치에 있어서, 워 드선 다중 선택 시험의 시험 시간을 단축하고, 또한 안정된 동작을 가능하게 하는 반도체 기억 장치를 제공하는 데에 있다.

도 1은 청구항 1의 원리 설명도이다. 즉, 메모리 셀 영역은 복수의 블록(Block0∼Block3)으로 구성되고, 로우 디코더(23)는 상기 각 블록(Block0∼Block3) 내의 워드선을 선택한다. 센스 앰프(8)는 상기 워드선의 선택에 기초하여 판독되는 셀 정보를 증폭하고, 블록 제어 회로(21)는 상기 복수의 블록 내의 복수 라인의 워드선을 동시에 선택하는 워드선 다중 선택 기능을 갖추어, 센스 앰프 구동 회로(22)는 상기 블록 제어 회로(21)의 출력 신호에 기초하여, 상기 센스 앰프(8)의 활성화 및 불활성화를 제어한다. 상기 블록 제어 회로(21)는 상기 로우 디코더(23)에, 상기 워드선의 불활성화 동작을 각 블록마다 다른 타이밍에 행하는 리셋 신호(WLrs)를 출력한다. 또한, 상기 블록 제어 회로(21)는 상기 센스 앰프 구동 회로(22)에, 상기 센스 앰프(8)의 불활성화 동작을 각 블록마다 다른 타이밍에 행하는 신호(φ)를 출력한다.

또한, 도 2에 도시한 바와 같이, 상기 블록 제어 회로(21)는 상기 블록(Block0∼Block3)을 선택하는 리셋 블록 어드레스(Bad)에 기초하여, 상기 리셋 호(WLrs)를 생성하여 출력한다.

또한, 도 3 혹은 도 5에 도시한 바와 같이, 제1 블록(Block0)의 제1 워드선(WL0)을 활성화한 후, 상기 제1 블록(Block0)의 센스 앰프를 활성화하는 제1 스텝과, 상기 제1 블록(Block0)의 제1 워드선(WL0) 이외의 워드선을 활성화시키는 제2 스텝과, 제2 블록(Block2)의 제1 워드선(WL0)을 활성화한 후, 상기 제2 블록(Block2)의 센스 앰프를 활성화하는 제3 스텝과, 상기 제2 블록(Block2)의 제1 워드선(WL0) 이외의 워드선을 활성화시키는 제4 스텝을 구비하고, 상기 제1 및 제2 스텝을 계속한 상태에서, 상기 제3 및 제4 스텝을 행하거나, 또는 상기 제1 및 제3 스텝을 계속한 상태에서, 상기 제2 및 제4 스텝을 행하여, 상기 제1 블록(Block0)의 제1 워드선(WL0)의 활성화에서 제1 블록(Block0)의 센스 앰프의 활성화까지 요하는 시간과, 상기 제2 블록(Block2)의 제1 워드선(WL0)의 활성화에서 제2 블록(Block2)의 센스 앰프의 활성화까지 요하는 시간을 동일하게 하여, 제1 블록(Block0)의 워드선을 불활성화하는 동시에, 상기 제1 블록(Block0)의 센스 앰프를 불활성화하고, 이어서, 제2 블록(Block2)의 워드선을 불활성화하는 동시에, 상기 제2 블록(Block2)의 센스 앰프를 불활성화한다.

(제1 실시예)

도 2는 본 발명을 구체화한 반도체 기억 장치의 블록 제어 회로(21), 센스 앰프 구동 회로(22) 및 로우 디코더(23)를 도시한다. 상기 종래예와 같은 부분은 동일 부호를 붙여 상세한 설명을 생략한다. 반도체 기억 장치의 전체 구성은 도 8 및 도 9에 도시하는 종래예와 마찬가지이다.

블록 제어 회로(21)는 블록 선택 회로(24)와, 워드선 세트 신호 발생 회로(25)와, 워드선 리셋 신호 발생 회로(26)로 구성된다.

블록 선택 회로(24)는 종래의 블록 선택 회로(9)에 대하여, 리셋측에 블록 어드레스(Bad)의 입력이 추가되고, 그 밖의 구성은 상기 블록 선택 회로(9)와 마찬 가지이다.

그리고, 블록 어드레스(Bad)는 블록 리셋 타이밍 신호(Brst)에 병렬로 입력된다. 따라서, 블록 어드레스(Bad) 및 블록 리셋 타이밍 신호(Brst)가 함께 H 레벨로 되면, 블록 선택 회로(24)로부터 출력되는 블록 선택 신호(Bsl)는 L 레벨이 된다.

워드선 세트 신호 발생 회로(25)는 상기 종래예의 워드선 세트 신호 발생 회로(10)와 동일 구성이다.

워드선 리셋 신호 발생 회로(26)는 워드선 리셋 타이밍 신호(WLrst)와, 블록 어드레스(Bad)가 NAND 회로(14d)에 입력되고, 그 NAND 회로(14d)의 출력 신호가 NAND 회로(14b)에 입력되고 있다. 그 이외의 구성은 상기 종래예의 워드선 리셋 신호 발생 회로(11)와 마찬가지이다.

따라서, 워드선 리셋 타이밍 신호(WLrst)와, 블록 어드레스(Bad)가 함께 H 레벨로 되면, 워드선 리셋 신호(WLrs)가 H 레벨이 된다.

센스 앰프 구동 회로(22)는 블록 선택 신호(Bsl)와, 타이밍 신호 생성 회로(5)로부터 출력되는 센스 앰프 세트 타이밍 신호(SAstt)가 NAND 회로(14e)에 입력된다.

또, 워드선 리셋 신호(WLrs)와, 타이밍 신호 생성 회로(5)로부터 출력되는 센스 앰프 리셋 타이밍 신호(SArst)가 NAND 회로(14f)에 입력된다.

그리고, NAND 회로(14e)의 출력 신호가 NAND 회로(14g)에 입력되고, NAND 회로(14f)의 출력 신호가 NAND 회로(14h)에 입력된다.

NAND 회로(14g)의 출력 신호는 NAND 회로(14h)에 입력되고, NAND 회로(14h)의 출력 신호는 NAND 회로(14g)에 입력된다.

그리고, NAND 회로(14g)의 출력 신호가 인버터 회로(13h)에 입력되고, 그 인버터 회로(13h)의 출력 신호가 트랜지스터(Tr1, Tr2, Tr3)의 게이트에 입력되는 동시에, 인버터 회로(13f)를 통해 트랜지스터(Tr4)의 게이트에 입력된다.

트랜지스터(Tr1∼Tr4)의 구성은 상기 종래예의 센스 앰프 구동 회로(3)와 마찬가지이다.

이러한 구성에 의해, NAND 회로(14g, 14h)는 래치 회로로서 동작한다. 그리고, 블록 선택 신호(Bsl)와 센스 앰프 세트 타이밍 신호(SAstt)가 함께 H 레벨로 되면, NAND 회로(14e)의 출력 신호가 L 레벨이 되고, NAND 회로(14g)의 출력 신호가 H 레벨이 되고, 인버터 회로(13h)의 출력 신호가 L 레벨, 인버터 회로(13f)의 출력 신호가 H 레벨이 되어, 트랜지스터(Tr1, Tr4)가 온으로 되고, 트랜지스터(Tr2, Tr3)가 오프된다.

이 결과, 거의 전원(Vcc) 레벨의 센스 앰프 구동 신호(PSA)와, 거의 전원(Vss) 레벨의 센스 앰프 구동 신호(NSA)가 센스 앰프(8)에 공급된다.

또, 워드선 리셋 신호(WLrs)와, 센스 앰프 리셋 타이밍 신호(SArst)가 함께 H 레벨로 되면, NAND 회로(14f)의 출력 신호가 L 레벨이 되고, NAND 회로(14h)의 출력 신호가 H 레벨이 된다.

이 때, NAND 회로(14e)의 출력 신호는 H 레벨이기 때문에, NAND 회로(14g)의 출력 신호는 L 레벨이 되고, 인버터 회로(13h)의 출력 신호가 H 레벨, 인버터 회로(13f)의 출력 신호가 L 레벨이 되어, 트랜지스터(Tr1, Tr4)가 오프로 되고, 트랜지스터(Tr2, Tr3)가 온이 된다.

이 결과, 센스 앰프 구동 신호(PSA, NSA)는 프리차지 전압(Vp)의 레벨에 프리차지된다.

상기 로우 디코더(23)는 상기 종래예의 로우 디코더(2)와 같은 식의 구성이다.

이어서, 상기한 바와 같이 구성된 블록 제어 회로(21), 로우 디코더(23) 및 센스 앰프 구동 회로(22)의 워드선 다중 선택 시험시의 동작을 도 4에 따라서 설명한다.

타이밍 신호 생성 회로(5)로부터 블록 선택 회로(24)에 입력되는 블록 세트 타이밍 신호(Bstt) 및 블록 리셋 타이밍 신호(Brst)는 펄스 신호로서 입력된다.

블록(Block0∼Block3) 중 어느 것을 선택하기 위한 블록 어드레스(Bad)(도 4에 있어서는 블록(Block0))가 블록 선택 회로(24)에 입력되어 있는 상태로, 블록 세트 타이밍 신호(Bstt)가 H 레벨로 상승하면, 블록 선택 신호(Bs1)가 H 레벨로 상승한다.

블록 선택 신호(Bsl)가 H 레벨로 상승하고, 또 워드선 세트 신호 발생 회로(25)에 워드선 세트 타이밍 신호(WLstt)가 펄스 신호로서 입력되면, 워드선 세트 신호 발생 회로(25)로부터 워드선 세트 신호(WLst)가 펄스 신호로서 출력된다.

센스 앰프 구동 회로(22)에 입력되는 센스 앰프 세트 타이밍 신호(SAstt)는 워드선 세트 타이밍 신호(WLstt)로부터 소정 시간 지연된 펄스 신호로서 타이밍 신호 생성 회로(5)로부터 출력된다.

그리고, H 레벨의 블록 선택 신호(Bsl)가 입력되어 있는 상태에서, 센스 앰프 타이밍 신호(SAstt)가 H 레벨로 상승하면, 센스 앰프 구동 회로(22)로부터 센스 앰프 구동 신호(PSA, NSA)가 출력되고, 블록(Block0) 내의 센스 앰프(8)가 활성화되어, 그 상태가 유지된다.

로우 디코더(2)에서는 워드선 어드레스(WLad)가 H 레벨이 된 상태에서, 워드선 세트 신호(WLst)가 상승하면, 상기 로우 디코더(2)에 대응하는 워드선(WL)이 상승된다.

이러한 동작에 의해, 블록(Block0)에서는 워드선(WL0)으로부터 시작되어, 8라인 간격의 워드선이 순차로 선택되어 상승된다.

또, 블록(Block0) 내의 센스 앰프(8)는 워드선(WL0)의 상승으로부터 소정 시간 후에 활성화된다.

블록(Block0)에서 8라인 간격의 워드선의 선택이 종료된 후, 블록 어드레스(Bad)가 블록(Block2)으로 전환되고, 이 상태에서 블록 세트 타이밍 신호(Bstt)가 H 레벨로 상승하면, 블록(Block2)에 있어서, 블록 선택 신호(Bsl)가 H 레벨로 상승한다.

이 상태에서, 워드선 세트 타이밍 신호(WLstt)가 H 레벨로 상승할 때마다, 워드선 세트 신호(WLst)가 H 레벨로 상승하고, 워드선 어드레스(WLad)에 기초하여, 워드선(WL0)으로부터 8라인 간격의 워드선이 순차로 선택된다.

또, 센스 앰프 구동 회로(22)로부터 센스 앰프 구동 신호(PSA, NSA)가 출력되어, 블록(Block2) 내의 센스 앰프(8)가 활성화되어, 그 상태가 유지된다.

블록(Block0, Block2)에 있어서, 워드선(WL0)으로부터 8라인 간격의 워드선의 선택이 종료되고, 소정 시간 선택 상태가 유지된 후, 프리차지 커맨드에 기초하여, 블록 어드레스(Bad)로서 블록(Block0, Block2)의 어드레스가 순차 입력된다.

블록(Block0)의 블록 어드레스(Bad)가 입력되어 있는 상태에서, 워드선 리셋 타이밍 신호(WLrst)가 H 레벨로 상승하면, 블록(Block0)에 있어서 워드선 리셋 신호(WLrs)가 H 레벨로 상승하고, 선택되어 있는 워드선이 전부 L 레벨로 하강된다.

계속해서, 센스 앰프 리셋 타이밍 신호(SArst)가 H 레벨로 상승하면, 블록(Block0)에 있어서 센스 앰프 구동 신호(PSA, NSA)의 출력이 정지되어, 센스 앰프(8)가 불활성화된다.

이어서, 블록(Block2)의 블록 어드레스(Bad)가 입력되어 있는 상태로, 워드선 리셋 타이밍 신호(WLrst)가 H 레벨로 상승하면, 블록(Block2)에 있어서 워드선 리셋 신호(WLrs)가 H 레벨로 상승하고, 선택되어 있는 워드선이 전부 L 레벨로 하강된다.

계속해서, 센스 앰프 리셋 타이밍 신호(SArst)가 H 레벨로 상승하면, 블록(Block2)에 있어서 센스 앰프 활성화 신호(PSA, NSA)의 출력이 정지되어, 센스 앰프(8)가 불활성화된다.

이러한 동작후, 블록(Block0, Block2)에 있어서, 마찬가지로 워드선(WL1)으로부터 8라인 간격의 워드선이 순차 선택되고, 또 센스 앰프(8)가 활성화되어, 동일한 동작이 반복된다.

그리고, 블록(Block0, Block2)의 모든 워드선의 선택이 종료되면, 블록(Block1, Block3)에 있어서 동일한 동작이 반복된다.

도 3은 상기와 같은 워드선 다중 선택 동작을 도시하는 것으로, 테스트 모드 엔트리 커맨드에 이어지는 액티브 커맨드에 기초하여, 워드선 어드레스(WLad) 및 블록 어드레스(Bad)에 대응하여, 우선 블록(Block0)의 워드선(WL0)으로부터 8라인 간격의 워드선이 순차로 선택된다.

블록(Block0)의 센스 앰프(8)는 워드선(WL0)의 선택에 이어서 활성화된다.

그리고, 블록(Block0)에 있어서, 워드선(WL0)으로부터 8라인 간격의 워드선의 선택이 종료되면, 블록(Block2)의 블록 어드레스(Bad)가 입력되고, 블록(Block2)에 있어서 마찬가지로 워드선(WL0)으로부터 8라인 간격의 워드선이 선택되고, 또한 센스 앰프(8)가 활성화된다.

계속해서, 블록(Block0, Block2)에 있어서, 워드선(WL0)으로부터 8라인 간격의 워드선의 선택이 종료되면, 프리차지 커맨드에 동기하여, 블록(Block0, Block2)의 블록 어드레스(Bad)가 입력된다.

그리고, 블록(Block0)의 블록 어드레스(Bad)의 입력에 기초하여, 블록(Block0)에 있어서 선택된 워드선이 하강되는 동시에, 센스 앰프(8)가 불활성화되고, 이어서, 블록(Block2)에 있어서 선택된 워드선이 하강되는 동시에, 센스 앰프(8)가 불활성화된다.

이러한 동작이 반복되어, 블록(Block0, Block2)에 있어서, 모든 워드선이 선택된 후, 블록(Block1, Block3)에 있어서도 동일한 동작이 반복된다.

상기한 바와 같이 구성된 반도체 기억 장치에서는 다음에 나타내는 작용 효 과를 얻을 수 있다.

(1) 복수 블록의 복수의 워드선을 동시에 선택할 수 있기 때문에, 워드선 다중 선택 시험의 시험 시간을 단축할 수 있다.

(2) 복수 블록의 복수의 워드선을 동시에 선택하면서, 각 블록의 센스 앰프의 활성화 타이밍 및 불활성화 타이밍을 바꿀 수 있기 때문에, 센스 앰프의 활성 및 불활성화에 의한 노이즈의 발생을 억제할 수 있다.

(3) 워드선의 선택 시작에서부터, 센스 앰프의 활성화까지의 시간을 각 블록에 있어서 동일하게 할 수 있기 때문에, 각 블록에 있어서, 셀 정보의 증폭 동작의 마진을 확보할 수 있다.

(제2 실시예)

도 5 및 도 6은 제2 실시예를 도시한다. 이 실시예는 상기 제1 실시예의 블록 제어 회로(21), 센스 앰프 구동 회로(22) 및 로우 디코더(23)를 사용하여, 블록 어드레스(Bad)의 입력 타이밍을 변경함으로써, 복수 블록에 있어서, 최초로 선택하는 워드선을 제외하고, 워드선을 동시에 선택하는 구성으로 한 것이다.

도 6에 블록 제어 회로(21), 센스 앰프 구동 회로(22) 및 로우 디코더(23)의 동작을 설명한다.

블록 어드레스(Bad)로서 블록(block0)의 어드레스가 입력되어 있는 상태에서, 블록 세트 타이밍 신호(Bstt)가 입력되면, 블록(block0)에 있어서, 블록 선택 신호(Bsl)가 H 레벨로 상승하고, 워드선 리셋 신호(WLrs)가 L 레벨로 하강한다.

이어서, 워드선 세트 타이밍 신호(WLstt)가 H 레벨로 상승하면, 워드선 세트 신호(WLst)가 H 레벨로 상승하고, 그 때 입력되고 있는 워드선(WL0)의 어드레스에 의해, 블록(block0)에 있어서, 워드선(WL0)이 H 레벨로 상승된다.

이어서, 블록 어드레스(Bad)로서 블록(block2)의 어드레스가 입력되고, 블록 세트 타이밍 신호(Bstt)가 입력되면, 블록(block2)에 있어서, 블록 선택 신호(Bsl)가 H 레벨로 상승하고, 워드선 리셋 신호(WLrs)가 L 레벨로 하강한다.

계속해서, 워드선 세트 타이밍 신호(WLstt)가 H 레벨로 상승하면, 워드선 세트 신호(WLst)가 H 레벨로 상승하고, 그 때 입력되어 있는 워드선(WL0)의 어드레스에 의해, 블록(block2)에 있어서, 워드선(WL0)이 H 레벨로 상승된다.

이어서, 워드선 어드레스(WLad)가 워드선(WL8)의 어드레스로 전환되고, 워드선 세트 타이밍 신호(WLstt)가 H 레벨로 상승하면, 블록(block0, block2)에 있어서, 워드선 세트 신호(WLst)가 H 레벨로 상승하고, 워드선(WL8)이 동시에 선택된다.

이 후에는 블록(block0, block2)에 있어서, 8라인 간격의 워드선이 동시에 선택된다.

그리고, 8라인 간격의 워드선의 선택이 종료되면, 상기 제1 실시예와 같이, 우선 블록(Block0)에서 선택되고 있는 워드선이 동시에 하강되는 동시에, 센스 앰프(8)가 불활성화된다.

이어서, 블록(Block2)에서 선택되고 있는 워드선이 동시에 하강되는 동시에, 센스 앰프(8)가 불활성화된다.

이 후에는 상기 제1 실시예와 같은 식으로, 상기와 같은 동작이 반복되어, 블록(block0, block2)의 모든 워드선이 선택되고, 그 후, 블록(block1, block3)에 관해서도 동일한 동작이 행하여진다.

상기한 바와 같이 구성된 반도체 기억 장치에서는 상기 제1 실시예에서 얻은 작용 효과에 더하여, 다음에 나타내는 작용 효과를 얻을 수 있다.

(1) 맨 처음에 선택하는 워드선을 제외하고, 복수의 블록에서 동일 어드레스의 워드선을 동일 타이밍에 선택할 수 있기 때문에, 워드선 다중 선택 시험의 시험 시간을 더욱 단축할 수 있다.

상기 실시예는 다음에 나타낸 바와 같이 변경할 수 있다.

·센스 앰프 구동 회로(22)의 NAND 회로(14e∼14h) 및 인버터 회로(13h) 대신에, 도 7에 도시하는 회로를 사용하더라도 좋다. 즉, 이 회로는 N채널 MOS 트랜지스터(Tr5, Tr6)와, 인버터 회로(13i)와, 래치 회로(12c)로 구성되고, 래치 회로(12c)의 출력 신호가 상기 센스 앰프 구동 회로(22)의 트랜지스터(Tr1∼Tr3) 및 인버터 회로(13f)에 입력된다.

이러한 구성에 의해, 센스 앰프 활성화시에, 블록 선택 신호(Bs1)가 H 레벨이 된 상태로, 센스 앰프 세트 타이밍 신호(SAstt)가 H 레벨로 되면, 래치 회로(12c)의 출력 신호가 L 레벨이 되고, 센스 앰프(8)가 활성화된다.

또한, 워드선 리셋 신호(WLrs)가 H 레벨이 된 상태에서, 센스 앰프 리셋 타이밍 신호(SArst)가 H 레벨로 되면, 래치 회로(12c)의 출력 신호가 H 레벨이 되고, 센스 앰프(8)가 불활성화된다.

·각 블록에서 선택하는 워드선은 8라인 간격으로 한정되는 것이 아니다.

·블록수는 4블록 이외라도 좋고, 동시에 선택하는 블록은 2블록에 한정되는 것이 아니다.

(부기 1) 복수의 블록으로 구성되는 메모리 셀 영역과,

상기 각 블록 내의 워드선을 선택하는 로우 디코더와,

상기 워드선의 선택에 기초하여 판독되는 셀 정보를 증폭하는 센스 앰프와,

상기 복수의 블록 내의 복수 라인의 워드선을 동시에 선택하는 워드선 다중 선택 기능을 구비한 블록 제어 회로와,

상기 블록 제어 회로의 출력 신호에 기초하여, 상기 센스 앰프의 활성화 및 불활성화를 제어하는 센스 앰프 구동 회로를 구비한 반도체 기억 장치에 있어서,

상기 블록 제어 회로는 상기 로우 디코더 및 센스 앰프 구동 회로에, 상기 워드선의 선택 종료 동작 및 센스 앰프의 불활성화 동작을 각 블록마다 다른 타이밍에 행하는 리셋 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.

(부기 2) 상기 블록 제어 회로는 상기 블록을 선택하는 리셋 블록 어드레스에 기초하여, 상기 리셋 신호를 생성하여 출력하는 것을 특징으로 하는 반도체 기억 장치.

(부기 3) 상기 블록 제어 회로는,

상기 블록 어드레스에 기초하여 블록 선택 신호를 생성하는 블록 선택 회로와,

상기 블록 선택 신호에 기초하여, 상기 로우 디코더에 의해 상기 워드선을 선택하기 위한 워드선 세트 신호를 생성하는 워드선 세트 신호 발생 회로와,

상기 블록 선택 신호에 기초하여, 상기 로우 디코더에 의해 상기 워드선을 비선택으로 하는 워드선 리셋 신호를 생성하는 워드선 리셋 신호 발생 회로로 구성하고,

상기 워드선 리셋 신호 발생 회로는 상기 블록 선택 신호의 출력 후에 입력되는 리셋 블록 어드레스에 기초하여, 워드선 리셋 신호를 출력하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.

(부기 4) 상기 센스 앰프 구동 회로는 상기 워드선 리셋 신호에 기초하여, 상기 센스 앰프를 불활성화하는 것을 특징으로 하는 부기 3에 기재한 반도체 기억 장치.

(부기 5) 상기 블록 선택 회로는 상기 블록 선택 신호의 출력 후에 입력되는 리셋 블록 어드레스에 기초하여, 상기 블록 선택 신호를 리셋하는 것을 특징으로 하는 부기 2 내지 4 중 어느 하나에 기재한 반도체 기억 장치.

(부기 6) 상기 센스 앰프 구동 회로는 상기 블록 선택 신호와, 센스 앰프 세트 타이밍 신호에 기초하여, 각 블록에서 최초의 워드선 선택 동작으로부터 소정 시간 후에 센스 앰프를 활성화하는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재한 반도체 기억 장치.

(부기 7) 상기 센스 앰프 구동 회로는 래치 기능을 구비한 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.

(부기 8) 제1 블록의 제1 워드선을 활성화한 후, 상기 제1 블록의 센스 앰프를 활성화하는 제1 스텝과,

상기 제1 블록의 제1 워드선 이외의 워드선을 활성화시키는 제2 스텝과,

제2 블록의 제1 워드선을 활성화한 후, 상기 제2 블록의 센스 앰프를 활성화하는 제3 스텝과,

상기 제2 블록의 제1 워드선 이외의 워드선을 활성화시키는 제4 스텝을 구비하고,

상기 제1 및 제2 스텝을 계속한 상태에서, 상기 제3 및 제4 스텝을 행하거나, 또는 상기 제1 및 제3 스텝을 계속한 상태에서, 상기 제2 및 제4 스텝을 행하여, 상기 제1 블록의 제1 워드선의 활성화에서 제1 블록의 센스 앰프의 활성화까지 요하는 시간과, 상기 제2 블록의 제1 워드선의 활성화에서 제2 블록의 센스 앰프의 활성화까지 요하는 시간을 동일하게 하는 것을 특징으로 하는 반도체 기억 장치의 워드선 다중 선택 시험 방법.

(부기 9) 제1 블록의 워드선을 불활성화하는 동시에, 상기 제1 블록의 센스 앰프를 불활성화하고, 계속해서, 제2 블록의 워드선을 불활성화하는 동시에, 상기 제2 블록의 센스 앰프를 불활성화하는 것을 특징으로 하는 반도체 기억 장치의 워드선 다중 선택 시험 방법.

(부기 10) 제1 블록의 제1 워드선을 활성화한 후, 상기 제1 블록의 센스 앰프를 활성화하는 제1 스텝과,

상기 제1 및 제2 스텝을 계속한 상태에서, 상기 제3 및 제4 스텝을 행하거나, 또는 상기 제1 및 제3 스텝을 계속한 상태에서, 상기 제2 및 제4 스텝을 행하여, 상기 제1 블록의 제1 워드선의 활성화에서 제1 블록의 센스 앰프의 활성화까지 요하는 시간과, 상기 제2 블록의 제1 워드선의 활성화에서 제2 블록의 센스 앰프의 활성화까지 요하는 시간을 동일하게 하여, 제1 블록의 워드선을 불활성화하는 동시에, 상기 제1 블록의 센스 앰프를 불활성화하고, 계속해서, 제2 블록의 워드선을 불활성화하는 동시에, 상기 제2 블록의 센스 앰프를 불활성화하는 것을 특징으로 하는 반도체 기억 장치의 워드선 다중 선택 시험 방법.

(부기 11) 복수의 메모리 셀과 워드선과 비트선을 포함한 메모리 셀 영역과,

상기 메모리 셀 영역과 상기 메모리 셀 영역에 이어지는 복수의 센스 앰프와 로우 디코더를 포함한 복수의 블록과,

상기 복수의 블록을 각각 제어하는 블록 제어 회로와 센스 앰프 구동 회로를 구비한 반도체 기억 장치로서,

상기 센스 앰프 구동 회로에는 래치 기능을 포함하는 구성으로 하는 것을 특징으로 하는 반도체 기억 장치.

(부기 12) 부기 11에 있어서, 상기 래치 기능은 센스 앰프 구동의 활성과 비활성을 제어하는 세트/리셋 단자를 갖춘다.

(부기 13) 부기 11에 있어서, 상기 래치 기능의 입력에는 블록 정보를 포함 하는 워드선 리셋 신호 발생 회로의 출력 신호를 포함한다.

이상 상술한 바와 같이, 본 발명은 복수의 블록으로 구성되는 반도체 기억 장치에 있어서, 워드선 다중 선택 시험의 시험 시간을 단축하고, 또한 안정된 동작을 가능하게 하는 반도체 기억 장치를 제공할 수 있다.

Claims

각각이 복수의 메모리 셀과 그 메모리 셀에 접속되는 복수의 워드선을 포함하는 복수의 메모리 셀 블록(BL0 ~ BL3)과,

모두가 상기 복수의 메모리 셀 블록과 접속되고, 각각이 상기 메모리 셀 블록 중 대응하는 메모리 셀 블록 내의 워드선 중 하나를 선택하는 복수의 로우 디코더(23)와,

모두가 상기 복수의 로우 디코더에 접속되고, 각각이 상기 메모리 셀 블록 중 대응하는 메모리 셀 블록 내의 복수의 메모리 셀로부터 판독된 셀 정보를 증폭하는 복수의 센스 앰프 그룹(8)과,

모두가 상기 복수의 메모리 셀 블록에 접속되고, 각각이 상기 메모리 셀 블록 중 대응하는 메모리 셀 블록 내의 복수의 워드선을 동시에 선택하여 센스 앰프 제어 신호를 생성하는 복수의 블록 제어 회로(21)와,

모두가 상기 복수의 블록 제어 회로와 상기 복수의 센스 앰프 그룹에 접속되고, 각각이 상기 블록 제어 회로 중 대응하는 블록 제어 회로의 센스 앰프 제어 신호에 기초하여 상기 센스 앰프 그룹 중 대응하는 센스 앰프 그룹을 선택적으로 활성화하는, 복수의 센스 앰프 구동 회로(22)를 포함하고,

상기 복수의 블록 제어 회로의 각각은 적어도 하나의 리셋 신호(WLrs)를 생성하여 상기 로우 디코더 중 대응하는 로우 디코더와 상기 센스 앰프 구동 회로 중 대응하는 센스 앰프 구동 회로에 상기 리셋 신호를 제공하며,

상기 리셋 신호는, 상기 로우 디코더가 상기 워드선을 선택하는 타이밍이 각 블록마다 다르게 되도록, 상기 로우 디코더 중 대응하는 로우 디코더에 제공되고,

상기 리셋 신호는, 상기 복수의 센스 앰프 그룹의 불활성화가 각 블록마다 다르게 되도록, 상기 앰프 구동 회로 중 대응하는 앰프 구동 회로에 제공되는 것인 반도체 기억 장치.
제1항에 있어서, 상기 각각의 블록 제어 회로는 상기 복수의 메모리 셀 블록 중 하나의 메모리 셀 블록을 선택하는 블록 어드레스 신호(Bad)에 기초하여 상기 리셋 신호를 생성하는 것인 반도체 기억 장치.
제2항에 있어서, 상기 복수의 블록 제어 회로의 각각은,

상기 블록 어드레스 신호에 기초하여 블록 선택 신호(Bsl)를 생성하는 블록 선택 회로(24)와,

상기 블록 선택 회로에 접속하여 상기 워드선 중 하나의 워드선을 선택하도록 워드선 세트 신호를 생성하는 워드선 세트 신호 발생 회로(25)와,

상기 블록 선택 회로에 접속하여 상기 블록 선택 신호에 기초하여 상기 워드선의 선택을 중지하도록 워드선 리셋 신호를 생성하는 워드선 리셋 신호 발생 회로(26)를 포함하고,

상기 워드선 리셋 신호 발생 회로는, 상기 블록 선택 신호의 출력후에 입력되는 상기 블록 어드레스 신호에 기초하여 상기 워드선 리셋 신호를 생성하는 것인 반도체 기억 장치.
제3항에 있어서, 상기 복수의 센스 앰프 구동 회로의 각각은 상기 워드선 리셋 신호에 기초하여 상기 대응하는 센스 앰프 그룹을 불활성화하는 것인 반도체 기억 장치.
제3항에 있어서, 상기 복수의 블록 선택 회로의 각각은 상기 블록 선택 신호의 출력 후에 입력되는 상기 블록 어드레스 신호에 기초하여 상기 블록 선택 신호를 리셋하는 것인 반도체 기억 장치.
제3항에 있어서,

상기 복수의 센스 앰프 구동 회로에 접속하여 상기 복수의 센스 앰프 그룹의 활성화를 제어하도록 센스 앰프 세트 타이밍 신호(Sastt)를 생성하는 타이밍 신호 생성 회로(5)를 더 포함하고,

상기 복수의 센스 앰프 구동 회로의 각각은, 상기 블록 선택 신호와 상기 센스 앰프 세트 타이밍 신호에 기초하여, 최초의 워드선을 선택한 때부터 소정 시간이 지난 후에 상기 대응하는 센스 앰프 그룹을 활성화하는 것인 반도체 기억 장치.
제6항에 있어서, 상기 복수의 센스 앰프 구동 회로의 각각은 래치 회로(14g,14h)를 포함하는 것인 반도체 기억 장치.
제1 메모리 셀 블록(BL0)과 제2 메모리 셀 블록(BL1)을 포함하며 각각이 복수의 메모리 셀과 이 메모리 셀에 접속된 복수의 워드선을 포함하는 복수의 메모리 셀 블록과,

상기 제1 및 제2 메모리 셀 블록에 접속하여, 각각이 상기 메모리 셀 블록 중 대응하는 메모리 셀 블록의 복수의 메모리 셀로부터 판독된 셀 정보를 증폭하는 복수의 센스 앰프 그룹(8)

이 형성되어 있는 반도체 기억 장치에서 다중 워드선 선택 테스트를 행하는 방법으로서,

상기 제1 메모리 셀 블록(BL0) 내의 복수의 워드선 중 하나의 워드선(WL0)을 활성화하고, 소정의 시간 후에 상기 제1 메모리 셀 블록과 대응하는 상기 센스 앰프 그룹을 활성화하는 제1 스텝과;

상기 제1 메모리 셀 블록(BL0) 내에서 활성화된 워드선 이외의 워드선(WL8,…,WL120)을 활성화하는 제2 스텝과;

상기 제2 메모리 셀 블록(BL2) 내의 복수의 워드선 중 하나의 워드선(WL0)을 활성화하고, 소정 시간 후 상기 제2 메모리 셀 블록과 대응하는 상기 센스 앰프 그룹을 활성화하는 제3 스텝과;

상기 제2 메모리 셀 블록(BL2) 내에서 활성화된 워드선 이외의 워드선(WL8,…,WL120)을 활성화하는 제4 스텝을 포함하고,

상기 제1 내지 제4 스텝이 순서대로 연속하여 수행되거나, 또는

상기 제1 스텝 뒤에 상기 제3 스텝이 따르고, 그 후 상기 제2 스텝 뒤에 상기 제4 스텝이 따르거나 동시에 수행되는 것인 반도체 기억 장치의 워드선 다중 선택 시험 방법.
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