JPH0371488A

JPH0371488A - ダイナミックｒａｍ

Info

Publication number: JPH0371488A
Application number: JP1208142A
Authority: JP
Inventors: Koichi Yamada; 光一山田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-08-10
Filing date: 1989-08-10
Publication date: 1991-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、センス時のラッシュカレントを抑制すると共
に平均消費電流を低下させたダイナミックＲＡＭに関し
、特に、アドレスマルチプレックスをしない４Ｍビット
以上の規模のダイナミックＲＡＭに関する。

（０従来の技術近隼、大容量でかつ高速動作するダイナミックＲＡＭが
望まれている。しかし、特に４Ｍビット以上の規模のダ
イナミックＲＡＭではセンス時のラッシュカレントによ
る配線の信頼性の維持あるいは雑冴が重大な問題となっ
ており、有効なセンス方式が求められている。

第３図を参照してラッシュカレントの低減を図ったアド
レスマルチプレックス方式のダイナミックＲＡＭの一例
を説明する。

同図は１トランジスタセル方式のダイナミックＲＡＭの
一例を示し、複数のワード線Ｗ、〜Ｗ、と複数のビット
重大すＢＬ、本Ｂｌ、１、Ｂ　Ｌ　、車ＢＬ、、ＢＬ１
本ＢＬＩ、・・・がマトリクス状に配列され、その交差
点にＭＯＳＦＥＴ　Ｑ、とコンデンサＣ４からなるメモ
リセルが配置されている。各々のビット線材の一端は、
読み出し及び再書き込みのためのセンスアンプＳＡ、、
ＳＡ、、ＳＡ、、・・・にそれぞれ接続されている。そ
して、複数のビット線材を単位としてメモリブロックＢ
Ｋ、、Ｂ　Ｋ　ｔ、・・・が形成され、共通接続された
メモリブロック内のセンスアンプの一端はそれぞれスイ
ッチ回路ＳＷ、。

ＳＷ　ｔ、　　Ｓ　Ｗ　ｓ、・・・を介して接地されて
いる。

このダイナミックＲＡ　Ｍは、最初にプリチャージクロ
ックＰＣがハイレベルとされることによ）、その全ての
ビット線がＭＯＳＦＥＴＱ、、Ｑｌ、・・・ヲ介シて１
／２Ｖｃｃレベルにプリチャージされ、ＭＯＳＦＥＴＱ
、によりイコライズされる。

プリチャージクロックＰＣがローレベルにされた後にワ
ード線、例えばＷｌが選択されるとＭＯＳＦＥＴ　　Ｑ
、がオンしてビット線ＢＬにコンデンサＣ２の情報が現
れ、ビット線本ＢＬは１／２Ｖｃｃのままとなり、対の
ビット線ＢＬ、京ＢＬ間に電位差が生ずる。

引き続いて、プリセンスクロックＰＳＥＮがノ）イレベ
ルとなり、相互コンダクタンスが小なるＭＯＳＦＥＴ　
　Ｑ、、、Ｑｐｔ、Ｑｐｓ、・・・がオンして、全ての
センスアンプＳＡ、、ＳＡ、、Ｓ　Ａ　ｓ、・・・が緩
やかなセンス動作を行う。このセンス動作によリビｌト
線間の電位差が所定の値に増幅されるタイミングを計っ
てメインセンスクロックＭＳ　ＥＮ、ＭＳＥＮ、、・・
・が順次ハイレベルにされて、相互コンダクタンスが大
なるＭＯＳ　Ｆ　Ｅ　Ｔ　ＱＭＩ、Ｑ□、Ｑ　ｕｓ・・
・により高速のセンス動作が行われる。

そして、全てのメインセンス動作の終了を待って、前記
電位差が増幅されたビット線間の電位差がカラム選択信
号Ｃ５により制御されるＭＯＳＦＥＴＱｃおよび本Ｑｃ
を介して入出力線Ｉｌｏに出力される。

（・・）発明が解決しようとする課題ロウアドレス、カラムアドレスの順にアドレスが入力さ
れる従来のマルチアドレス方式のダイナミックＲＡＭで
は、選択されたワード線に接続されたメモリセルのセン
ス動作が同時に行われるため、特定のワード線に接続さ
れるメモリセルの数が数千となる大容量のダイナミック
ＲＡＭにおいてはラッシュカレントが増大する欠点を有
する。

また、マルチアドレス方式のダイナミックＲＡＭ１にお
いて、ラッシュカレントを低減するためにセンスアンプ
のメインセンス動作を順次遅延させる場合には、カラム
アドレスの確定前にセンスアンプの動作を終了してなけ
ればならないため、アクセス時間が長くなり、高速化が
図れない欠点を有する。

本発明は上記した従来技術に存する課題の解決を目的と
するものであって、アクセス時間を犠牲にすることなく
、大容量ダイナミックＲＡ　Ｍのラッシュカレントを抑
制し、平均消費電流を低下させることを目的とする。

（ニ）課題を解決するための手段本発明は、マトリクス配列される複数のワード線および
ビット線と、その交差点に配置されるメモリセルと、所
定数毎に複数のブロックに分割されてピント線材の電位
差を増幅するセンスアンプと、所定数のセンスアンプを
駆動する相互コンダクタンスが小なる第１のＭＯＳＦＥ
Ｔおよび相互コンダクタンスが大なる第２のＭＯＳＦＥ
Ｔからなる複数のセンスアンプ駆動回路と、ロウアドレ
スと同時入力されるカラムアドレスのの所定数のビット
の論理演算によりアクセスされるアドレスを含むブロッ
クを判別し、前記第１および第２の：Ｖｉ　ＯＳ　Ｆ　
Ｅ　Ｔにプリセンスクロックおよびメインセンスクロッ
クをそれぞれ供給するブロック判別回路から構成される
。

（ｔ）作用上記溝或は、アドレスマルチプレックスを行わないダイ
ナミックＲＡＭにおいて、選択されたワード線に接続さ
れる多数のメモリセルのうち、カラムアドレスでアクセ
スされるブロックの所定数のビットを先にセンスを行い
、残ったブロックのセンス動作を順次行うことにより、
平均消費電流並びにラッシュカレントを抑制するよう作
用する。また、ＲＡＳアクセス時間を従来例の半分とし
、高速動作を可能にする。

（へ）実施例以下、第１図を参照して本発明の一実施例を説明する。

図示の実施例は、各々が例えば４Ｍビットの規模のメモ
リブロックＢ　Ｋ　＋〜ＢＫ、、そのメモリブロック内
の複数のビット線をセンスするセンスアンプ群ＳＡ、〜
ＳＡ、、同時にアドレス入力されるカラムアドレスバッ
ファＣＡＢおよびロウアドレスバッファＲＡＢ、前記セ
ンスアンプ１ＪＳＡ、〜ＳＡ、を独立に制御するセンス
アンプ駆動回路ＳＷ１〜ＳＷ１、カラムアドレスの上位
の２ピントＡ。、Ａ、−１より、アクセスされるアドレ
スを含むメモリブロックを判別し、センスクロノクＳＥ
Ｘに基ずいてプリセンスクロックＰＳＥＮ、〜ＰＳＥＮ
、およびメインセンスクロックＭ　Ｓ　Ｅ　Ｎ　１〜Ｍ
ＳＥＮ、を出力するブロック判別回路ＤＥＴから構成さ
れる。なお、メモリブロックの分割数は任意である。

メモリブロックを４ブロツクに分割する図示の実施例で
は、判別回路ＤＥＴはカラムアドレスの上位の２ビット
Ａ、、Ａ、、およびこれらの反転ピントをそれぞれ入力
する４つのＡＮＤゲートＧＧ、、Ｇ、、Ｇ、を備え、Ａ
ＮＤゲートＧ、の入力は零Ａ１、本Ａ、−１、Ｇ、の入
力は本Ａ、、Ａ−＋、Ｇ、の人力はＡｍ、零Ａ、−７、
Ｇ、の入力はＡ、、Ａ、−。

である。又、ＡＮＤゲート６１〜Ｇ４の出力はセンスク
ロックＳＥＮが入力されたＡＮＤゲー！−Ｇ。

〜Ｇ、に各々印加され、ＡＮＤゲートＧ、〜Ｇ、の出力
はＯＲゲートＧ、〜Ｇ、に印加される。−方、センスク
ロックＳＥＮは、継続接続のインバータで溝底された遅
延回路ＤＬ、〜ＤＬ、により遅延され、遅延出力が各々
ＯＲゲートＧ、〜Ｇ、工に入力される。ＯＲゲートＧ、
〜Ｇ、の各出力はブリセンスクロックＰ　Ｓ　Ｅ　Ｎ　
＋〜Ｐ　Ｓ　ＥＮ、として各センスアンプ駆動回路Ｓ　
Ｗ　＋〜ＳＷ、のＭ　ＯＳ　Ｆ　ＥＴ　Ｑ　ｐに供給さ
れる。更に、ブリセンスクロックＰＳＥＮ、〜ＰＳＥＮ
、は、遅延回路ＤＬ、−ＤＬ・によって遅延され、メイ
ンセンスクロックＭ　Ｓ　ＥＮ１〜Ｍ　Ｓ　Ｅ　Ｎ　、
とじて各センスアンプ駆動回路ＳＷ１〜ＳＷ４のＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｍに供給される。

センスアンプ駆動回路Ｓ　Ｗ　＋〜ＳＷ、のＭＯ３ＦＥ
ＴＱＰとＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｍは相互コンダク
タンスＧ、がＧ　ｐ　＜　Ｇ　Ｍの関係にある。

次に、本実施例の動作を説明する。

ロウアドレスバッファＲＡＢの出力により（正しくは「
ロウアドレスデコーダの出力」と表現すべきであるが、
便宜的に「ロウアドレスデコーダの出力」なる表現を使
用する）ワード線Ｗ、が選択される。

ロウアドレスの入力と同時に、例えばメモリブロックＢ
Ｋ、内にあるアドレスをアクセスする（１０×××・・
・×××）なるカラムアドレスが入力されると、Ａ、＝
　　１”　　Ａ、、”＝　　Ｏ″ＡＡニー　Ｏ”、Ａ−
、’＝　　１”より、判別回路ＤＥＴのＡＮＤゲートＧ
、のみがハイレベルを出力する。ワード線Ｗ、が確定し
てメモリセル情報がビット線ＢＬ及び本ＢＬに取り出さ
れたタイミングでセンスクロックＳＥＮがハイレベルに
２・ると、ＡＮＤゲートＧ、の出力を入力するＡＮＤゲ
ートＧ、からセンスクロックＳＥＮが出力され、ＯＲゲ
ートＧ１．を介してプリセンスクロックＰ　Ｓ　ＥＮ、
が出力される。これにより、まず最初にメモリブロック
Ｂ　Ｋ　ｓ内にある全メモリセルのプリセンスが開始さ
れる。プリセンスクロックＰＳＥＮ、は遅延回路ＤＬ、
にも入力されており、遅延回路ＤＬ、はビット線材の電
位差が所定値以上となるタイミングにてメインセンスク
ロックＭＳＥ　Ｎ　３を相互コンダクタンスが大なるＭ
ＯＳＦＥＴ　Ｑ　Ｍのゲートに出力し、これにより高速
センスが行われる。

一方、センスクロノタＳＥＮを遅延する遅延回路ＤＬ、
〜Ｄ　Ｌ　、がら出力されるクロｔりは、順次ＯＲゲー
トＧ９、ＧｌｏｓＧｌｌ、Ｇ、を介して出力される。従
って、メモリブロックＢＫ、のセンス動作に続いてメモ
リブロックＢＫ、、ＢＫ、、ＢＫ、の順でセンス動作が
行われる。尚、メモリブロックＢＫ、は、最初にセンス
動作が行われるたぬに、遅延回路ＤＬ、の出力は意味の
無いものとなっている。

そして、カラムアドレスで指定されたアドレスを含むブ
ロックのセンス動作が終了した時点で、カラムアドレス
によるアクセスが、他のフ゛ロックのセンス動作に関係
なく行われる。

第２図は本発明の他の実施例を示すブロック図であり、
第１図と同一部分には同一符号を付して説明を略す。

本実施例では、カラムアドレスで指定されるアドレスを
含むブロックに関係なく、最初に全ブロックのプリセン
スを行い、その後、カラムアドレスで指定されるアドレ
スを含むブロックのメインセンスと残りのブロノクのメ
インセンスを行うようにしたものである。

そのために、ＡＮＤゲートＧ、〜Ｇ、に印加されるセン
スクロンクＳＥＮを、全ブロックのセンスアンプ駆動回
路ＳＷ、〜Ｓ　Ｗ　４のＭＯ５ＦＥＴＱＳ。

に印加している。そして、遅延回路ＤＬ、〜ＤＬ。

の出力がＯＲゲートＧ　、Ｇ　、、からメインセンスク
ロックＭ　Ｓ　Ｅ　Ｎ　＋〜ＭＳ　ＥＮ、としてセンス
アンプ駆動回路ｓｗ、−ｓｗ、のＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　ｓ　ｌに供給される。

（ト）発明の効果以上述べたように本発明によれば、カラムアドレスとロ
ウアドレスを同時入力するダイナミックＲＡＭにおいて
、カラムアドレスデータの所定ビットを用いて、指定さ
れたブロックのセンス動作を先に行い、残りのブロック
のセンス動作を順次タイミングをずらして行うために、
ラッシュカレント及び平均消費電流が抑制され、且つ、
アクセス峙間を短くすることが可能になる利点を有する
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の池の実施例を示すブロック図、第３図は従来のダイ
ナミックＲＡＭの等価回路図である。ＢＫ、〜ＢＫ、・・・メモリブロック、ＳＡ、〜ＳＡ。

Claims

【特許請求の範囲】

（１）マトリクス配列される複数のワード線およびビッ
ト線と、その交差点に配置されるメモリセルと、所定数毎に複数のブロックに分割されてビット線材の電
位差を増幅するセンスアンプと、所定数のセンスアンプを駆動する相互コンダクタンスが
小なる第１のＭＯＳＦＥＴおよび相互コンダクタンスが
大なる第２のＭＯＳＦＥＴからなる複数のセンスアンプ
駆動回路と、ロウアドレスと同時入力されるカラムアドレスの所定数
のビットの論理演算により、アクセスされるアドレスを
含むブロックを判別し、前記第１および第２のＭＯＳＦ
ＥＴにプリセンスクロックおよびメインセンスクロック
をそれぞれ供給するブロック判別回路とから構成されるダイナミックＲＡＭ。
（２）前記ブロック判別回路は、カラムアドレスの所定数のビットで指定されたブロック
のセンスアンプに最速の前記プリセンスクロックとメイ
ンセンスクロックを供給するゲート回路と、残余のブロックに順次遅延されたプリセンスクロックと
メインセンスクロックを供給するための遅延回路とを有することを特徴とする請求項第１項記載のダイナミ
ックＲＡＭ。
（３）前記ブロック判別回路は、前記各々のブロックの前記第１のＭＯＳＦＥＴにプリセ
ンスクロックを供給する信号線と、カラムアドレスの所
定数のビットで指定されたブロックの前記第２のＭＯＳ
ＦＥＴにメインセンスクロックを供給するゲート回路と
、残余のブロックの前記第２のＭＯＳＦＥＴに順次遅延し
たメインセンスクロックを供給する遅延回路とを有することを特徴とする請求項第１項記載のダイナミ
ックＲＡＭ。