JPH0157434B2 - - Google Patents
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- JPH0157434B2 JPH0157434B2 JP56016072A JP1607281A JPH0157434B2 JP H0157434 B2 JPH0157434 B2 JP H0157434B2 JP 56016072 A JP56016072 A JP 56016072A JP 1607281 A JP1607281 A JP 1607281A JP H0157434 B2 JPH0157434 B2 JP H0157434B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- digit
- digit line
- noise
- common source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 19
- 230000003071 parasitic effect Effects 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
を用いたメモリ回路に関するものである。
を用いたメモリ回路に関するものである。
大容量のMOSメモリ集積回路を実現する１ト
ランジスタ型MOS−RAMは、大容量化に伴な
い、デイジツト線の付加容量を増大する一方、メ
モリセルの容量が著しく小さくなり、メモリセル
信号が増々微小化する傾向にある。そのため、プ
ロセスパラメータのバラツキを小さくする。プロ
セス・パラメータのバラツキの影響を避けるなど
して感度の良いセンスアンプが使用されて来た。
ところが大容量メモリになると今までほとんど問
題にならなかつたデイジツト線間容量結合による
ノイズ、ワード線を経由するノイズ、センスアン
プのコモンソースを経由するノイズが無視出来な
くなる。デイジツト線の配列ピツチが小さくなる
とデイジツト線間容量結合によるノイズが増え、
セルビツト数が増えるとワード線経由のノイズが
増え、センスアンプ数が増えるとコモンソース経
由のノイズ量が増え、大容量メモリでは前記のノ
イズによりセンスアンプ感度が著しく低下する。
ランジスタ型MOS−RAMは、大容量化に伴な
い、デイジツト線の付加容量を増大する一方、メ
モリセルの容量が著しく小さくなり、メモリセル
信号が増々微小化する傾向にある。そのため、プ
ロセスパラメータのバラツキを小さくする。プロ
セス・パラメータのバラツキの影響を避けるなど
して感度の良いセンスアンプが使用されて来た。
ところが大容量メモリになると今までほとんど問
題にならなかつたデイジツト線間容量結合による
ノイズ、ワード線を経由するノイズ、センスアン
プのコモンソースを経由するノイズが無視出来な
くなる。デイジツト線の配列ピツチが小さくなる
とデイジツト線間容量結合によるノイズが増え、
セルビツト数が増えるとワード線経由のノイズが
増え、センスアンプ数が増えるとコモンソース経
由のノイズ量が増え、大容量メモリでは前記のノ
イズによりセンスアンプ感度が著しく低下する。
本発明の目的は前記ノイズを減らしてセンスア
ンプ感度を向上させることにある。
ンプ感度を向上させることにある。
本発明は同時に活性化するセンスアンプの数を
減し、センスアンプ感度を低下させるノイズの要
因であるデイジツト線間容量CDｊ、CDｊ（ｊ＝１
〜ｎ−１）とデイジツト線とワード線の間にある
トランジスタQW、QRのゲート・ソース間容量CW
ｉ、CRｉを等価的に減し、かつコモンソース経
由のノイズを減らしてセンスアンプ感度を向上さ
せようとするものである。
減し、センスアンプ感度を低下させるノイズの要
因であるデイジツト線間容量CDｊ、CDｊ（ｊ＝１
〜ｎ−１）とデイジツト線とワード線の間にある
トランジスタQW、QRのゲート・ソース間容量CW
ｉ、CRｉを等価的に減し、かつコモンソース経
由のノイズを減らしてセンスアンプ感度を向上さ
せようとするものである。
従来のメモリ回路の構成図を第１図に示す。第
１図は、ｎ行に配置されたセンスアンプS.Aと前
記センスアンプに接続されるｎ組のデイジツト線
Di、（ｉ＝０、〜ｎ−１）と前記ｎ本のデイ
ジツト線Di（ｉ＝０〜ｎ−１）に接続され、各々
１コで代表されるメモリセルCSと前記メモリセル
の信号伝達を制御するトランジスタQWと前記ｎ
本のデイジツト線（ｉ＝０〜ｎ−１）に接続
されるダミーセルCRと前記ダミーセルの信号伝
達を制御するトランジスタQRと前記ｎ行に配置
されたセンスアンプのコモンソースのレベルを低
電位に導くトランジスタRSで構成されており、
φWはワード線選択信号φRはダミーワード線選択
信号、φSはセンスアンプ活性化信号を示す。
１図は、ｎ行に配置されたセンスアンプS.Aと前
記センスアンプに接続されるｎ組のデイジツト線
Di、（ｉ＝０、〜ｎ−１）と前記ｎ本のデイ
ジツト線Di（ｉ＝０〜ｎ−１）に接続され、各々
１コで代表されるメモリセルCSと前記メモリセル
の信号伝達を制御するトランジスタQWと前記ｎ
本のデイジツト線（ｉ＝０〜ｎ−１）に接続
されるダミーセルCRと前記ダミーセルの信号伝
達を制御するトランジスタQRと前記ｎ行に配置
されたセンスアンプのコモンソースのレベルを低
電位に導くトランジスタRSで構成されており、
φWはワード線選択信号φRはダミーワード線選択
信号、φSはセンスアンプ活性化信号を示す。
第１図のメモリ回路において、デイジツト線
DO、に注目したときの前記ノイズの説明を
行なう。デイジツト線間容量結合によるノイズは
注目デイジツト線DO、と他のデイジツト線
Dj、（ｊ＝１〜ｎ−１）との間の容量CDj、
CDj（ｊ＝１〜ｎ−１）に依存する。前記容量結
合CDj、CDj（ｊ＝１〜ｎ−１）の大きさは、デ
イジツト線間距離の逆数の２乗に比例するため、
デイジツト線配列ピツチが小さくなると前記容量
結合は急激に大きくなる。又ワード線経由のノイ
ズは主としてワード線とデイジツト線の間にある
トランジスタQW、QRのゲートソース間容量CW
ｉ、CRｉ（ｉ＝０〜ｎ−１）により、デイジツト
線のレベル変動がワード線に伝わり、さらに注目
デイジツト線にノイズとして伝わる。ワード線経
由のノイズはセルビツト数が増えると増加する。
センスアンプのコモンソース経由のノイズは、セ
ル信号が“１”（ハイレベル）か“０”（ロウレベ
ル）かにより、センスアンプが動作を開始するコ
モンソースレベルが異なり、同時に再生されるセ
ル信号の状態（“１”が多いか“０”が多いか）
によりコモンソースレベルの落ち方が異なりセン
スアンプ感度が変化する。コモンソース経由のノ
イズ量はセンスアンプ数に比例すると近似でき
る。
DO、に注目したときの前記ノイズの説明を
行なう。デイジツト線間容量結合によるノイズは
注目デイジツト線DO、と他のデイジツト線
Dj、（ｊ＝１〜ｎ−１）との間の容量CDj、
CDj（ｊ＝１〜ｎ−１）に依存する。前記容量結
合CDj、CDj（ｊ＝１〜ｎ−１）の大きさは、デ
イジツト線間距離の逆数の２乗に比例するため、
デイジツト線配列ピツチが小さくなると前記容量
結合は急激に大きくなる。又ワード線経由のノイ
ズは主としてワード線とデイジツト線の間にある
トランジスタQW、QRのゲートソース間容量CW
ｉ、CRｉ（ｉ＝０〜ｎ−１）により、デイジツト
線のレベル変動がワード線に伝わり、さらに注目
デイジツト線にノイズとして伝わる。ワード線経
由のノイズはセルビツト数が増えると増加する。
センスアンプのコモンソース経由のノイズは、セ
ル信号が“１”（ハイレベル）か“０”（ロウレベ
ル）かにより、センスアンプが動作を開始するコ
モンソースレベルが異なり、同時に再生されるセ
ル信号の状態（“１”が多いか“０”が多いか）
によりコモンソースレベルの落ち方が異なりセン
スアンプ感度が変化する。コモンソース経由のノ
イズ量はセンスアンプ数に比例すると近似でき
る。
第１図のメモリ回路において注目デイジツト線
DOに接続されたメモリセルの信号が“１”で、
注目デイジツト線が高電位デイジツト線となり、
他のデイジツト線Dj（ｊ＝１〜ｎ−１）に接続さ
れたメモリセルの信号が“０”で他のデイジツト
線Dj（ｊ＝１〜ｎ−１）が低電位デイジツト線に
なる場合を考える。センスアンプ活性化信号φSに
よりセンスアンプが動作を開始し、前記注目外デ
イジツト線Dj（ｊ＝１〜ｎ−１）のレベルが低下
すると前記デイジツト線間容量結合CDｊ、D
（ｊ＝１〜ｎ−１）及び前記ゲートソース間容量
CWｉ、CRｉにより、注目デイジツト線DOのレベ
ルが落され注目デイジツト線のつながるセンスア
ンプの感度が低下する。又メモリセル信号“１”
は注目デイジツト線だけであり、注目デイジツト
線のつながるセンスアンプのコモンソースのレベ
ル低下が速くなるため、注目デイジツト線のつな
がるセンスアンプの感度がさらに低下する。
DOに接続されたメモリセルの信号が“１”で、
注目デイジツト線が高電位デイジツト線となり、
他のデイジツト線Dj（ｊ＝１〜ｎ−１）に接続さ
れたメモリセルの信号が“０”で他のデイジツト
線Dj（ｊ＝１〜ｎ−１）が低電位デイジツト線に
なる場合を考える。センスアンプ活性化信号φSに
よりセンスアンプが動作を開始し、前記注目外デ
イジツト線Dj（ｊ＝１〜ｎ−１）のレベルが低下
すると前記デイジツト線間容量結合CDｊ、D
（ｊ＝１〜ｎ−１）及び前記ゲートソース間容量
CWｉ、CRｉにより、注目デイジツト線DOのレベ
ルが落され注目デイジツト線のつながるセンスア
ンプの感度が低下する。又メモリセル信号“１”
は注目デイジツト線だけであり、注目デイジツト
線のつながるセンスアンプのコモンソースのレベ
ル低下が速くなるため、注目デイジツト線のつな
がるセンスアンプの感度がさらに低下する。
本発明の実施例を第２図に示す。
第２図はｎ行に配置されたセンスアンプS.Aと
前記センスアンプに接続されるｎ組のデイジツト
線Di、（ｉ＝０〜ｎ−１）と前記ｎ本のデイ
ジツト線Di（ｉ＝０〜ｎ−１）に接続され、各々
１ケで代表されるメモリセルCSと前記メモリセル
の信号伝達を制御するトランジスタQW1、QW2と
前記ｎ本のデイジツト線（ｉ＝０〜ｎ−１）
に接続されるダミーセルCRと前記ダミーセルの
信号伝達を制御するトランジスタQR1、QR2と前
記センスアンプのコモンソースを１つおきに接続
し、各コモンソースを低電位に導くトランジスタ
QS1、QS2で構成されており、φW1、φW2はワード
線選択信号、φR1、φR2はダミーワード線選択信
号、φS1、φS2はセンスアンプ活性化信号を示す。
本実施例では１リフレツシユサイクルにはφW1、
φR1、φS1又はφW2、φR2、φS2が活性化され、１つ
おきのセンスアンプだけが同時に活性化されるの
で従来方法に比べ、デイジツト線間容量は1/4、
同時に動作するセンスアンプ数は1/2となるため、
デイジツト線間ノイズワード線経由ノイズ、コモ
ンソース経由ノイズをそれぞれ1/4、1/2、1/3に
減少でき、センスアンプ感度を向上させることが
可能である。
前記センスアンプに接続されるｎ組のデイジツト
線Di、（ｉ＝０〜ｎ−１）と前記ｎ本のデイ
ジツト線Di（ｉ＝０〜ｎ−１）に接続され、各々
１ケで代表されるメモリセルCSと前記メモリセル
の信号伝達を制御するトランジスタQW1、QW2と
前記ｎ本のデイジツト線（ｉ＝０〜ｎ−１）
に接続されるダミーセルCRと前記ダミーセルの
信号伝達を制御するトランジスタQR1、QR2と前
記センスアンプのコモンソースを１つおきに接続
し、各コモンソースを低電位に導くトランジスタ
QS1、QS2で構成されており、φW1、φW2はワード
線選択信号、φR1、φR2はダミーワード線選択信
号、φS1、φS2はセンスアンプ活性化信号を示す。
本実施例では１リフレツシユサイクルにはφW1、
φR1、φS1又はφW2、φR2、φS2が活性化され、１つ
おきのセンスアンプだけが同時に活性化されるの
で従来方法に比べ、デイジツト線間容量は1/4、
同時に動作するセンスアンプ数は1/2となるため、
デイジツト線間ノイズワード線経由ノイズ、コモ
ンソース経由ノイズをそれぞれ1/4、1/2、1/3に
減少でき、センスアンプ感度を向上させることが
可能である。
第１図は従来のメモリ回路の一例を示す図であ
り、第２図は本発明の実施例を示す図である。図
中φS、φS1、φS2はセンスアンプ活性化信号、φW、
φW1、φW2はワード線選択信号、φR、φR1、φR2は
ダミーワード線選択信号、Di、（ｉ＝０〜ｎ
−１）はデイジツト線、SAはセンスアンプ、CS
はメモリセル、CRはダミーセル、QS、QS1、QS2
はセンスアンプコモンソースを低電位に導くトラ
ンジスタQW、QW1、QW2はメモリセルの信号伝達
を制御するトランジスタ、QR、QR1、QR2はダミ
ーセルの信号伝達を制御するトランジスタCDｊ、
CDｊ（ｊ＝１〜ｎ−１）はデイジツト線間容量、
CWｉ（ｉ＝０〜ｎ−１）はQW、QW1、QW2のゲー
ト−ソース間容量、CRｉ（ｉ＝０〜ｎ−１）は
QR、QR1、QR2のゲート−ソース間容量を示す。
り、第２図は本発明の実施例を示す図である。図
中φS、φS1、φS2はセンスアンプ活性化信号、φW、
φW1、φW2はワード線選択信号、φR、φR1、φR2は
ダミーワード線選択信号、Di、（ｉ＝０〜ｎ
−１）はデイジツト線、SAはセンスアンプ、CS
はメモリセル、CRはダミーセル、QS、QS1、QS2
はセンスアンプコモンソースを低電位に導くトラ
ンジスタQW、QW1、QW2はメモリセルの信号伝達
を制御するトランジスタ、QR、QR1、QR2はダミ
ーセルの信号伝達を制御するトランジスタCDｊ、
CDｊ（ｊ＝１〜ｎ−１）はデイジツト線間容量、
CWｉ（ｉ＝０〜ｎ−１）はQW、QW1、QW2のゲー
ト−ソース間容量、CRｉ（ｉ＝０〜ｎ−１）は
QR、QR1、QR2のゲート−ソース間容量を示す。
Claims (1)
- １ デイジツト線間に寄生容量が存在するメモリ
回路において、物理的に互いに隣り合つて配置さ
れたデイジツト線の各々に属するメモリセルは互
いに異なるワード線に接続されるとともに異なる
タイミングで選択されるようにし、かつ物理的に
互いに隣り合つて配置されたセンスアンプの各々
を異なるタイミング活性化するようにしたことを
特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016072A JPS57130287A (en) | 1981-02-05 | 1981-02-05 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016072A JPS57130287A (en) | 1981-02-05 | 1981-02-05 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130287A JPS57130287A (en) | 1982-08-12 |
| JPH0157434B2 true JPH0157434B2 (ja) | 1989-12-05 |
Family
ID=11906358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56016072A Granted JPS57130287A (en) | 1981-02-05 | 1981-02-05 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57130287A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111828B2 (ja) * | 1986-09-08 | 1995-11-29 | 沖電気工業株式会社 | 半導体メモリ回路 |
| JPH01130392A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | ダイナミック型ランダムアクセスメモリ装置 |
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JP2761644B2 (ja) * | 1989-03-16 | 1998-06-04 | 三菱電機株式会社 | 半導体記憶装置 |
| US6067263A (en) * | 1999-04-07 | 2000-05-23 | Stmicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
-
1981
- 1981-02-05 JP JP56016072A patent/JPS57130287A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57130287A (en) | 1982-08-12 |
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