JPH07111828B2 - 半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型MOSトランジスタ（以下、CMOSとい
う）で構成される半導体メモリ回路、特に大容量のダイ
ナミック型メモリ回路等におけるセンスアンプ（感知増
幅回路）構造に関するものである。

（従来の技術） 従来、このような分野の技術としては、1985 ダイジェ
スト オブ テクニカル ペーパーズ（1985 DIGEST OF
TECHNICAL PAPERS）、（1985-2-15）、アイ イー イ
ー イー インターナショナル ソリッド・スティト
サーキット コンファレンス（IEEE International Sol
id-State Circuits Conference）（米）、ア １メガビ
ット シーモス ディラム ウイズ ファーストページ
アンド スタティック コラム モーディス（A 1Mb
CMOS DRAM with Fast Page and Static Column Modes）
P.252,253に記載されるものがあった。この種のCMOS型
ダイナミックメモリ回路のセンス方式は、１対のビット
線に接続されたＮチャネルMOSトランジスタ（以下、NMO
Sという）及びＰチャネルMOSトランジスタ（以下、PMOS
という）で構成された各々のセンスアンプを独立に動作
させることにより、リフレッシュのための再書込みと感
知増幅を行うものである。以下、その構成を図を用いて
説明する。

第２図は従来のダイナミック型半導体メモリ回路の回路
図である。特にこの図では、CMOSで構成されるＮ行Ｋ列
のダイナミックメモリ回路におけるセンス・増幅方式の
回路が示されている。

このメモリ回路は、互いに相補関係にあるＮ対のビット
線1-1A,1-1B〜1-NA,1-NBと、これにほぼ直交するＫ対の
ワード線（図ではそのうちの１本2-1のみが示されてい
る）とを有し、それらビット線1-1A,1-1B〜1-NA,1-NB及
びワード線2-1の交点には、NMOSからなる１トランジス
タ型のメモリセル3-1〜3-nが接続されている。各対のビ
ット線1-1A,1-1B〜1-NA,1-NBの一端にはそれぞれＮチャ
ネル型のセンスアンプ4-1〜4-Nが、他端にはそれぞれＰ
チャネル型のセンスアンプ5-1〜5-Nが接続されている。
各Ｎチャネル型センスアンプ4-1〜4-Nの複数組のノード
（共通接続点）、例えば第２図において２組のノード6-
1,6-Hにはそれぞれ２個のＮチャネル型センスアンプ駆
動回路8-1,8-Hが接続されると共に、各Ｐチャネル型セ
ンスアンプ5-1〜5-Nの複数組のノード、例えば２組のノ
ード7-1,7-Hにはそれぞれ２個のＰチャネル型センスア
ンプ駆動回路9-1,9-Hが接続されている。各Ｎチャネル
型センスアンプ駆動回路8-1,8-Hはそれぞれクロック信
号φ１で動作する回路であり、それらの回路は電位線10
を通して接地電位VSSに接続されている。同様に各Ｐチ
ャネル型センスアンプ駆動回路9-1,9-Hはそれぞれクロ
ック信号φ２で動作する回路であり、それらの回路は電
位線11を通して電源電位VCCに接続されている。

ここで、各メモリセル3-1〜3-N、センスアンプ4-1〜4-
N,5-1〜5-N、及びセンスアンプ駆動回路8-1,8-H,9-1,9-
Hは、それぞれ同一の回路で構成されている。Ｎ個のセ
ンス系のうちの第１行目のセンス系を例にとれば、メモ
リセル3-1は、ゲートがワード線2-1にドレインがビット
線1-1Aに接続されたNMOS3aと、そのソースとセルプレー
ト電位Vcpの間に挿入された容量3bとで構成されてい
る。Ｎチャネル型センスアンプ4-1は各ビット線1-1A,1-
1Bに直列接続され互いにたすき接続された２個のNMOS4
a,4bで構成され、同じくＰチャネル型センスアンプ5-1
は各ビット線1-1A,1-1Bに直列接続され互いにたすき接
続された２個のPMOS5a,5bで構成されている。

次に、第３図の動作波形図を参照しつつ第２図の動作を
説明する。

先ず、時刻t0時にワード線2-1を接地電位VSSから電位
（VCC＋Vt＋α）に立上げる。ここでVtはNMOS3aの閾値
電位、αはそのNMOS3aをオン状態にするための電位であ
る。ワード線2-1が立上ると、メモリセル3-1のNMOS3aが
オンし、ビット線1-1Aの容量とメモリセル容量3bとの電
荷の再分配が行われる。時刻t1時にクロック信号φ１で
Ｎチャネル型センスアンプ駆動回路8-1を活性化させる
と、センスアンプ4-1が動作し、ビット線1-1A,1-1Bの電
位差が増幅される。ビット線1-1A,1-1Bは、理想的動作
として時刻t1後、初期電位1/2・VCCから論理“0"側、例
えば一方のビット線1-1A側が接地電位VSSへ降下する
が、他方のビット線1-1Bはもとの初期電位1/2・VCCを保
持する。時刻t2時にクロック信号φ２でＰチャネル型セ
ンスアンプ駆動回路9-1を活性化させると、センスアン
プ5-1により、初期電位1/2・VCCのまま保持されていた
他方のビット線1-1B側がVCCレベルに増幅される。

以上の一連の動作により、各メモリセル3-1〜3-Nに対し
て“0"感知→“0"増幅→“1"増幅のシーケンスを完了
し、正常なメモリ動作を行う。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリ回路で大容量メ
モリを構成すると、センスアンプ4-1〜4-N,5-1〜5-Nに
より論理“0"の感知、増幅を行う場合、全ビット線1-1
A,1-1B〜1-NA,1-NBの半分に充電された電荷をＮチャネ
ル型センスアンプ駆動回路8-1,8-H及び電位線10を通し
て接地側へ放電するが、電位線10自身のインピーダン
ス、及びＮチャネル型センスアンプ駆動回路8-1,8-Hの
インピーダンスにより、ノード6-1,6-Hの放電に時間が
かかり、高速なセンス動作ができないという問題点があ
った。さらに、放電後のレベル回復のため駆動するＰチ
ャネル型センスアンプ駆動回路9-1,9-Hも、全ビット線1
-1A,1-1B〜1-NA,1-NBの半分は1/2・VCCレベルよりVCCレ
ベルに再書込みすることが必要であるが、それを電位線
11から一時に充電するため、電源電位VCC自身のインピ
ーダンス、及びＰチャネル型センスアンプ駆動回路9-1,
9-Hのインピーダンスにより、ノード7-1,7-Hの充電に時
間がかかり、高速なリストア動作（再書込み動作）がで
きないという問題点があった。

また、電位線10,11に生じるノイズ及び電位変動による
センスアンプ4-1〜4-N,5-1〜5-Nの誤動作等といった問
題点もあった。

本発明は前記従来技術が持っていた問題点として、Ｎチ
ャネル型センスアンプ及びＰチャネル型センスアンプの
駆動時に電位線及びセンスアンプ駆動回路自身のインピ
ーダンスにより、放電及び充電に時間がかかり、高速の
センス動作及びリストア動作の障害になる点、さらにセ
ンスアンプの誤動作等といった点について解決した半導
体メモリ回路を提供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、半導体メモリ
回路において、１対のビット線と、前記１対のビット線
のいずれか一方に接続されたメモリセルと、前記１対の
ビット線に接続され、活性化されたときに該１対のビッ
ト線のうち比較的低い電位を有するビット線を第１電位
にするよう動作する第１のセンスアンプと、前記１対の
ビット線に接続され、活性化されたときに該１対のビッ
ト線のうち比較的高い電位を有するビット線を第２電位
にするよう動作する第２のセンスアンプとから構成され
るメモリブロックを有している。

さらに、前記メモリブロックを所定数有する第１のメモ
リユニットと、前記第１のメモリユニットとは異なるメ
モリブロックを所定数有する第２のメモリユニットと、
前記第１電位に設定された第１の電位線と、前記第２電
位に設定された第２の電位線と、前記第１のメモリユニ
ット内の所定数のメモリブロックの前記第１のセンスア
ンプ各々を接続するセンスアンプ活性化用接続線の略中
央に位置する第１のノードと、前記第２のメモリユニッ
ト内の所定数のメモリブロックの前記第１のセンスアン
プ各々を接続するセンスアンプ活性化用接続線の略中央
に位置する第２のノードと、前記第１のメモリユニット
内の所定数のメモリブロックの前記第２のセンスアンプ
各々を接続するセンスアンプ活性化用接続線の略中央に
位置する第３のノードと、前記第２のメモリユニット内
の所定数のメモリブロックの前記第２のセンスアンプ各
々を接続するセンスアンプ活性化用接続線の略中央に位
置する第４のノードと、前記第１の電位線と前記第１の
ノードの間に接続され、前記第１のメモリユニットの前
記第１のセンスアンプを活性化するために、第１の制御
信号の電位レベルの移行に応答して、前記第１のノード
を前記第１電位へ移行する第１のセンスアンプ駆動回路
と、前記第１の電位線と前記第２のノードの間に接続さ
れ、前記第２のメモリユニットの前記第１のセンスアン
プを活性化するために、前記第１の制御信号とは異なる
タイミングで電位レベルが移行する第２の制御信号の電
位レベルの移行に応答して、前記第２のノードを前記第
１電位へ移行する第２のセンスアンプ駆動回路と、前記
第２の電位線と前記第３のノードの間に接続され、前記
第１のメモリユニットの前記第２のセンスアンプを活性
化するために、前記第２の制御信号の電位レベルの移行
に応答して、前記第３のノードを前記第２電位に移行す
る第３のセンスアンプ駆動回路と、前記第２の電位線と
前記第４のノードの間に接続され、前記第２のメモリユ
ニットの前記第２のセンスアンプを活性化するために、
前記第１の制御信号の電位レベルの移行に応答して、前
記第４のノードを前記第２電位に移行する第４のセンス
アンプ駆動回路とを、有している。

（作用） 本発明によれば、以上のように半導体メモリ回路を構成
したので、第１及び第２のメモリユニットにおけるセン
ス動作を行う場合、第１の制御信号に応答して、第１及
び第４のセンスアンプ駆動回路により、第１及び第４の
ノードをそれぞれ第１電位及び第２電位に移行し、第１
のメモリユニットの第１のセンスアンプ及び第２のメモ
リユニットの第２のセンスアンプを活性化する。これに
より、第１及び第２のメモリユニットに対し、他方のメ
モリユニットが活性化していないセンスアンプを用いて
同じタイミングでセンス動作が行える。さらに、リスト
ア動作を行う場合、第２の制御信号に応答して、第２及
び第３のセンスアンプ駆動回路により、第２及び第３の
ノードをそれぞれ第１電位及び第２電位へ移行し、第２
のメモリユニットの第１のセンスアンプ及び第１のメモ
リユニットの第２のセンスアンプを活性化する。これに
より、第１及び第２のメモリユニットに対し、他方のメ
モリユニットが活性化していないセンスアンプを用いて
同じタイミングでリストア動作が行える。また、第１〜
第４のセンスアンプ駆動回路を２つの制御信号によって
動作制御することにより、センス動作とリストア動作を
任意のタイミングで行える。これにより、各メモリユニ
ット内のメモリブロック各々は第１及び第２のセンスア
ンプが同じタイミングで活性化することがない。

また、本発明では、第１〜第４のノード各々が第１ある
いは第２のセンスアンプを接続するセンスアンプ活性化
用接続線の略中央に位置している。例えば、第１のメモ
リユニット内の両端に位置するメモリブロックにおい
て、その一端側のメモリブロック内のセンスアンプから
第１のノードまでの接続線の長さと、その他端側のメモ
リブロック内のセンスアンプから該第１のノードまでの
接続線の長さとが、略等しい。そのため、第１のセンス
アンプ駆動回路によって第１のノードを第１電位へ移行
する場合、その第１電位が、前記一端側のセンスアンプ
へ伝わる時間と前記他端側のセンスアンプへ伝わる時間
とが略等しくなる。これにより、接続線のインピーダン
スの影響（即ち、インピーダンスによる信号伝達の遅延
の影響）が小さくなり、センス動作及びリストア動作の
より高速化が可能になる。

（実施例） 第１図は本発明の一実施例を示すダイナミック型半導体
メモリ回路の回路図である。この図では従来と同様に、
CMOSで構成されるＮ行Ｋ列のダイナミックメモリ回路に
おけるセンス・増幅方式の回路が示されている。

このメモリ回路は、互いに相補関係にあるＮ対のビット
線21-1A,21-1B…21-MA,21-MB…21-NA,21-NBと、これに
ほぼ直交するＫ対のワード線（図ではそのうちの１本22
-1のみが示されている。）とを有し、それらビット線21
-1A,21-1B〜21-NA,21-NB及びワード線22-1の交点にはNM
OSからなるＮ個の１トランジスタ型メモリセル23-1…23
-M,23-（Ｍ＋１）…23-Nが接続されている。Ｍ対のビッ
ト線21-1A,21-1B〜21−MA,21-MBの一端にはそれぞれＭ
個のＮチャネル型センスアンプ24-1〜24-Mの入力側が、
（Ｎ−Ｍ）対のビット線21-（Ｍ＋１）A,21-（Ｍ＋１）
Ｂ〜21-NA,21-NBの一端にはそれぞれ（Ｎ−Ｍ）個のＮ
チャネル型センスアンプ24-（Ｍ＋１）〜24-Nの入力側
がそれぞれ接続されている。同様にＭ対のビット線21-1
A,21-1B〜21-MA,21-MBの他端にはそれぞれＭ個のＰチャ
ネル型センスアンプ25-1〜25-Mが、（Ｎ−Ｍ）対のビッ
ト21-（Ｍ＋１）A,21-（Ｍ＋１）Ｂ〜21-NA,21-NBの他
端にはそれぞれ（Ｎ−Ｍ）個のＰチャネル型センスアン
プ25-（Ｍ＋１）〜25-Nがそれぞれ接続されている。

第１図では、例えば、第１行目のビット線21-1A,21-1B
対のメモリセル23-1及びセンスアンプ24-1,25-1によっ
て１つのメモリブロックが構成され、そのメモリブロッ
クが各ビット線対毎に設けられている。複数のメモリブ
ロックのうち、所定数のメモリブロックをまとめて複数
のメモリユニットが構成されている。

メモリユニット内のＭ個のＮチャネル型センスアンプ24
-1〜24-Mの出力側は、センスアンプ活性化用接続線の略
中央に位置するノード26-1を介してＮチャネル型センス
アンプ駆動回路28-1に接続されている。同様に、メモリ
ユニット内の（Ｎ−Ｍ）個のＮチャネル型センスアンプ
24-（Ｍ＋１）〜24-Nの出力側は、センスアンプ活性化
用接続線の略中央に位置するノード26-2を介してＮチャ
ネル型センスアンプ駆動回路28-2に、メモリユニット内
のＭ個のＰチャネル型センスアンプ25-1〜25-Mの出力側
は、センスアンプ活性化用接続線の略中央に位置するノ
ード27-1を介してＰチャネル型センスアンプ駆動回路29
-1に、メモリユニット内の（Ｎ−Ｍ）個のＰチャネル型
センスアンプ25-（Ｍ＋１）〜25-Nの出力側は、センス
アンプ活性化用接続線の略中央に位置するノード27-2を
介してＰチャネル型センスアンプ駆動回路29-2に、それ
ぞれ接続されている。センスアンプ駆動回路28-1と29-2
は、図示しないタイミング制御信号発生回路から出力さ
れる制御信号（例えば、クロック信号φ１とその反転ク
ロック信号１）でそれぞれ起動され、センスアンプ駆
動回路28-2と29-1は、前記タイミング制御信号発生回路
から出力される他の制御信号（例えば、クロック信号φ
２とその反転クロック信号２）でそれぞれ起動される
回路であり、そのうちセンスアンプ駆動回路28-1,28-2
が電位線30を通して接地電位VSSに、センスアンプ駆動
回路29-1,29-2が電位線31を通して電源電位VCCにそれぞ
れ接続されている。

ここで、各メモリセル23-1〜23-N、センスアンプ24-1〜
24-N,25-1〜25-N、及びセンスアンプ駆動回路28-1,28-
2,29-1,29-2は、それぞれ同一の回路で構成されてい
る。Ｎ群のビット線対のうちの第１行目のメモリブロッ
クを例にとれば、メモリセル23-1は、ゲートがワード線
22-1にドレインがビット線21-1Aに接続されたNMOS23-1a
と、そのソースとセルプレート電位Vcpの間に挿入され
た容量23-1bとで構成されている。同様に、他のメモリ
ブロックのメモリセル23-（Ｍ＋１）もNMOS23-（Ｍ＋
１）ａ及び容量23-（Ｍ＋１）ｂで構成されている。Ｎ
チャネル型センスアンプ24-1は各ビット線21-1A,21-1B
に直列接続され互いにたすき接続された２個のNMOS24a,
24bで構成され、同じくＰチャネル型センスアンプ25-1
は各ビット線21-1A,21-1Bに直列接続され互いにたすき
接続された２個のPMOS25a,25bで構成されている。

次に、第４図の動作波形図を参照しつつ第１図の動作を
説明する。

先ず、時刻t0時においてＫ本のワード線の一本22-1を論
理“0"から“1"（＝VCC＋Vt＋α）へ立上げることによ
り選択する。Ｎ対のビット線21-1A,21-1B〜21-NA,21-NB
の一方のビット線、例えば21-1A〜21-NAにはメモリセル
容量23-1b…に蓄えられた情報に応じて電位の変動が生
じる。すなわち、ビット線初期電位を1/2・VCC、メモリ
セル容量23-1bの容量値Csの“1"の電位をVCC、“0"の電
位をVSS、ビット線容量値をCbとすれば、“1"及び“0"
のビット線電位変動分ΔＶは共に等しく、 となる。このΔＶの変動分をセンスアンプ24-1〜24-N,2
5-1〜25-Nで読み取る。

今、メモリセル情報として容量23-1bに論理“0"、容量2
3-（Ｍ＋１）ｂに論理“1"が蓄えられていたとすると、
ビット線21-1Aには1/2・VCCよりΔＶ分の電位降下が起
り、ビット線21-（Ｍ＋１）Ａには1/2・VCCよりΔＶ分
の電位上昇が起る。

時刻t1でクロック信号φ1,１がセンスアンプ駆動回路
28-1,29-2を起動するように働くとすると、一方のビッ
ト線21-1AではΔＶの電位降下があり、他方のビット線2
1-1Bは1/2・VCCであるので、理想的に感知動作が行われ
ると、一方のビット線21-1Aが接地電位VSSへ、他方のビ
ット線21-1Bが1/2・VCCのまま放置される。また、ビッ
ト線21-（Ｍ＋１）ＡではΔＶの電位上昇があり、もう
一方のビット線21-（Ｍ＋１）Ｂは1/2・VCCである。こ
のビット線対ではＰチャネル型センスアンプ駆動回路29
-2が活性化されるので、一方のビット線21-（Ｍ＋１）
ＡはVCCへ、他方のビット線21-（Ｍ＋１）Ｂは1/2・VCC
のまま放置される。

時刻t2でクロック信号φ2,２がセンスアンプ駆動回路
28-2,29-1を起動するように働くと、ビット線21-1Bは起
動前に1/2・VCCの電位であったが、起動によりVCCレベ
ルとなり、同様にビット線21-（Ｍ＋１）Ｂは起動前に1
/2・VCCであったのが、起動によりVSSレベルとなる。

以上の説明では、２対のビット線21-1A・21-1B,21-（Ｍ
＋１）Ａ・21-（Ｍ＋１）Ｂの例で説明したが、ビット
線21-1A・21-1Bの例では21-MA・21-MBまでのＭ対のビッ
ト線と同様に適用でき、21-（Ｍ＋１）Ａ・21-（Ｍ＋
１）Ｂの例では21-NA・21-NBまでの（Ｎ−Ｍ）対のビッ
ト線と同様に適用できる。さらに、メモリセル情報も容
量23-1bを論理“0"、容量23-（Ｍ＋１）ｂを論理“1"で
説明したが、容量23-1bが“1"、容量23-（Ｍ＋１）ｂが
“0"あれば、各々のビット線21-1Aを21-1Bに、21-（Ｍ
＋１）Ａを21-（Ｍ＋１）Ｂで上記と同様な動作が行わ
れる。

本実施例の基本動作をまとめれば、次のようになる。

メモリセル23-1〜23-Nを第１のメモリユニットの23-1〜
23-Mと第２のメモリユニットの23-（Ｍ＋１）〜23-Nと
に２分割し、その各々のセンス動作を一方は時刻t1時の
初期センス時にＮチャネル型センスアンプ24-1〜24-Mの
駆動を行い、もう一方はＰチャネル型センスアンプ25-
（Ｍ＋１）〜25−Ｎの駆動を行う。時刻t2時の後期セン
ス時には時刻t1でＮチャネル型センスアンプ24-1〜24-M
により駆動されたビット線対21-1A・21-1B〜21-MA・21-
MBに対してＰチャネル型センスアンプ25-1〜25-Mの駆動
を行うと共に、時刻t1でＰチャネル型センスアンプ25-
（Ｍ＋１）〜25-Nにより駆動されたビット線対21-（Ｍ
＋１）Ａ・21-（Ｍ＋１）Ｂ〜21-NA・21-NBに対してＮ
チャネル型センスアンプ24-（Ｍ＋１）〜24-Nの駆動を
行うようにしたものである。

そのため、次のような利点を有する。

時刻t1においてＮチャネル型センスアンプ24-1〜24-Mで
接地電位VSS側へ放電し、Ｐチャネル型センスアンプ25-
（Ｍ＋１）〜25-Nで電源電位VCCへ充電される時に移動
する全電荷量が、従来のように両方のセンスアンプを同
時に駆動させる場合に比べ、約半分で済む。同様に、時
刻t2におけるリストア時においても、従来のように両方
のセンスアンプを同時に駆動させる場合に比べ、電荷移
動量が約半分で済む。そのため、電位線30,31のインピ
ーダンスの影響及びノード26-1,26-2,27-1,27-2のイン
ピーダンスの影響により、センスアンプ動作及びリスト
ア動作が遅くなることを防止できる。さらに、電位線3
0,31に生じるノイズ及び電位変動によるセンスアンプ24
-1〜24-N,25-1〜25-Nの誤動作等も防止できる。そのた
め、特に大容量メモリ構成でのセンスアンプ構成に有効
である。

また、本実施例では、各ノード26-1,26-2,27-1,27-2が
センスアンプ24-1,…を接続するセンスアンプ活性化用
接続線の略中央に位置している。そのため、例えば、ノ
ード26-1において、センスアンプ駆動回路28-1の活性化
により、メモリユニット内の両端に位置するメモリブロ
ックのセンスアンプ24-1と24-Mに接地電位VSSが伝わる
時間は、略同じ時間で済む。これは、センスアンプ24-1
からノード26-1を接続するための接続線の長さと、セン
スアンプ24-Mからそのノード26-1を接続するための接続
線の長さとの差は、該ノード26-1が接続線の他の位置
（例えば、センスアンプ24-1に最も近い位置）にある場
合に比べて小さい。これにより、接続線のインピーダン
スの影響を、センスアンプ24-1と24-Mとで略同等で、最
も小さくできる（例えば、ノード26-1がセンスアンプ24
-1に最も近い位置にあると、接地電位VSSがセンスアン
プ24-Mに伝わるのに、接続線のインピーダンスの影響を
本実施例の構成より２倍受けることとなる）。よって、
接続線のインピーダンスの影響（即ち、インピーダンス
による信号伝達の遅延の影響）をより小さくすることが
できる。従って、各ノード26-1,…から各センスアンプ2
4-1,…への電位VSS,VCCの伝達時間が短くなり、センス
動作及びリストア動作のより高速化が可能になる。

なお、上記実施例において、メモリセル23-1〜23-N及び
センスアンプ24-1〜24-N,25-1〜25-Nを図示以外の回路
で構成する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、次のよう
な効果（ａ）〜（ｄ）がある。

（ａ）第１及び第２のメモリユニットにおけるセンス動
作を行うため、第１の制御信号に応答して、第１及び第
４のセンスアンプ駆動回路により、第１及び第４のノー
ドをそれぞれ第１電位及び第２電位に移行し、第１のメ
モリユニットの第１のセンスアンプ及び第２のメモリユ
ニットの第２のセンスアンプを活性化する。このため、
第１及び第２のメモリユニットに対し、他方のメモリユ
ニットが活性化していないセンスアンプを用いて同じタ
イミングでセンス動作を行うことができる。また、第１
のセンスアンプ駆動回路を活性化することで、第１の電
位線により第１電位に移行させるのは第１のノードとな
るので、移動する電荷量は第１のノードと第１の電位線
間の分で済み、電位線及びセンスアンプ駆動回路のイン
ピーダンスの影響を低減できる。同様に、第４のセンス
アンプ駆動回路を活性化することで、第２の電位線によ
り第２電位に移行されるのは第４のノードとなるので、
移動する電荷量は第４のノードと第２の電位線間の分で
済み、電位線及びセンスアンプ駆動回路のインピーダン
スの影響を低減できる。その上、第１及び第２の電位線
各々には第１及び第２のメモリユニットで同時に用いな
いので、センスアンプ駆動回路の動作に応じて電位線に
生じるノイズ、各センス動作で生じる各メモリブロック
からの電流、及びセンスアンプ駆動回路と電位線のイン
ピーダンスで起される各電位線への電位の変動を抑える
ことができ、誤ったセンス動作を行うことを防止するこ
とができる。よって、従来のように、一方の電位線と電
気的に接続されるべきセンスアンプ全てにより、同じタ
イミングでセンス動作を行わせる構成に比べて、センス
動作を確実かつ高速化することができる。

（ｂ）リストア動作を行うため、第２の制御信号に応答
して、第２及び第３のセンスアンプ駆動回路により、第
２及び第３のノードをそれぞれ第１電位及び第２電位へ
移行し、第２のメモリユニットの第１のセンスアンプ及
び第１のメモリユニットの第２のセンスアンプを活性化
する。このため、第１及び第２のメモリユニットに対
し、他方のメモリユニットが活性化していないセンスア
ンプを用いて同じタイミングでリストア動作を行うこと
ができる。この時、第２のセンスアンプ駆動回路を活性
化することで、第１の電位線により第１電位に移行する
のは第２のノードとなるので、移行する電荷量は第２の
ノードと第１の電位線間の分で済み、電位線及びセンス
アンプ駆動回路のインピーダンスの影響を低減できる。
同様に、第３のセンスアンプ駆動回路を活性化すること
で、第２の電位線により第２電位に移行するのは第３の
ノードとなるので、移動する電荷量は第３のノードと第
２の電位線間の分で済み、電位線及びセンスアンプ駆動
回路のインピーダンスの影響を低減できる。その上、セ
ンス動作時の電位線に生ずるノイズ及び電位線の電位の
変動分を低減した状態で、第１及び第２の電位線によ
り、各々第２及び第３のノードの電位を移行するので、
各電位線に生じるノイズ、及び各電位線の電位の変動を
低減することができる。よって、従来のように、一方の
電位線と接続されるべきセンスアンプ全てにより、同じ
タイミングでリストア動作を行わせる構成に比べて、リ
ストア動作を確実かつ高速化することができる。

（ｃ）本発明では、第１〜第４のセンスアンプ駆動回路
を２つの制御信号により動作制御することにより、セン
ス動作とリストア動作を任意のタイミングで行わせるこ
とが可能となる。よって、各メモリユニット内のメモリ
ブロック各々は第１及び第２のセンスアンプが同じタイ
ミングで活性化することがないので、第１及び第２のセ
ンスアンプが同じタイミングで活性化された時に生じる
貫通電流の発生を低減し、この貫通電流によるセンス動
作及びリストア動作の高速化が阻害されることなく、高
速動作を可能にする。

（ｄ）本発明では、第１〜第４のノード各々が第１ある
いは第２のセンスアンプを接続するセンスアンプ活性化
用接続線の略中央に位置している。そのため、各メモリ
ユニット内において、ノードからその両側に位置するセ
ンスアンプまでの接続線の長さが略等しくなり、そのノ
ード上の電位がそれらのセンスアンプへ伝達される時間
も略等しくなる。従って、接続線のインピーダンスの影
響（即ち、インピーダンスによる信号伝達の遅延の影
響）をより小さくすることができ、センス動作及びリス
トア動作のより高速化が可能になる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体メモリ回路の回路
図、第２図は従来の半導体メモリ回路の回路図、第３図
は第２図の動作波形図、第４図は第１図の動作波形図で
ある。 21-1A,21-1B〜21-NA,21-NB……ワード線、22-1……ビッ
ト線、23-1〜23-N……メモリセル、24-1〜24-N,25-1〜2
5-N……センスアンプ、26-1,26-2,27-1,27-2……ノー
ド、28-1,28-2,29-1,29-2……センスアンプ駆動回路、3
0,31……電位線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−107497（ＪＰ，Ａ) 特開 昭62−99985（ＪＰ，Ａ) 特開 昭62−12992（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】１対のビット線と、前記１対のビット線の
   いずれか一方に接続されたメモリセルと、前記１対のビ
   ット線に接続され、活性化されたときに該１対のビット
   線のうち比較的低い電位を有するビット線を第１電位に
   するよう動作する第１のセンスアンプと、前記１対のビ
   ット線に接続され、活性化されたときに該１対のビット
   線のうち比較的高い電位を有するビット線を第２電位に
   するよう動作する第２のセンスアンプとから構成される
   メモリブロックと、 前記メモリブロックを所定数有する第１のメモリユニッ
   トと、 前記第１のメモリユニットとは異なるメモリブロックを
   所定数有する第２のメモリユニットと、 前記第１電位に設定された第１の電位線と、 前記第２電位に設定された第２の電位線と、 前記第１のメモリユニット内の所定数のメモリブロック
   の前記第１のセンスアンプ各々を接続する接続線の略中
   央に位置する第１のノードと、 前記第２のメモリユニット内の所定数のメモリブロック
   の前記第１のセンスアンプ各々を接続する接続線の略中
   央に位置する第２のノードと、 前記第１のメモリユニット内の所定数のメモリブロック
   の前記第２のセンスアンプ各々を接続する接続線の略中
   央に位置する第３のノードと、 前記第２のメモリユニット内の所定数のメモリブロック
   の前記第２のセンスアンプ各々を接続する接続線の略中
   央に位置する第４のノードと、 前記第１の電位線と前記第１のノードの間に接続され、
   前記第１のメモリユニットの前記第１のセンスアンプを
   活性化するために、第１の制御信号の電位レベルの移行
   に応答して、前記第１のノードを前記第１電位へ移行す
   る第１のセンスアンプ駆動回路と、 前記第１の電位線と前記第２のノードの間に接続され、
   前記第２のメモリユニットの前記第１のセンスアンプを
   活性化するために、前記第１の制御信号とは異なるタイ
   ミングで電位レベルが移行する第２の制御信号の電位レ
   ベルの移行に応答して、前記第２のノードを前記第１電
   位へ移行する第２のセンスアンプ駆動回路と、 前記第２の電位線と前記第３のノードの間に接続され、
   前記第１のメモリユニットの前記第２のセンスアンプを
   活性化するために、前記第２の制御信号の電位レベルの
   移行に応答して、前記第３のノードを前記第２電位へ移
   行する第３のセンスアンプ駆動回路と、 前記第２の電位線と前記第４のノードの間に接続され、
   前記第２のメモリユニットの前記第２のセンスアンプを
   活性化するために、前記第１の制御信号の電位レベルの
   移行に応答して、前記第４のノードを前記第２電位へ移
   行する第４のセンスアンプ駆動回路とから構成されるこ
   とを特徴とする半導体メモリ回路。