JP2761644B2

JP2761644B2 - 半導体記憶装置

Info

Publication number: JP2761644B2
Application number: JP1066603A
Authority: JP
Inventors: 哲司星田; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-16
Filing date: 1989-03-16
Publication date: 1998-06-04
Anticipated expiration: 2013-06-04
Also published as: JPH02244485A; KR900015155A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はダイナミック型半導体記憶装置に関し、特
に、ツイストビット線構造を有するダイナミック・ラン
ダム・アクセス・メモリにおけるセンスアンプ駆動方式
の改良に関する。

［従来の技術］半導体記憶装置の１つとしてダイナミック型のランダ
ム・アクセス・メモリ（以下、単にDRAMと称す）が知ら
れている。第８図に従来から知られているDRAMの全体の
構成の一例を示す。

第８図を参照して、DRAMはメモリセル（第８図には示
さず）が複数個行列状に配列されたメモリセルアレイ１
を含む。メモリセルアレイ１の１個のメモリセル（×１
ビット構成の場合）を選択するために、外部から与えら
れるアドレスＡを受けて内部行アドレスRAおよび内部列
アドレスCAを発生するアドレスバッファ２と、アドレス
バッファ２からの内部行アドレスRAをデコードし、メモ
リセルアレイ１における対応の行を選択するＸデコーダ
３と、アドレスバッファ２からの内部列アドレスCAをデ
コードしてメモリセルアレイ１の１列を選択するための
Ｙデコーダ４とが設けられる。

選択されたメモリセルとDRAM外部との間でデータの授
受を行なうために、センスアンプ活性化信号発生器８か
らのセンスアンプ活性化信号φ０に応答して活性化され
て、Ｘデコーダ３により選択された１行のメモリセルの
データを検知し増幅するセンスアンプと、Ｙデコーダ４
からの信号に応答してメモリセルアレイ１のうちの１列
を選択してメモリ外部へ接続するI/Oゲートとが設けら
れる。第８図においてはセンスアンプとI/Oゲートが１
つのブロック７に含まれるように示される。

DRAMの動作タイミングを規定するため、外部から与え
られるロウアドレスストローブ信号▲▼を受け
て、内部信号を発生してアドレスバッファ２、Ｘデコー
ダ３およびセンスアンプ活性化信号発生器８へ与えるRA
Sバッファ５と、外部から与えられるコラムアドレスス
トローブ信号▲▼に応答して内部制御信号（列選
択動作を制御する信号）発生して、アドレスバッファ２
およびＹデコーダ４等へ与えるCASバッファ６とが設け
られる。

外部から与えられるアドレスＡは行アドレスと列アド
レスとが時分割多重してアドレスバッファ２へ与えられ
る。アドレスバッファ２はこの外部アドレスＡをRASバ
ッファ５およびCASバッファ６からのそれぞれの内部制
御信号に応答して行アドレスおよび列アドレスとして取
込んだ後内部行アドレスRAおよび内部列アドレスCAを発
生する。

第９図に第８図に示されるメモリセルアレイ１、セン
スアンプおよびI/Oゲートブロック７の具体的構成の一
例を示す。

第９図を参照して、メモリセルMCが行および列からな
るマトリックス状に配列される。メモリセルアレイ１の
列を規定するビット線は折返しビット線構造を有し、２
本のビット線が対をなして配設される。すなわちビット
線BL0,▲▼はメモリセルアレイの１列を規定し、
ビット線BL1,▲▼,BL2および▲▼,BLm,▲
▼がそれぞれメモリセルアレイの１列を規定す
る。

各ビット線BL0〜▲▼の各々と交差するように
メモリセルアレイ１の行を指定するワード線WL1,WL2,…
が設けられる。

各ビット線対BL0,▲▼，…,BLm,▲▼の
各々には、センスアンプ活性化信号φ０に応答して活性
化され、対応のビット線対の電位を検知し増幅するセン
スアンプ10−１〜10−ｎが設けられる。ここで、ｎ＝
（ｍ＋１）である。通常ビット線対の番号付は“0"から
始められることが多く、また構成要素の番号付は“1"か
ら番号付が行なわれるため、ビット線対とそのビット線
対に対応して設けられる構成要素の番号が異なってい
る。ビット線対の偶数および奇数はビット線付に付され
た番号により指定される。

ビット線対BL0,▲▼，…,BLm,▲▼の各
々には、各ビット線対の電位を所定の電位（通常、動作
電源電位Vccの1/2）にプリチャージしかつイコライズす
るプリチャージ／イコライズ回路15−１〜15−ｎが設け
られる。

さらに、Ｙデコーダ４からの列選択信号に応答してメ
モリセルアレイ１のうちの１列をデータ入出力バスI/O,
▲▼へ接続するために、列選択スイッチT0,T0′,
T1,T1′,T2,T2′，…,Tm,Tm′がそれぞれ各ビット線対
に対応して設けられる。

メモリセルMCはそれぞれ１本のワード線と１対のビッ
ト線との交点に１個配設するように設けられる。

さらに、ビット線対間には寄生容量C_Mが付随する。こ
の寄生容量C_MはDRAMの高集積化に伴なってビット線間ピ
ッチが狭くなるにつれて大きくなる。

次に簡単に動作についてデータ読出時を一例として説
明する。通常、DRAMのスタンバイ時には、ロウアドレス
ストローブ信号▲▼が“H"レベルにある。これに
応じて、プリチャージ／イコライズ回路15−１〜15−ｎ
は各々活性状態にあり、対応のビット線対の電位を所定
のプリチャージ電位Vpにプリチャージし保持している。
ロウアドレスストローブ信号▲▼が“L"レベルに
立下がるとメモリサイクルが始まる。これにより、アド
レスバッファ２は外部アドレスＡを取込み、内部行アド
レスRAとしてＸデコーダ３へ与える。Ｘデコーダ３は内
部行アドレスRAをデコードしメモリセルアレイ１の中の
１本のワード線（たとえばワード線WL1）を選択する。
これにより選択されたワード線（WL1）に接続されるメ
モリセルMCの記憶情報が対応のビット線上に伝達され
る。次いでセンスアンプ活性化信号発生器８からのセン
スアンプ活性化信号φ０により各センスアンプ10−１〜
10−ｎが活性化され、各ビット線対上の電位が検知し増
幅される。次いで、アドレスバッファ２がCASバッファ
６からの内部制御信号に応答して内部列アドレスCAを発
生しＹデコーダ４へ与える。Ｙデコーダ４はこの内部列
アドレスCAをデコードし、対応の列を選択する列選択信
号をトランスファゲートT0〜Tm′へ与える。これにより
１対の列選択スイッチがオン状態となり、選択されたビ
ット線対がデータ入出力バスI/O,▲▼へ接続され
る。

上述のような動作によりデータの読出が行なわれる
が、上述の動作においてセンスアンプ10−１〜10−ｎ
（以下、単にセンスアンプを参照番号10として代表的に
示す）は対応のビット線対上の微小な電位差を差動的に
増幅している。一方においてDRAMの高集積化が進むとビ
ット線間の寄生容量C_Mが大きくなり、隣接ビット線間の
読出電位が容量結合を介して互いに影響を及ぼし合う。
このためセンスアンプ10が正確に対応のビット線対の電
位差を増幅することができなくなるという問題が発生す
る。以下にこの間の事情について具体的に説明する。

第10A図ないし第10D図にセンスアンプ動作時における
各ビット線対の電位の変化を示す。ここで第10A図ない
し第10D図においてはビット線対BL0,▲▼および
ビット線対BL2,▲▼がビット線対BL1,▲▼
の基準電位に及ぼす影響を示している。以下、第10A図
ないし第10D図を参照してセンス動作時における隣接ビ
ット線対の容量結合によるビット線電位の変化について
説明する。

まず第10A図を参照して、ビット線BL0およびビット線
BL2に共に“L"レベルの電位が読出された場合の動作に
ついて説明する。まず時刻t0で選択ワード線（たとえば
第９図においてワード線WL1）の電位が立上がると、こ
の選択ワード線に接続されるメモリセルMCの有する情報
がビット線BL0,BL2に伝達される。このときビット線▲
▼，▲▼の電位は変動せず基準電位のまま
である。したがって、ビット線▲▼に隣接するビ
ット線BL1の電位は変化せずプリチャージ電位Vpのまま
である。一方、ビット線BL2に隣接するビット線▲
▼へはビット線BL2の電位変化ΔV1が容量結合により
伝達され、その基準電位がΔV1′だけ低下する。時刻t1
においてセンスアンプ10が活性化され、ビット線対のう
ち低電位側のビット線の電位の放電が始まる。これによ
り、ビット線BL2の電位変化ΔV2−１が容量結合により
ビット線▲▼へ伝達されてビット線▲▼の
基準電位（プリチャージ電位）がさらにΔV2′−１低下
する。時刻t2においてさらにセンスアンプが動作し、高
電位側のビット線が動作電源電位Vccレベルにまで充電
されると、ビット線▲▼，▲▼の電位が電
源電位Vccまで立上がる。これに応じて、ビット線BL1の
電位が容量結合を介して、ビット線BL0の電位変化ΔV3
−１によりΔV3′−１上昇する。

第10B図を参照してビット線BL0,BL2に、“H"レベルの
電位が読出された場合のビット線BL1,▲▼の基準
電位（プリチャージ電位）の変動について説明する。ま
ず時刻t0でワード線が選択され、選択ワード線電位が立
上がると、この選択ワード線に接続されるメモリセルの
データがビット線BL0,BL2上に伝達される。これにより
ビット線BL0,BL2の電位はΔV1だけ上昇する。このビッ
ト線BL2の電位上昇ΔV1により、容量結合を介してビッ
ト線▲▼の電位がΔV1′上昇する。時刻t1でセン
スアンプ10が活性化されると、低電位側のビット線電位
が接地電位にまで放電される。これにより、ビット線▲
▼の電位が0Vに下降し、この電位下降が容量結合
を介してビット線BL1に伝達され、ビット線BL1の電位が
ΔV2′−２だけ下降する。時刻t2においてさらにセンス
アンプの動作により、高電位側のビット数電位が電源電
位Vccレベルにまで上昇させられると、ビット数BL0,BL2
の電位はさらにΔV3−２だけ上昇する。このビット線BL
2の電位上昇ΔV3−２は容量結合を介してビット数▲
▼に伝送され、ビット線▲▼の基準電位がさ
らにΔV3′−２上昇する。

第10C図を参照して、ビット線BL0に“L"の電位が伝達
され、ビット線BL2に“H"レベルの電位が伝達される場
合について説明する。時刻t0において選択ワード線の電
位が立上がると、ビット線BL2の電位がΔV1上昇し、一
方ビット線BL0の電位がΔV1だけ下降する。このビット
線BL2の電位下降ΔV1は容量結合を介してビット線▲
▼へ伝達され、ビット線▲▼の基準電位がΔ
V1′だけ上昇する。時刻t1においてセンスアンプ10が活
性化されると、低電位側のビット線電位が放電される。
このとき、放電されるビット線はビット線BL0とビット
線▲▼であるため、ビット線BL1,▲▼への
容量結合による電位上昇は存在せず、ビット線BL1,▲
▼の基準電位は時刻t1のときの状態を保つ。時刻t2
において、さらにセンスアンプの動作により高電位側の
ビット線電位が充電されると、ビット線▲▼の電
位がΔV3−１上昇し、ビット線BL2の電位がΔV3−２上
昇する。この結果、ビット線BL1の基準電位はΔV3′−
１上昇し、一方、ビット線BL1の基準電位はΔV3′−２
上昇する。

第10D図を参照して、ビット線BL0に“H"、ビット線BL
2に“L"の電位が伝達される場合の動作について説明す
る。時刻t0で選択ワード線が活性化されると、ビット線
BL0,BL2に読出電位ΔV1が伝達される。この結果、ビッ
ト線▲▼の基準電位がΔV1′下降する。時刻t1で
センスアンプが活性化されると、ビット線▲▼,B
L2の電位が接地電位に放電される。ビット線BL2の電位
下降ΔV2−１が容量結合によりビット線▲▼へ伝
達され、ビット線▲▼の基準電位がさらにΔV2′
−１下降する。また、ビット線▲▼の電位下降Δ
V2−２が容量結合によりビット線BL1へ伝達され、ビッ
ト線BL1の基準電位がΔV2′−２下降する。時刻t2にお
いて、センスアンプの動作により高電位側のビット線BL
0,▲▼の電位が電源電位Vccレベルにまで上昇し
始める。この時刻t2からのビット線BL0,BL2の電位上昇
はビット線BL1,▲▼の電位に影響を及ぼさない。

上述のようなセンス動作時における容量結合によるビ
ット線電位の変化量はDRAMの集積度が増大し、ビット線
間のピッチが小さくなるにつれて大きくなる。

上述のように、半導体記憶装置DRAMの集積度が上がる
につれ、ビット線ピッチが小さくなり、寄生容量C^Mの容
量値も大きくなる。この場合、隣接ビット線からの結合
容量による電位変化は同相であれば、センス動作に悪影
響を及ぼすことは避けられるが、逆相にノイズが生じた
場合、正確なデータの読出を行なうことができなくなる
という問題が生じる。すなわち、センスアンプはビット
線対の電位差を差動的に増幅するため、このビット線対
に同相のノイズが乗った場合には、そのノイズを打消し
てビット線対電位を検出することができる。しかしなが
ら、第10A図および第10B図に示すように、逆相のノイズ
がビット線対に生じた場合、このノイズがビット線対の
電位差を小さくしたり、読出データを反転させ、正確な
データ読出を行なうことができなくなる場合が生じる。

上述のような高集積度のDRAMにおける容量結合ノイズ
による誤ったデータの読出動作を防止するために、第11
図に示すようにツイストビット線構造が提案されてい
る。第11図においては、第９図と対応する部分には同一
の参照番号が付されているが、中央部に交差部を有する
ビット線対が１対おきに配設されている。すなわち、第
11図においてビット線BL1,▲▼およびビット線対
BLm,▲▼は交差部を有しない非ツイストビット線
対であるが、ビット線対BL0,▲▼およびビット線
BL2,▲▼は中央部に交差部を有するツイストビッ
ト線構造となっている。この場合、たとえば、ビット線
BL1はビット線BL0,▲▼とそれぞれ結合容量C_M/2
を介して容量結合されるため、結合容量値が小さくなる
とともに、かつ隣接ビット線BL0,▲▼からの容量
結合を介したノイズは逆相となり、かつ一方ビット線BL
1からビット線BL0,▲▼へは同相のノイズが伝達
されることになり、これにより結合容量ノイズを低減す
ることが図られている。この第11図に示すツイストビッ
ト線構造のDRAMのセンス動作時の電位変化を示す図を第
12A図ないし第12D図に示す。

第12A図はビット線BL0およびビット線BL2に“L"レベ
ルの電位が伝達される場合のビット線BL1,▲▼の
基準電位の変化を示し、第12B図はビット線BL0,BL2に
“H"レベルの電位が伝達された場合のビット線BL1,▲
▼の基準電位の変化を示し、第12C図はビット線BL0
に“L"の電位が伝達され、ビット線BL2に“H"レベルの
電位が伝達される場合のビット線BL1,▲▼の基準
電位の変化を示し、第12D図はビット線BL0に“H"レベル
の電位が伝達され、ビット線BL2に“L"レベルの電位が
伝達された場合のビット線BL1,▲▼の基準電位の
変化を示す。

第12A図ないし第12D図に見られるように、隣接ビット
線対からの容量結合によるビット線電位の変化ΔV2′−
2,ΔV3″−２はすべて同相に生じており、かつその容量
結合変化量も非ツイストビット線構造の場合よりも小さ
くなっている。したがって、DRAMが高集積化され、ビッ
ト線ピッチが小さくなったとしても、上述のようなツイ
ストビット線構造を用いれば、容量結合によるノイズの
大きさを小さくすることができ、かつその容量結合ノイ
ズを各ビット線対において同相のノイズとすることがで
きるため、センス動作時における誤ったデータ検出を防
止することが可能となる。

［発明が解決しようとする課題］上述のように高集積化されたDRAMにおいて、ツイスト
ビット線構造を持つことにより、隣接ビット線対間の容
量結合によるビット線電位の変化量を低減することがで
きその容量結合ノイズも同相のノイズとすることができ
るため、誤ったデータの読出を防止することが可能とな
る。しかしながら、DRAMが高集積化され、かつ大容量化
されるにつれて、１本のワード線に接続されるメモリセ
ルの数が増大してくる。すなわち、たとえば1Mビットの
DRAMの場合、１本のワード線に1024個のメモリセルが接
続されることになる。１列に対して１個のセンスアンプ
が設けられているため、1MビットのDRAMの場合、センス
アンプは1024個必要とされることになる。この場合、10
24個のセンスアンプはすべて同時に動作することになる
ため、このビット線の電位はすべてセンスアンプを通し
て充放電することになる。この結果、センスアンプ動作
時にセンスアンプを介して流れるピーク電流が多くな
り、このピーク電流が基板電位へ流れ込んで基板電流
（インパクトイオン化等によるホール電流）が生じ、基
板電位が変動し、これによりDRAMの各回路の誤動作が生
じる場合がある。

すなわち、通常、基板電位は一定のバイアス電位がか
れられており、これにより半導体基板上に形成されたMO
SFET（絶縁ゲート型電界効果トランジスタ）のしきい値
電圧の安定化、寄生容量の低減（接合容量の低減）が図
られ、かつ配線と基板間による寄生FETの発生の防止が
図られており、これらにより各回路の動作の安定化が図
られている。しかしながら、上述のように数多くのセン
スアンプが同時に動作し、基板に大きなピーク電流が流
れると、動作電源電位が変動するのみならず、基板へ流
れ込むホール電流により基板電位が変動し、これにより
各回路の誤動作が生じて正確なデータの読出などが行な
えなくなるという問題が生じる。

メモリセルアレイをブロックに分割し、選択されたメ
モリセルを含むブロックのみを活性状態とし、そのブロ
ックに含まれるすなわち活性化されたブロックに含まれ
るセンスアンプのみを動作させることによりピーク電流
を低減することが従来から図られている。しかしながら
この場合においても１つのブロックに含まれるメモリセ
ルの数が多くなれば当然数多くのセンスアンプが同時に
動作することになるため、それだけ多くのピーク電流が
流れることになる。

それゆえ、この発明の目的は上述の従来の半導体記憶
装置の有する欠点を除去し、センス動作時におけるピー
ク電流を低減することができ、安定な動作を行なうこと
のできる半導体記憶装置を提供することである。

この発明の他の目的は、アクセス時間に悪影響を及ぼ
すことがなく少ないピーク電流でデータセンスを行なう
ことのできる半導体記憶装置を提供することである。

［課題を解決するための手段］この発明にかかる半導体記憶装置は、交差部を有する
ビット線からなる第１のグループのビット線対と、交差
部が０または１個以上有する第２のグループのビット線
対とが交互に配列された構成を有し、かつ第１のグルー
プのビート線対に設けられた第１のセンスアンプ群と第
２のグループのビット線対に設けられた第２のセンスア
ンプ群とを異なるタイミングで動作させるようにしたも
のである。

好ましくは、外部アドレスにより指定されたメモリセ
ルを含むビット線対が属するビット線グループに対して
設けられたセンスアンプ群が先に動作させられる。ま
た、好ましくは、各ビット線対に対して設けられるセン
スアンプはビット線対の一方側に２行に整列して配置さ
れる。各センスアンプの行は各センスアンプ群に対応す
る。またこれに代えて、好ましくはセンスアンプ群は、
各ビット線対の両側に交互に配置される。ビット線対の
一方側および他方側に配置されるセンスアンプはそれぞ
れ第１および第２のセンスアンプ群に対応する。

［作用］ビット線対が第１のグループと第２のグループとに分
割されかつ第１のグループに対して設けられた第１のセ
ンスアンプ群と第２のビット線対グループに設けられた
第２のセンスアンプ群とが異なるタイミングで活性化さ
れるために、読出電位に悪影響を及ぼすことなくセンス
動作時におけるピーク電流を低減することが可能とな
る。

また、外部アドレスにより指定されたメモリセルを含
むビット線グループに対応するセンスアンプ群を先に動
作させる場合、アクセス時間は従来と同様にすることが
でき、何ら悪影響を受けることはない。また、ビット線
対をビット線対の一方側に２行に整列して配置すること
により、ビット線対の行方向についてのピッチ条件を緩
和することができ、メモリセルアレイの高密度化時にお
いても余裕を持ってセンスアンプを配置することができ
る。また、センスアンプをビット線対の両側に交互に配
置する場合においても、センスアンプのピッチ条件は２
対のビット線にまで大きくすることができ、余裕をもっ
てセンスアンプを配置することができる。

［発明の実施例］第１図はこの発明の一実施例であるダイナミック型半
導体記憶装置の要部の構成を概略的に示す図であり、第
11図に示す構成と対応する部分には同一の参照番号が付
されている。第１図を参照して、ビット線対は交差部を
有する偶数ビット線対BL0,▲▼、BL2,▲▼
からなる第１のビット線対グループと、交差部を有しな
い非ツイストビット線構造の奇数ビット線対BL1,▲
▼、…、BLm,▲▼からなる第２のビット線対グ
ループとを含む。第１のビート線対グループに属するビ
ット線対と第２のビット線対グループに属するビット線
対とは交互に配設されている。

第１のビット線対グループに属するビット線対に対し
てはセンスアンプ活性化信号φ_Ｂに応答して活性化され
るセンスアンプ10−１、10−３…が設けられる。第２の
ビット線対グループに属するビット線に対しては、セン
スアンプ活性化信号φ_Ａに応答して活性化されるセンス
アンプ10−２、…、10−ｎが設けられる。

第１のグループのセンスアンプ群と第２のセンスアン
プ群とを異なるタイミングで動作させるために、センス
アンプ活性化信号発生回路20が設けられる。センスアン
プ活性化発生回路20は、センスアンプ活性化信号φ０と
１ビットの列アドレスYA0とを受け、センスアンプ活性
化信号φ_A,φ_Ｂのいずれか一方を先に活性状態とする。

センスアンプ活性化信号発生回路20は、センスアンプ
活性化信号φ０を所定時間を遅延させる遅延回路201
と、１ビットの列アドレスYA0を反転するインバータ202
とを含む。センスアンプ活性化信号φ_Ａを発生するため
の回路系は、センスアンプ活性化信号φ０と１ビットの
列アドレスYA0を受けるANDゲート203と、遅延回路201か
らの遅延された活性化信号φ_Ｄとインバータ202からの
反転列アドレスビットを受けるANDゲート204と、ANDゲ
ート203,204の出力を受ける２入力ORゲート207とを含
む。ORゲート207からセンスアンプ活性化信号φ_Ａが出
力される。

センスアンプ活性化信号φ_Ｂを発生する回路系は、セ
ンスアンプ活性化信号φ０とインバータ202の反転列ア
ドレスビットとを受けるANDゲート205と、遅延回路210
からの遅延活性化信号φ_Ｄと、１ビットの列アドレスYA
0を受けるANDゲート206と、ANDゲート205,206の出力を
受ける２入力ORゲート208とを備える。ORゲート208から
センスアンプ活性化信号φ_Ｂが出力される。列アドレス
ビットYA0はたとえば最下位列アドレスビットであり、
選択された列（ビット線対）が偶数であるか奇数である
かを指定する。

センスアンプ活性化信号φ０はDRAMがアドレスマルチ
プレクス方式の場合、従来と同様にして発生される。す
なわち、ロウアドレスストローブ信号▲▼を所定
時間遅延させた後発生させる構成となる。次に第１図に
示す回路の動作波形図である第２図を参照して動作につ
いて説明する。

まず、列（Ｙ）アドレスが偶数アドレスすなわち、最
下位アドレスビットYA0が“0"の場合について説明す
る。まずアドレスAnが与えられると、このアドレスに含
まれる列アドレスのうち最下位アドレスビットYA0が
“0"レベルに確定し、センスアンプ活性化信号発生回路
20へ与えられる。次いで、アドレスAnに含まれる行アド
レスに応答して１本のワード線が選択され、選択された
ワード線WLの電位が立上がる。次いで、ワード線電位が
立上がりかつビット線対上の読出電位が確定すると、セ
ンスアンプ活性化信号φ０が立上がる。今、１ビットの
列アドレスYA0は“0"にあるため、ANDゲート203,206は
ディスエーブル状態にあり、ANDゲート204,205はイネー
ブル状態にある。したがって、センスアンプ活性化信号
φ０が立上がると、応じてANDゲート205出力が“H"レベ
ルに立上がる。この結果、ORゲート208からのセンスア
ンプ活性化信号φ_Ｂが“H"レベルに立上がる。これによ
り、偶数ビット線対に接続されるセンスアンプ10−1,10
−3,…が活性化され、各ビット線対上の電位差が増幅さ
れる。続いて所定時間が経過すると遅延回路201からの
遅延活性化信号φ_Ｄが“H"に立上がり応じてANDゲート2
04出力が“H"レベルに立上がる。この結果ORゲート207
からのセンスアンプ活性化信号φ_Ａが立上がり、奇数ビ
ット数対に接続されるセンスアンプ10−2,…,10−ｎが
活性化される。これにより奇数ビット数対上の信号電位
が増幅される。この後、Ｙデコーダ４からの出力により
偶数ビット線対に接続されるトランスファゲート（列選
択スイッチ）のうちのいずれかがオン状態となり、選択
されたメモリセルのデータがデータ入出力バッファI/O,
▲▼上へ伝達される。この後ビット線対上のデー
タの再書込が行なわれた後、ワード線WLの電位が“L"レ
ベルに立下がり、各センスアンプ活性化信号もそれぞれ
“L"レベルへ立下がり、１つのメモリサイクルが完了す
る。

ここで選択されるメモリセルに接続されるビット線対
は偶数ビット線対の第１のビット線対グループに属して
おり、そのセンスアンプの活性化タイミングは従来と同
一のタイミングで行なわれているため、Ｙデコーダ４か
らの列選択スイッチをオン状態とするタイミングも従来
と同様でよく、センスアンプの動作タイミングをずらし
たとしても、データ読出時におけるアクセス時間は従来
と同様となり、何らアクセス時間に対し悪影響を及ぼす
ことはない。

次に列アドレス（Ｙアドレス）が奇数アドレスであ
り、第１図の偶数番目のビット線対を選択している場合
の動作について説明する。このとき最下位列アドレスビ
ットYA0は“1"である。したがって、外部からのアドレ
スAn＋１が確定すると応じて最下位アドレスビットYA0
も“1"に確定する。この後、選択されたワード線（アド
レスＡ（ｎ＋１）に含まれる行アドレスにより決定され
る）の電位が立上がる。次いで、センスアンプ活性化信
号φ０が立上がり、ビット線対上の信号電位の増幅が行
なわれる。このとき、列アドレスの最下位ビットYA0は
“1"であるため、ANDゲート203,206はイネーブル状態、
ANDゲート204,205はディスエーブル状態にある。したが
って、センスアンプ活性化信号φ０に応答してANDゲー
ト203出力が“H"レベルに立上がる。これにより、ORゲ
ート207からのセンスアンプ活性化信号φ_Ａが立上が
り、偶数列に接続されるセンスアンプ10−２、…、10−
ｎを活性化する。これにより、奇数ビット線対に接続さ
れるセンスアンプ10−２、…,10−ｎが活性化され、各
ビット線対上の電位を増幅する。続いて所定時間が経過
すると遅延回路201からの遅延活性化信号φ_Ｄが“H"レ
ベルに立上がる。これに応答してANDゲート206の出力も
“H"レベル立上がる。この結果、ORゲート208からのセ
ンスアンプ活性化信号φ_Ｂも“Ｈレベルに立上がり、奇
数列に含まれるビット線対に対して設けられたセンスア
ンプ10−１、…,10−３…が活性化され、偶数ビット線
対の電位が増幅される。この後、Ｙデコーダ４からの列
選択信号により列選択スイッチ（偶数列に接続される）
のうちの１つの１対がオン状態となり、選択されたメモ
リセルデータがデータに出力するI/O,▲▼へ伝達
される。

ここで上述の説明において、偶数列のビット線対は、
０から起算しているため、BL0,▲▼,BL2,▲
▼であり、奇数列はビット線BL1,▲▼，…であ
ることに注意すべきである。すなわち、センスアンプに
付された添字1,2,…はビット線対の偶数列と奇数列とに
対応しないことに注目すべきである。

上述のように構成することにより選択メモリセルを含
むビット線対グループのセンス動作が常に先に行なわれ
ることになり、アクセス時間を従来と同様にすることが
できる。すなわち、Ｙデコーダ４からの列選択信号の発
生タイミングは従来と同様でよく、非選択ビット線対に
対しては単にデータの再書込（すなわちリストア動作）
が必要とされるだけであり、そのタイミングは従来より
遅くなったとしてもDRAMのアクセス時間に対し何ら悪影
響を及ぼすことがない。

さらに、センスアンプの動作タイミングがずれたとし
ても、このセンス時における結合容量による隣接ビット
線対間の容量結合ノイズはすべて同相に発生されるた
め、先に増幅されるビット線対電位が容量結合を介して
後に増幅される隣接ビット線対の信号電位に対し悪影響
を及ぼすことがなく、正確なデータのセンス，リストア
動作を行なうことができる。

さらに遅れてセンス動作が開始されるセンスアンプに
接続されるビット線対グループは、その電位差がより拡
大した後にセンスアンプにより増幅されるため、より確
実なデータのリストア動作を行なうことが可能となる。
すなわち、DRAMを高速化するために、センスアンプに対
する動作マージンを見込んで、適当な値にビット線電位
が達したときにセンス動作が活性化されるように構成さ
れている。しかしながら、このセンスアンプの活性化時
間はできるだけ遅くして、ビット線電位差がより大きく
なったときにセンス動作を行なうのが確実なデータの読
出の観点からは好ましい。したがって、上述のようにセ
ンスアンプの動作を遅らせることにより確実なデータの
検出動作が可能となり、確実にデータのリストアを行な
うことができる。

さらに、センスアンプは２つのグループに分割され、
各グループごとにその活性化タイミングが異なっている
ため、センス動作時におけるセンスアンプを介して流れ
るピーク電流を分散により低減することができ、基板電
位の変動に基づく回路の誤動作を防止することができ、
かつ消費電流を低減することができる。

上述のように、列アドレスの最下位ビットを用いて偶
数アドレス、奇数アドレスを判定し、これによりセンス
アンプの活性化信号の発生タイミングを異ならせている
ため、列アドレスはできるだけ早いタイミングで確定さ
せる必要がある。しかしながら従来のアドレスマルチプ
レクス方式においてはこの列アドレスの確定時間をでき
るだけ速くするにも限度がある。したがって、列アドレ
スをできるだけ速い時間に確定させるためには、第３図
に示すように、行アドレスXAと列アドレスYAとを同時に
与える構成を用いるのが好ましい。すなわち、第３図に
示す構成においては行アドレスXAがＸアドレスバッファ
21へ与えられ、列アドレスYAがＹアドレスバッファ22へ
与えられる。このＸアドレスバッファ21とＹアドレスバ
ッファ22の活性化タイミングは、端子22へ与えられるチ
ップセレクト信号▲▼により与えられる。これによ
り、Ｘアドレスバッファ21とＹアドレスバッファ22と同
一タイミングで活性化させることができ、内部行アドレ
スおよび内部列アドレスを同一のタイミングで発生する
ことが可能となる。Ｙアドレスバッファ22からの最下位
アドレスビットYA0がセンスアンプ活性化信号発生回路2
0へ与えられる。センスアンプ活性化信号φ０はチップ
セレクト信号▲▼に応答して制御信号発生器８′か
ら発生され、センスアンプ活性化信号発生回路20へ与え
られる。この構成を用いれば、第４図にその動作波形図
を示すようにチップセレクト信号▲▼に応答してＸ
アドレスおよびＹアドレスを取込んで内部行アドレスお
よび内部列アドレスを発生することが可能となり、上述
の第１図に示すDRAMの構成よりできるだけ早いタイミン
グで列アドレスビットYA0を発生させることが可能とな
る。

また、上述の構成とすることにより、第５図にそのセ
ンスアンプの配列の構成を概略的に拡大して示すよう
に、偶数列に接続されるセンスアンプと奇数列のビット
線対に接続されるセンスアンプとを２本の信号線に応じ
て２列に配列させることができ、これによりセンスアン
プのピッチ条件を従来の１列に配列されたセンスアンプ
配置の場合の２倍とすることができ、より高集積化され
たDRAMにおいてビット線ピッチが小さくなり、センスア
ンプに対するピッチ条件が厳しくなったとしても容易に
対処することが可能となる。

さらに上述の実施例においてはセンスアンプがビット
線の同一側に設けられる構成としているが、これに代え
て第６図に示すようにセンスアンプをビット線の両側に
交互に配設するようにしても上記実施例と同様の効果を
得ることができる。この場合においても、センスアンプ
のピッチ条件は従来の構成に比べて大幅に改善される。

さらに、上記実施例においては、ツイストビット線対
と非ツイストビット線とが交互に配設されていたが、第
７図に示すようなツイストビット線対構造であっても上
記実施例と同様の効果を得ることができる。すなわちツ
イストビット線対構成を有することによりセンスアンプ
の動作タイミングをずらしたとしても、そのセンスアン
プ動作に起因するビット線対間の容量結合ノイズはすべ
て同相とすることができるため、センスアンプですべて
そのノイズは打消され、正確なセンス動作が可能とな
る。

さらに上記実施例においてはメモリセルアレイは１つ
のブロックから構成されている場合を一例として示した
が、このメモリセルアレイは複数のブロックに分割され
ていても、各ブロックにおいてセンスアンプの動作タイ
ミングが異なる構成であればよく、上記実施例と同様の
効果を得ることができる。

［発明の効果］以上のようにこの発明によれば、ツイストビット線構
造を有する第１のビット線グループと、交差部を０また
は１個以上有する第２のビット線対グループとに対しセ
ンス動作のタイミングをずらせるようにしているため、
DRAMのアクセス時間に悪影響を及ぼすことなく、かつ隣
接ビット線対間の容量結合によるビット線電位の変動に
起因する誤ったセンス動作をも伴なうことなくセンス動
作時におけるピーク電流を分散させることができ、それ
によりセンス動作時におけるピーク電流に起因する基板
電位の変動による各回路の誤動作を防止することができ
るとともに消費電流を大幅に低減することが可能とな
る。また、センスアンプをビット線対の一方側に２行に
整列して配置することにより、センスアンプのピッチ条
件を緩和することができ、高密度化された半導体記憶装
置においても余裕を持ってセンスアンプを配置すること
ができる。また、ビット線対の両側に交互にセンスアン
プを配置する構成においても、センスアンプのピッチ条
件を緩和することができ、余裕を持ってセンスアンプを
配置することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の要部の構成を示す図である。第２図は第１
図に示す回路の動作を示す信号波形図である。第３図は
この発明の一実施例であるダイナミック型半導体記憶装
置の全体の構成の概略を示す図である。第４図は第３図
に示すダイナミック型半導体記憶装置のアドレス信号の
取込タイミングを示す信号波形図である。第５図はこの
発明の一実施例であるダイナミック型半導体記憶装置に
おけるセンスアンプの配置の構成を拡大して示す図であ
る。第６図はこの発明の他の実施例であるダイナミック
型半導体記憶装置におけるセンスアンプの配置を概略的
に示す図である。第７図はこの発明のさらに他の実施例
であるダイナミック型半導体記憶装置のメモリセルアレ
イ部の構成を概略的に示す図である。第８図は従来のダ
イナミック型半導体記憶装置の全体の構成を概略的に示
す図である。第９図は従来のダイナミック型半導体記憶
装置における要部の構成を概略的に示す図である。第10
A図なしい第10D図は第９図に示すダイナミック型半導体
記憶装置におけるセンス動作時におけるビット線電位の
変化を示す図である。第11図は従来の他のダイナミック
型半導体記憶装置のメモリセルアレイ部の構成を示す図
である。第12A図ないし第12D図は第11図に示すダイナミ
ック型半導体記憶装置のセンス動作時におけるビット線
対電位の変化を示す図である。図において、１はメモリセルアレイ、３はＸデコーダ、
４はＹデコーダ、10−１〜10−ｎはセンスアンプ、20は
センスアンプ活性化信号発生回路、21はＸアドレスバッ
ファ、22はＹアドレスバッファ、８′はセンスアンプ活
性化信号φ０を発生する制御信号発生器、MCはメモリセ
ル、BL0,▲▼，…BLm,▲▼はビット線、WL
1,WL2はワード線である。なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】複数行および複数列に配設された複数のメ
モリセルと、上記複数行に対応して配設され、各々が対応した行に配
設された複数のメモリセルに接続される複数のワード線
と、上記複数列の偶数列または奇数列の一方の列に配設さ
れ、各々が対応した列に配設された複数のメモリセルに
接続される複数のビット線対からなる第１のビット線対
グループと、上記複数列の偶数列または奇数列の他方の列に対応して
配設され、それぞれが対応した列に配設された複数のメ
モリセルに接続される複数のビット線対からなる第２の
ビット線対グループと、上記第１のビット線対グループに対応して設けられ、そ
れぞれが第１の活性化信号に応答して活性化されて、対
応したビット線対に現れた電位差を検知し増幅する複数
のセンスアンプからなる第１のセンスアンプグループ
と、上記第２のビット線対グループに対応して設けられ、そ
れぞれが第２の活性化信号に応答して活性化されて、対
応したビット線対に現れた電位差を検知し増幅する複数
のセンスアンプからなる第２のセンスアンプグループ
と、選択されたメモリセルが位置する列に配設されたセンス
アンプを含む上記第１または第２のセンスアンプグルー
プの一方のセンスアンプグループに対する上記第１また
は第２の活性化信号の一方の活性化信号の活性化タイミ
ングより、上記第１または第２の活性化信号の他方の活
性化信号の活性化タイミングを遅らせて、上記第１の活
性化信号を上記第１のセンサアンプグループの複数のセ
ンスアンプに、かつ上記第２の活性化信号を上記第２の
センスアンプグループの複数のセンスアンプに出力する
センスアンプ活性化手段を備える、半導体記憶装置。
【請求項２】複数行および複数列に配設された複数のメ
モリセルと、上記複数行に配設され、それぞれが対応した行に配設さ
れた複数のメモリセルに接続される複数のワード線と、上記複数列の偶数列または奇数列の一方の列に配設さ
れ、それぞれが対応した列に配設された複数のメモリセ
ルに接続される複数のビット線対からなる第１のビット
線対グループと、上記複数列の偶数列または奇数列の他方の列に配設さ
れ、それぞれが対応した列に配設される複数のメモリセ
ルに接続される複数のビット線対からなる第２のビット
線対グループと、上記第１のビット線対グループに対応して設けられ、か
つ上記第１のビット線対グループの一方側に行延在方向
に沿って１行に整列して配設され、それぞれが第１の活
性化信号に応答して活性化されて、対応したビット線対
に現れた電位差を検知し増幅する複数のセンスアンプか
らなる第１のセンスアンプグループと、上記第２のビット線対グループに対応して設けられ、か
つ上記第２のビット線対グループの上記一方側に上記行
延在方向に沿って上記第１のセンスアンプグループと異
なる行に１行に整列して配置され、それぞれが第２の活
性化信号に応答して活性化されて、対応したビット線対
に現れた電位差を検知し増幅する複数のセンスアンプか
らなる第２のセンスアンプグループと、選択されたメモリセルが位置する列に配設されたセンス
アンプを含む上記第１または第２のセンスアンプグルー
プの一方のセンスアンプグループに対する上記第１また
は第２の活性化信号の一方の活性化信号の活性化タイミ
ングより、上記第１または第２の活性化信号の他方の活
性化信号の活性化タイミングを遅らせて、上記第１の活
性化信号を上記第１のセンサアンプグループの複数のセ
ンスアンプに、かつ上記第２の活性化信号を上記第２の
センスアンプグループの複数のセンスアンプに出力する
センスアンプ活性化手段を備える、半導体記憶装置。
【請求項３】複数行および複数列に配設された複数のメ
モリセルと、上記複数行に配設され、それぞれが対応した行に配設さ
れた複数のメモリセルに接続される複数のワード線と、上記複数列の偶数列または奇数列の一方の列に配設さ
れ、それぞれが対応した列に配設された複数のメモリセ
ルに接続される複数のビット線対からなる第１のビット
線対グループと、上記複数列の偶数列または奇数列の他方の列に配設さ
れ、それぞれが対応した列に配設された複数のメモリセ
ルに接続される複数のビット線対からなる第２のビット
線対グループと、上記第１のビット線対グループに対応して設けられかつ
上記第１のビット線対グループの各ビット線対の一方側
に配置され、それぞれが第１の活性化信号に応答して活
性化されて、対応したビット線対に現れた電位差を検知
し増幅する複数のセンスアンプからなる第１のセンスア
ンプグループと、上記第２のビット線対グループのビット線対に対応して
設けられかつ上記第２のビット線対グループの上記一方
側と対向する他方側に配置され、それぞれが第２の活性
化信号に応答して活性化されて、対応したビット線対に
現れた電位差を検知し増幅する複数のセンスアンプから
なる第２のセンスアンプグループと、選択されたメモリセルが位置する列に配置されたセンス
アンプを含む上記第１または第２のセンスアンプグルー
プの一方のセンスアンプグループに対する上記第１また
は第２の活性化信号の一方の活性化信号の活性化タイミ
ングより、上記第１または第２の活性化信号の他方の活
性化信号の活性化タイミングを遅らせて、上記第１の活
性化信号を上記第１のセンスアンプグループの複数のセ
ンスアンプに、かつ上記第２の活性化信号を上記第２の
センスアンプグループの複数のセンスアンプに出力する
センスアンプ活性化手段を備える、半導体記憶装置。
【請求項４】上記第１のビット線対グループの各ビット
線対は少なくとも１つの交差部を有する、請求項１ない
し３のいずれかに記載の半導体記憶装置。