KR950000026B1 - 다이나믹형 반도체 기억장치 및 그 동작방법 - Google Patents

다이나믹형 반도체 기억장치 및 그 동작방법 Download PDF

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KR950000026B1 KR1019900003462A KR900003462A KR950000026B1 KR 950000026 B1 KR950000026 B1 KR 950000026B1 KR 1019900003462 A KR1019900003462 A KR 1019900003462A KR 900003462 A KR900003462 A KR 900003462A KR 950000026 B1 KR950000026 B1 KR 950000026B1
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겐지 도가미
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미쓰비시뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

다이나믹형 반도체 기억장치 및 그 동작방법
제 1 도는 종래의 다이나믹형 반도체 기억장치의 전체구성을 표시하는 약도.
제 2 도는 종래의 다이나믹형 반도체 기억장치의 주요부를 표시하는 약도.
제 3a 도에서 제 3d 도까지는 제 2 도에 표시하는 다이나믹형 반도체 기억장치의 센스작동시에 있어 비트선대전위의 변화를 표시하는 도면.
제 4 도는 다른 종래의 다이나믹형 반도체 기억장치의 메모리셀어레이부의 구성을 표시하는 도면.
제 5a 도에서 제 5d도까지는 제 4 도에 표시하는 다이나믹형 반도체 기억장치의 센스 작동시에 있어 비트선상의 전위에 변화를 표시하는 도면.
제 6 도는 본 발명의 1실시예에 따른 다이나믹형 반도체 기억장치의 주요부의 구성을 표시하는 도면.
제 7 도는 제 6 도에서 표시하는 회로의 작동을 표시하는 신호파형도.
제 8 도는 본 발명의 1실시예에 따른 다이나믹형 반도체 기억장치의 전체 구성을 표시하는 약도.
제 9 도는 제 8 도에 표시하는 다이나믹형 반도체 기억장치의 어드레스신호의 스트로빙 타이밍(strobing timing)을 표시하는 신호파형도.
제 10 도는 본 발명의 1실시예에 따른 다이나믹형 반도체 기억장치의 센스증폭기의 배치의 확대도.
제 11 도는 본 발명의 다른 실시예에 따른 다이나믹형 반도체 기억장치의 센스증폭기의 배치를 표시하는 약도.
제 12 도는 본 발명의 또 다른 실시예에 따른 다이나믹형 반도체 기억장치의 메모리셀어레이의 배치를 표시하는 약도.
제 13 도는 본 발명의 다른 실시예에 따른 기억장치의 개략도.
제 14 도는 제 13 도에 표시한 기억장치의 주요부의 구성을 표시하는 약도.
제 15a 도와 제 15b 도는 제 13 도에 표시한 기억장치의 어레이배치와 어드레스비트 사이의 대응관계를 표시하는 도면.
제 16 도는 제 13 도에 표시한 기억장치에서 사용되는 그룹지정신호를 생성하는 회로를 표시하는 도면.
제 17 도는 본 발명의 다른 실시예에 따른 기억장치의 구성을 표시하는 약도.
제 18 도는 제 17 도에 표시한 장치의 셀어레이배치와 어드레스비트 사이의 대응관계를 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀어레이 2 : 어드레스버퍼
3 : X디코더 4 : Y디코더
5 : RAS 버퍼 6 : CAS 버퍼
7 : 블록 8 : 센스증폭기 활성화신호 발생기
이 발명은 일반적으로 다이나믹형 반도체 기억장치에 관한 것으로서, 특히 트위스트비트선 배치를 가지는 다이나믹랜덤액세스메모리에 있어서 센스증폭기를 구동하는 개량방식에 관한 것이다.
반도체 기억장치의 하나로서 다이나믹랜덤액세스메모리(이후 DRAM이라 칭한다)가 알려져 있다. 제 1 도는 종래의 DRAM의 전체구성의 1예를 표시한다.
제 1 도를 참조하여 종래의 DRAM은 복수개의 메모리셀(제 1 도에 표시하지 않음)이 매트릭스(matrix)로 배열된 메모리셀어레이(1)를 포함한다. 메모리셀어레이(1)의 한 메모리셀(1비트구성의 경우)을 선택하기 위해 외부에서 적용되는 어드레스(A)를 받고 내부행어드레스(RA)와 내부열어드레스(CA)를 생성하는 어드레스버퍼(2)와 어드레스버퍼(2)에서 내부행어드레스(RA)를 디코드하고 메모리셀어레이(1)에 있어서 하나의 대응행을 선택하는 X디코더(3), 그리고 어드레스버퍼(2)에서 내부열어드레스(CA)를 디코드하고 메모리셀어레이(1)의 1열을 선택하기 위해 Y디코더(4)가 설정된다. 선택된 메모리셀과 DRAM의 외부사이에서 데이터를 전송하기 위하여 센스증폭기 활성화 신호 발생기(8)에서의 센스증폭기 활성화 신호(BL0)에 응답하고 활성화되고 증폭을 위해 X디코더(3)에 의해 선택된 1행에서의 메모리셀의 데이터를 검지하는 센스증폭기와 그리고 메모리의 외부에 선택된 것을 접속하기 위해 Y디코더(4)에서의 신호에 응답하고 메모리셀어레이(1)에서의 1열을 선택하는 I/O게이트가 설정되어있다.
제 1 도는 센스증폭기와 1개블록(7)에 포함된 것과 같은 I/O게이트를 표시한다.
DRAM의 작동타이밍을 규정하기 위해 외부에서 제공되는 행어드레스스트로브신호
Figure kpo00001
를 받고 내부신호를 발생하여 어드레스버퍼(2), X디코더(3) 그리고 센스증폭기 활성화 신호 발생기(8)에 제공하는 RAS(5)버퍼(5)와 그리고 외부에서 제공되는 열어드레스스트로브신호(
Figure kpo00002
)에 응답하고 내부제어신호(열선택 작동을 제어하는 신호)를 발생하고 어드레스버퍼(2)와 Y디코더(4)에 제공되는 CAS 버퍼(6)가 설치된다.
외부에서 어드레스버퍼까지의 어드레스는 행어드레스와 열어드레스가 시분할다중 되어있다.
어드레스버퍼(2)는 RAS 버퍼(5)와 CAS 버퍼(6)에서 각 내부제어신호에 응답하고 행어드레스와 열어드레스로서 내부어드레스(A)를 받아드린 후 내부행어드레스(RA)와 내부열어드레스(CA)를 발생한다.
제 2 도는 제 1 도에 표시된 메모리셀어레이(1), 센스증폭기와 I/O 게이트블록(7)의 상세한 구성의 1예를 표시한다.
제 2 도를 참조하여 메모리셀(MC)은 행과 열의 매트릭스상으로 배열된다.
메모리셀어레이(1)의 열을 연결하는 각 비트선은 2개 비트선이 쌍으로 배치되는 접힌 비트선구조로 되어 있다.
특히 비트선(BLO,
Figure kpo00003
)은 메모리셀어레이의 1열을 연결하고 그리고 각 비트선(BL1,
Figure kpo00004
, BL2,
Figure kpo00005
, BLm,
Figure kpo00006
)은 메모리셀어레이의 1열을 선택한다.
메모리셀어레이(1)의 1행을 연결하는 각 워드선(WL1, WL2,....)이 각 비트선(BL0-BLm)과 교차하도록 설정된다.
센스증폭기(10-1∼10-n)는 각 비트선상(BL0,
Figure kpo00007
,...BLm,
Figure kpo00008
)위에 설치되고 그리고 증폭을 위해 대응하는 비트선쌍의 전위를 검시하는 센스증폭기 활성화 신호(ØO)에 응답하고 활성화된다.
프리챠징-이쿼라이징(precharging-equalizing)회로(15-1∼15-n)는 소정전위(동상, 작동전원전위 Vcc의 1/2)에 각 비트선쌍을 프리챠징과 이쿼라이징하는 각 비트선쌍(BL0,
Figure kpo00009
,....BLm,
Figure kpo00010
)에 설치된다.
더욱 각 열선택스위치(T0,T0',T1,T1',T2,T2'...Tm,Tm')는 각각 Y디코더(4)에서 열선택신호에 응답하고 데이터 입/출력버스(I/O,
Figure kpo00011
)의 메모리셀어레이(1)의 1열을 연결하는 각 비트선에 대응하여 설치된다.
메모리셀(MC)은 각 워드선과 비트선쌍의 1개 비트선의 교점에 설정된다.
기생용량(CM)은 필연적으로 인근 비트선쌍 사이에 존재한다.
이 기생용량(CM)은 DRAM의 고집적화로 부수적으로 비트선간 비치(pitch) 또는 공산이 작게되며 따라 커진다.
다음은 간단하게 작동에 대해 데이터 판독시의 1예를 들어 설명한다.
통상 DRAM은 스탠드바이(stand-by)상태이고 그리고 행어드레스스트로브신호(스 캔)는 "H"레벨에 있다.
따라서 각 프리챠징/이쿼라이징회로(15-1∼15-N)는 활성화상태이고 대응의 비트선대의 전위를 소정의 프리챠지전위(VP)에 프리챠지하고 유지한다.
행어드레스스트로브신호(
Figure kpo00012
)가 "L"레벨로 떨어질 때 메모리사이클이 시작되고 이것에 의해 어드레스버퍼(2)는 외부어드레스를 받아들이고 X디코더(3)에 내부행어드레스(RA)로서 제공된다.
X디코더(3)는 내부행어드레스(RA)를 디코드하고 그리고 선택된 워드선(WL1)에 접속된 메모리셀(MC)에 기억된 정보가 대응하는 비트선에 전송되도록 메모리셀어레이(1)에서 단일워드선(예를 들면 워드선 WL1)을 선택한다.
그리고 나서 각 센스증폭기(10-1∼10-n)는 각 비트선쌍의 전위가 달리 증폭되는 것이 검지되도록 센스증폭기 활성화 신호 발생기(8)에서의 센스증폭기 활성화 신호(ØO)에 의해 활성화된다.
그리고나서 CAS 버퍼(6)에서 내부제어신호에 응답하고 어드레스버퍼(2)는 Y디코더(4)에 적용되는 내부열어드레스(CA)를 발생한다.
Y디코더(4)는 내부열어드레스(CA)를 디코드하고 그리고 대응하는 열을 선택하는 게이트(T0-Tm')를 전송하기 위해 열선택신호를 적용하고 그래서 한쌍의 열선택스위치가 온상태에 들어오고 그리고 선택된 비트라인쌍은 데이터 입력/출력버스(I/O,
Figure kpo00013
)에 접속되고 그리고 나서 선택된 메모리셀데이터는 외부에 판독된다.
데이터판독은 상기 작동에서 실행되고 각 센스증폭기(10-1∼10-n)(이후 센스증폭기를 참조번호 10으로서 대표로 표시함)는 차동적으로 대응하는 비트선쌍에 매우 작은 전위차를 증폭한다.
만일 DRAM이 더욱 집적화가 되면 비트선쌍의 기생용량(CM)이 크게되어 인접비트선간의 판독전위가 용량결합의 수단에 의해 서로 영향을 끼치게 된다. 이 때문에 센스증폭기(10)가 정확하게 대응하는 비트선쌍 사이의 전위차를 검지하고 증폭할 수 없다고 하는 문제가 발생한다.
이 사정에 대해서는 다음에 더욱 상세하게 설명된다.
제 3a 도에서 제 3d 도까지는 센스증폭기의 작동시에 각 비트선쌍의 전위의 변화를 표시한다.
제 3a 도에서 제 3d 도까지는 또한 비트선쌍(BL0,
Figure kpo00014
, BL2,
Figure kpo00015
)에 미치는 비트선쌍(BL1,
Figure kpo00016
)의 기준전위에 대한 영향을 표시한다.
다음은 제 3a 도에서 제 3d 도까지를 참조하여 센스증폭기의 작동시에 인접비트선쌍간의 결합되는 용량에 기인하는 비트선의 전위변화가 설명된다.
우선 제 3a 도를 참조하여 논리로우("L")레벨의 전위가 비트라인(BL0, BL2)의 양쪽에서 판독되는 경우의 작동을 설명한다.
선택된 워드라인(보기, 제 2 도의 워드라인 WL1)의 전위가 t0의 시각에 오를 때 선택된 워드선에 접속된 메모리셀(MC)의 정보는 비트선(BL0, BL2)에 전송된다.
이때에 비트라인(
Figure kpo00017
,
Figure kpo00018
)의 전위는 변동하지 않고 기준전위 그대로 남는다.
따라서 비트라인(
Figure kpo00019
)에 인접한 비트라인(BL1)의 전위는 변화하지 않고 프리챠지전위(VP)의 그대로다.
한편 비트라인(BL2)의 전위변화(△V1)는 용량결합의 수단에 의해 비트라인(BL2)에 인접한 비트라인(
Figure kpo00020
)에 전송되고의 기준전위는 △V1'만큼 저하한다.
시각(t1)에 있어서 센스증폭기(10)가 활성화되어 비트선쌍중의 저전위의 비트선이 방전하기 시작하고 그래서 비트선(BL2)의 전위변동(△V2-1)은 용량결합의 수단에 의해 비트선(
Figure kpo00022
)에 전송되고 그리고 비트라인(
Figure kpo00023
)이 기준전위(프리챠지전위)는 △V2-1'만큼 저하한다.
센스증폭기가 더욱 시각(t2)에서 작동하고 그리고 고전위의 비트선이 작동전원전위(Vcc)레벨에 충전될 때 비트선(
Figure kpo00024
Figure kpo00025
)의 전위는 전원전위(Vcc)까지 올라간다.
따라서 비트라인(BL1)의 전위는 비트라인(BL0)의 전위변화(△V3-1)에 따라 용량결합에 의해 △V3-1'만큼 올라간다.
제 3b 도를 참조하여 비트선(BL0, BL2)에 "H"레벨의 전위가 판독되었을 때 비트선(BL1,
Figure kpo00026
)의 기준전위(프리챠지전위)의 제어편차(deviaton)가 설명된다.
우선 선택된 워드선의 전위가 시각(t0)에 올라갈 때 선택된 워드선에 접속되는 각 메모리셀의 데이터는 비트선(BL0,BL2)에 전송되고 이것에 의해 비트선(BL0,BL2)의 전위는 △V1만큼 상승하게 된다. 비트선(BL2)의 전위상승(△V1)에 기인하여 비트선(
Figure kpo00027
)의 전위는 용량결합의 수단에 의해 △V1'만큼 상승한다.
센스증폭기(10)가 시각(t1)에서 활성화될 때 저전위의 비트선은 접지전위까지 방전되고 이것에 의해 비트선(
Figure kpo00028
)의 전위는 0V까지 하락하고 그리고 용량결합 수단에 의해 비트라인(BL1)까지 전위하락을 이르키게 하고 그래서 비트라인의 전위는 △V2'-2만큼 하락한다.
시각(t2)에 있을 때 더욱 센스증폭기의 작동은 고전위의 비트선전위를 전원전위(Vcc)레벨에 까지 상승하게 되면 비트선(BL0, BL2)의 전위는 더욱△V3-2만큼 상승한다. 비트선(BL2)의 전위상승(△V3-2)은 용량결합의 수단에 의해 비트선(
Figure kpo00029
)에 전송되고 그래서 비트선(
Figure kpo00030
)의 전위는 더욱 △V3'-2만큼 상승한다.
제 3c 도를 참조하여 "L"레벨의 전위가 비트선(BL0)에 전송되고 그리고 "H"레벨의 전위는 비트선(BL2)에 전송되는 작동이 설명된다.
시각(t0)에서 선택된 워드라인의 전위가 상승할 때 비트선(BL0)의 전위가 △V1만큼 하락하는 반면에 비트선(BL2)의 전위는 △V1만큼 상승한다.
비트선(BL2)의 전위하락(△V1)은 용량결합의 수단에 의해 비트선(BL1)에 전송되고 그래서 비트선(
Figure kpo00031
)의 기준전위는 △V1'만큼 상승한다.
시각(t1)에서 센스증폭기(10)가 활성화될 때 저전위의 비트라인은 방전된다.
이때에 방전되는 비트선이 비트선(BL0,
Figure kpo00032
)이기 때문에 그 전위는 비트선(BL1,
Figure kpo00033
)에 결합하는 용량에 기이하여 상승하지 않고 그리고 비트선(BL1,
Figure kpo00034
)의 기준전위는 시각(t1)의 그것과 같이 남는다. 시각(t2)에서 더욱 센스증폭기의 작동이 고전위의 비트선을 충전되면
Figure kpo00035
의 전위는 △V3-1만큼 상승하고 그리고 비트선(BL2)의 전위는 △3-2만큼 상승한다.
결과로서 비트선(BL1)의 기준전위는 비트선(BL1)의 기준전위가 △V3-2만큼 상승하는 반면에 △V3'-1만큼 상승한다.
"H"레벨의 전위가 비트선(BL0)에 비트선(BL2)에 "L"레벨의 전위가 전송되는 제 3d 도를 참조하여 작동이 설명된다.
시각(t0)에서 선택된 워드선이 활성화될 때 판독전위(△V1)는 비트선(BL0, BL2)에 전송된다.
결과로서 비트선(BL1)의 기준전위는 △V1'만큼 하락한다.
시각(t1)에서의 센스증폭기가 활성화될 때 비트선(
Figure kpo00036
, BL2)은 접지선위에 방전된다.
비트선의 전위하락(△V2-1)은 용량결합의 수단에 의해 비트선(
Figure kpo00037
)에 전송되고 이것에 의해 비트선(
Figure kpo00038
)의 기준전위가 더욱 △V2'-2만큼 하락하게 된다.
비트선(
Figure kpo00039
)의 전위하락(△V2-2)이 용량결합의 수단에 의해 비트선(BL1)에 전송되고 이것에 의해 (BL1)의 기준전위는 △V2'-2만큼 하락하게 된다.
시각(t2)에서 센스증폭기의 작동은 고전위의 비트선(BL0,
Figure kpo00040
)의 전위를 전원전위(Vcc)레벨까지 상승하기 시작한다.
시각(t2)후의 비트선(BL0. BL2)의 전위상승은 비트선(BL1,
Figure kpo00041
)의 전위에 영향을 끼치지 않는다.
상기와 같이 언급한 바와 같이 반도체기억장치 DRAM의 집적도가 증가될 때 비트선간의 공간은 좁아지고 그리고 기생용량(CM)의 용량치도 크게 된다.
이 경우에 만일 인접비트선 사이의 결합용량에 의해 발생되는 전위변화가 동상이면 센싱작동의 역효과는 피할 수가 있으나 역상에 소음이 발생할때는 정확한 데이터판독은 실행될 수가 없다.
특히 센스증폭기가 차동적으로 비트선쌍의 전위차를 증폭하기 때문에 동상의 소음이 비트선쌍에 나타날 경우에는 그 소음을 소거하고 비트선쌍의 전위를 정확하게 검출하는 것이 가능하다.
그러나 제 3a 도와 제 3b 도에 표시된 것과 같이 역상의 소음이 비트선쌍에 발생한 경우에는 이 소음이 비트선쌍의 전위차를 작게하거나 판독데이타를 반전하게 하고 정확한 데이터를 할 수 없는 경우가 발생한다.
상기와 같은 고집적 DRAM에 있어 용량결합소음에 의한 잘못된 데이터판독의 작동을 방지하기 위해 제 4 도에 표시된 것과 같은 트위스트비트선구조가 제안되었다.
제 4 도에 있어서 비록 같은 참조번호가 제 2 도에서의 대응부분에 부쳐져있으나 중앙부에 교차부를 가지는 비트선쌍은 매 한쌍을 두고 배설되어 있다.
특히 제 4 도에 비트선쌍(BL1,
Figure kpo00042
), 비트선쌍(BLM,
Figure kpo00043
)은 교차부가 없는 비트위스트비트선쌍이나 비트선쌍(BL0,
Figure kpo00044
), 그리고 비트선쌍(BL2,
Figure kpo00045
)은 중앙부에 교차부가 있는 트위스트비트선쌍으로 구성된다.
이 경우에 예를 들면 비트선(B1)의 결합용량치는 결합용량(CM/2)을 통하여 각 비트선(BL0,
Figure kpo00046
)에 결합하는 용량 때문에 축소되고 그리고 인접비트선(BL0,
Figure kpo00047
)에 결합하는 용량의 수단에 의한 소음은 역상이 되고 한편 같은 상의 소음은 비트선(BL1)에서 비트선(BL0,
Figure kpo00048
)에 전송되고 이것에 의해 결합용량을 통한 소음을 저감하는 것이 기도되고 있다.
제 5a 도에서 제 5d 도까지는 제 4 도에 표시된 트위스트비트선구조의 DRAM의 센싱작동에서의 전위변화를 설명하는 도면을 표시한다.
제 5a 도는 "L"레벨의 전위가 비트선(BL0, BL2)에 전송될 때 비트선(BL1,
Figure kpo00049
)의 기준전위의 변화를 표시하고 제 5b 도는 "H"레벨의 전위가 비트선(BL0, BL2)에 전송될 때 비트선(BL1,
Figure kpo00050
)의 기준전위의 변화를 표시하고 제 5c 도는 "H"레벨의 전위가 비트선(BL2)에 전송될 때 비트선(BL1, BL1)의 기준전위의 변화를 표시하고 그리고 제 5d 도는 "H"레벨의 전위가 비트선(BL0)에 그리고 "L"레벨의 전위는 비트선(BL2)에 전송될 때 비트선(BL1,
Figure kpo00051
)의 기준전위의 변화를 표시한다.
제 5a 도에서 제 5d 도까지에 표시한 것과 같이 인접비트선쌍의 용량결합에 의해 발생되는 비트선(△V2'-2, △V″-2)의 모든 전위변화는 같은 위상에서 발생하고 그리고 용량결합에 의한 전위변화량은 비트위스트비트선구조에서의 그것보다 더욱 작다.
따라서 가령 DRAM이 더욱 고집적화되고 비트선간의 피치가 작게 되었더라도 상기 트위스트비트선 구조를 사용함으로써 각 비트선쌍의 동상에 용량결합을 통하여 소음을 만들고 용량결합에 의해 발생하는 소음을 축소하는 것이 가능하여 센싱작동에서 데이터의 잘못된 검출을 방지하는 것이 가능하다.
상기와 같이 고집적화된 DRAM에 있어서 트위스트비트선구조는 인근 비트선쌍 사이의 용량결합에 의해 발생된 비트선의 전위변화의 양을 축소하고 용량결합소음을 동상의 소음으로 하는 것을 가능하게 하고 이리하여 데이터의 잘못된 판독이 방지될 수가 있다.
그러나 DRAM이 더욱 고집화되고 대용량화되며 따라 단일워드선에 접속된 많은 메모리셀이 증가된다.
특히 예를 들면 1M 비트의 DRAM의 경우에 있어서 1024 메모리셀이 단일워드라인에 접속된다.
단일센스증폭기가 단일열에 설치되기 때문에 1024센스증폭기가 1M 비트의 DRAM의 경우에 필요된다.
이 경우에 있어서 1024센스증폭기가 모두 동시에 작동되기 때문에 이 비트선의 전위는 센스증폭기를 통하여 충, 방전된다.
결과로서 센스증폭기 작동시에 센스증폭기를 통하여 흐르는 피크전류가 증가되어 큰 전류누설이 기판전류(임펙트이온화등에 의해 발생하는 홀전류)를 생성하여 기판으로 흘러 기판전위가 변동하고 이것에 의해 DRAM의 어느 회로의 오동작이 발생하는 경우가 있다.
특히 일정한 바이어스전위가 통상적으로 기판에 제공되어 그래서 반도체기판상에 형성된 MOSFET(절연게이트형 전계효과트랜지스터)의 한계치전압의 안정화, 기생용량의 저감(접합용량의 저감)이 도모되어 그리고 상호접속선과 기판사이에 발생하는 기생 FET의 발생이 방지된 이것에 의해 각 회로의 안정화작동이 기도된다.
그러나 상기와 같이 많은 센스증폭기가 동시에 작동하고 그리고 큰 피크전류가 기판을 통하여 흐르면 작동전원전위가 변동할 뿐만 아니라 기판에 흘러들어오는 홀전류 때문에 기판의 전위도 변동하고 이것에 의해 각 회로의 오동작이 발생하여 정확한 데이터판독을 불가능하게 한다. 메모리어레이를 블록으로 분할하고 선택된 메모리셀을 포함하는 블록만을 활성화상태로 하고 그 블록에 포함되는 활성화된 블록에 포함된 활성화된 블록에 포함된 센스증폭기만을 동작하게 하는 것에 의해 피크전류를 저감하는 것이 종래부터 기도되어 왔다.
그러나 이 경우에 있어도 1개의 블록에 포함되는 메모리의 수가 많으면 당연히 수많은 센스증폭기가 동시에 동작하는 것이 되기 때문에 그만큼 많은 피크전류가 흐르는 것이 된다.
본 발명의 목적은 종래의 다이나믹형 반도체기억장치의 결점을 제고하고 센스동작시 피크전류를 저감할 수가 있고 안정동작을 할 수 있는 개량된 다이나믹형 반도체기억장치를 제공하는 것이다.
본 발명의 다른 목적은 엑세스시간에 역영향을 미치지 않고 피크전류에 위해 데이터센싱이 실행될 수가 있는 다이나믹형 반도체기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 안정센싱작동이 실행될 수 있도록 센싱작동에서 피크전류를 축소하는 센스증폭기를 구동하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 안정센싱작동이 액세스시간을 증가함이 없이 작은 피크전류에 의해 실행될 수 있는 센스증폭기를 동작하는 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 기억장치는, 복수행 및 복수열로 된 매트릭스상으로 배치된 복수의 메모리셀(MC)을 갖고, 복소열을 각각 갖는 복수의 열그룹(BL0,
Figure kpo00052
, BL2,
Figure kpo00053
,...), (BL1,
Figure kpo00054
, BL3,
Figure kpo00055
,...)으로 나누어진 셀어레이(1)와, 상기 복수의 열그룹(BL0,
Figure kpo00056
, BL2,
Figure kpo00057
,...), (BL1,
Figure kpo00058
, BL3,
Figure kpo00059
,...)의 각 열그룹에 대하여 설치되고, 대응한 열그룹에 있어서의 각 열에 대하여 배치되어 대응한 열에 있어서의 신호전위를 검지증폭하는 센스앰프수단(10)을 복수개 갖는 센스앰프그룹(10-1,10-3,...), (10-2, 10-4,...)과, 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 대응한 행을 선택하는 행선택수단(3)과, 상기 제1의 어드레스 신호와 동시에 주어지는 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 버퍼수단(2)으로부터의 상기 열그룹 지정신호를 받아, 상기 제1의 어드레스 신호와 다른 타이밍으로 주어지는 제3의 어드레스 신호 및 상기 열그룹 지정신호에 응하여 상기 셀어레이(1)의 대응한 열을 선택하는 열선택수단(4)과, 상기 열그룹 지정신호에 의하여 지정되는 열그룹에 대하여 설치된 센스엠프그룹에 있어서의 센스앰프수단을 먼저 활성화시키고, 남아있는 센스엠프그룹에 있어서의 센스앰프수단을 상기 지정된 열그룹에 대하여 설치된 센스앰프 그룹에 있어서의 센스앰프수단과 다른 타이밍에서 활성화시키는 활성화수단(20)과를 구비한다.
이 반도체기억장치에 있어서, 셀어레이(1)는 제1 및 제2의 열그룹을 갖고, 상기 제1의 열그룹은 각각이 적어도 1개소에서 트위스트 된 복수의 비트선쌍(BL0,
Figure kpo00060
, BL2,
Figure kpo00061
)을 가지며, 상기 제2의 열그룹은 트위스트되지 아니하는 복수의 비트선쌍(BL1,
Figure kpo00062
, BL3,
Figure kpo00063
,...)을 갖는다.
이 반도체 기억장치에 있어서, 활성화수단(20)은, 센스앰프 활성화 신호를 받아 이 신호를 소정시간 지연시키는 지연수단(201)과, 복수의 열그룹에 대하여 각각 설치되고, 열그룹 지정신호에 응하여 상기 지연수단(201)의 출력 및 상기 센스앰프 활성화 신호중의 일방을 선택적으로 대응한 센스앰프 그룹에 있어서의 센스앰프수단(10-1, 1-3,...), (10-2, 10-4,...)으로 제공하는 수단(203,204,207), (205,206,208)과를 구비한다.
이 반도체 기억장치에 있어서, 센스앰프수단(10-1, 10-3,...), (10-2, 10-4,...)은, 각 센스앰프 그룹마다에 다른 행위에 배치된다.
이 반도체 기억장치에 있어서, 셀어레이(1)는 제1 및 제2의 열그룹을 갖고, 제1의 열그룹은 각각이 적어도 1개소에서 트위스트하는 제1의 복수 비트선쌍(BL0,
Figure kpo00064
, BL2,
Figure kpo00065
,...)을 가지며, 제2의 열그룹은 제2의 복수 비트선쌍(BL1,
Figure kpo00066
, BL3,
Figure kpo00067
,...)을 갖고, 상기 제1의 열그룹의 비트선쌍과 제2의 열그룹의 비트선쌍과는 1개 걸러서 배치되어 있다.
이 반도체 기억장치에 있어서, 제1의 열그룹에 대하여 설치된 센스앰프그룹에 있어서의 센스앰프수단(10)은 비트선쌍의 일단측에 배치되고, 제2의 열그룹에 대하여 설치된 센스앰프 그룹에 있어서 센스앰프수단(10)은 비트선쌍의 타단측에 배치된다.
이 반도체 기억장치에 있어서, 제2의 복수 비트선쌍(10)은, 각각이 1개소의 트위스트 하는 부분을 갖는다.
이 반도체 기억장치에 있어서, 제2의 복수 비트선쌍(10)은, 각각이 1개소 보다도 많은 트위스트 하는 부분을 갖는다.
이 반도체 기억장치에 있어서, 활성화수단(20)은, 적어도 열그룹 지정신호 및 활성화 신호에 응답하여 활성화되어 센스앰프 활성화 신호를 전달하는 제1의 게이트수단(203)과, 상기 센스앰프 활성화 신호를 소정시간 지연시키는 지연수단(201)과, 적어도 상기 열그룹 지정신호의 반전신호 및 지연된 활성화 신호에 응답하여 활성화되어 지연수단(201)의 출력을 전달하는 제2의 게이트수단(204)과, 적어도 상기 제1의 게이트수단(203)이나 상기 제2의 게이트수단(204)의 어느 쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호에 대응하는 센스앰프 그룹에 있어서의 센스앰프 수단(10-1, 10-3,...)으로 전송하는 제3의 게이트수단(207)과, 적어도 상기 열그룹 지정신호의 반전신호 및 상기 활성화 신호에 응답하여 활성화되고, 센스앰프 활성화 신호와 같은 신호를 전달하는 제4의 게이트수단(205)과, 적어도 상기 열그룹 지정신호 및 지연된 활성화 신호에 응답하여 활성화되고, 지연수단(201)의 출력을 전달하는 제5의 게이트수단(206)과, 적어도 상기 제4의 게이트수단(205)이나 상기 제5의 게이트수단(206)의 어느 쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호를 상기 센스앰프 그룹과는 다른 센스앰프그룹에 있어서의 센스앰프수단(1-2, 10-4,...)으로 전송하는 제6의 게이트수단(208)을 구비한다.
이 반도체 기억장치에 있어서, 활성화수단(20)은 적어도 열그룹 지정신호에 응답하여 활성화되어 센스앰프 활성화 신호를 전달하는 제1의 AND 게이트수단(203)과, 상기 센스앰프 활성화 신호를 소정기간 지연시키는 지연수단(201)과, 적어도 상기 열그룹 지정신호의 반전신호에 응답하여 활성화되어 지연수단(201)의 출력을 전달하는 제2의 AND 게이트수단(204)과, 적어도 상기 제1의 AND 게이트수단(203)이나 상기 제2의 AND 게이트수단(204)의 어느 쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호에 대응하는 센스앰프 그룹에 있어서의 센스앰프수단(10-1, 10-3,...)으로 전송하는 제1의 OR 게이트수단(207)과, 적어도 상기 열그룹 지정신호의 반전신호에 응답하여 활성화되고, 센스앰프 활성화 신호와 같은 신호를 전달하는 제3의 AND 게이트수단(205)과, 적어도 상기 열그룹 지정신호에 응답하여 활성화되고, 지연수단(201)의 출력을 전달하는 제4의 AND 게이트수단(206)과 적어도 상기 제3의 AND 게이트수단(205)이나 상기 제4의 AND 게이트수단(206)의 어느 쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호를 상기 센스앰프 그룹과는 다른 센스앰프 그룹에 있어서의 센스앰프수단(10-2, 10-4,...)으로 전달하는 제2의 OR 게이트수단수단(208)과를 구비한다.
본 발명의 다른 특징에 따른, 어드레스가 멀티플레스화 된 반도체 기억장치는, 복수행 및 복수열로 배치된 복수의 메모리셀(MC)을 가지는 셀어레이(1)와, 제1의 타이밍에서 제공되는 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 대응하는 행을 선택하는 행선택수단(3)과, 상기 제1의 어드레스 신호와 동시에 주어지는 제2의 어드레스 신호에 응답하여 열그룹 지정신호를 발생하고, 이 열그룹 지정신호를 열선택수단 (4)으로 제공하는 버퍼수단(2)과, 상기 셀어레이(1)의 각 열에 대하여 설치되고, 대응한 열에 있어서의 신호전위를 검지증폭하는 센스앰프수단(10)과, 상기 열그룹 지정신호에 응답하여 상기 센스앰프수단(10)을 활성화 하는 활성화수단(20)과, 상기 제2의 어드레스 신호 및 제3의 어드레스 신호에 응하여 상기 셀어레이(1)의 대응하는 열을 선택하는 열선택수단(4)과를 구비한다.
본 발명의 또 다른 특징에 의하면, 복수행 및 복수열로 이루는 매트릭스상으로 배치된 복수의 메모리셀(MC)을 갖고, 상기 복수열이 제1의 열그룹(BL0,
Figure kpo00068
, BL2,
Figure kpo00069
,...)과 제2의 열그룹(BL1,
Figure kpo00070
, BL3,
Figure kpo00071
,...)으로 나누어진 셀어레이(1)와, 상기 제1의 열그룹의 열에 대하여 설치되며, 대응한 열에 있어서의 신호전위를 검지증폭하는 제1의 센스앰프(10-1, 10-3,…)와, 상기 제2의 열그룹의 열에 대하여 설치되고 대응한 열에 있어서의 신호전위를 검지증폭하는 제2의 센스앰프(10-2, 10-4,…)와, 제1의 타이밍에서 제공되는 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 행을 선택하는 행선택수단(3)과, 열선택수단(4)과를 구비하는 반도체 기억장치의 동작방법은, 상기 제1의 어드레스 신호 및 상기 제1의 타이밍과 다른 제2의 타이밍에서 상기 반도체 기억장치로 제공되는 제3의 어드레스 신호와 함께 셀어레이의 열을 지정하는 제2의 어드레스 신호를 동시에 상기 반도체 기억장치로 제공하는 스텝과, 상기 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 스텝과, 상기 열그룹 지정신호를 상기 열선택수단으로 제공하는 스텝과, 상기 열그룹 지정신호에 응하고, 이 열그룹 지정신호에 의하여 지정된 열그룹에 대응한 센스앰프쪽을 먼저 활성화시키며, 상기 제1의 센스앰프 및 상기 제2의 센스앰프를 다른 타이밍에서 활성화시키는 활성화 스탭과를 구비한다.
이 동작방법에 있어서, 활성화 스텝은 센스앰프 활성화 신호를 지연시키는 스텝과, 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 센스앰프 활성화 신호의 어느쪽이든 1개를 제1의 센스앰프로 전달하는 스텝과, 상기 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 활성화 신호중의 상기 제1의 센스앰프로 전달되는 신호와는 별도의 신호를 제2의 센스앰프로 전달하는 스텝과를 구비한다.
본 발명의 또 다른 특징에 의하면, 복수행 및 복수열로 된 매트릭스상으로 배치된 복수의 메모리셀(MC)을 갖고, 상기 복수열이, 적어도 1개소에서 트위스트되는 비트선쌍(BL0,
Figure kpo00072
, BL2,
Figure kpo00073
,...)이 배치된 열을 갖는 제1의 열그룹과 트위스트되지 아니하는 비트선쌍(BL1,
Figure kpo00074
, BL3,
Figure kpo00075
,...)이 배치된 열을 갖는 제2의 열그룹으로 나누어지고, 상기 제1의 열그룹의 비트선과 상기 제2의 열그룹의 비트선이 1개 걸러서 배치되어 있는 셀어레이(1)와, 상기 제1의 열그룹의 비트선쌍에 대하여 설치되며, 대응한 비트선쌍에 있어서의 신호전위를 검지 증폭하는 제1의 센스앰프(10-1, 10-3,...)와, 상기제2의 열그룹의 비트선쌍에 대하여 설치되고, 대응한 비트선쌍 있어서의 신호전위를 검지증폭하는 제2의 센스앰프(10-2, 10-4,...)와, 제1의 타이밍에서 제공되는 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 행을 선택하는 행선택수단(3)과, 열선택수단(4)과를 구비하는 반도체 기억장치의 동작방법은, 상기 제1의 어드레스 신호 및 상기 제1의 타이밍과 다른 제2의 타이밍에서 상기 반도체 기억장치로 제공되는 제3의 어드레스 신호와 함께 셀어레이의 열을 지정하는 제2의 어드레스 신호를 동시에 상기 반도체 기억장치로 제공하는 스텝과, 상기 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 스텝과, 상기 열그룹 지정신호를 상기 열선택수단으로 제공하는 스텝과, 상기 열그룹 지정신호에 응하여, 이 열그룹 지정신호에 의하여 지정된 열그룹에 대응한 센스앰프쪽을 먼저 활성화시키며, 상기 제1의 센스앰프 및 상기 제2의 센스앰프를 다른 타이밍에서 활성화시키는 활성화 스탭과를 구비한다.
이 동작방법에 있어서, 활성화 스텝은 센스앰프 활성화 신호를 지연시키는 스텝과, 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 센스앰프 활성화 신호의 어느쪽이든 1개를 제1의 센스앰프로 전달하는 스텝과, 상기 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 활성화 신호중의 상기 제1의 센스앰프로 전달되는 신호와는 별도의 신호를 제2의 센스앰프로 전달하는 스텝과를 구비한다.
본 발명의 또 다른 특징에 의하면, 복수행 및 복수열로 배치된 복수의 메모리셀(MC)을 갖는 셀어레이(1)와, 행선택수단(3)과, 열선택수단(4)과를 구비하는 반도체 기억장치의 동작방법은, 제1의 어드레스 신호를 받아 상기 셀어레이의 행을 지정하는 행지정신호를 발생하는 스탭과, 상기 제1의 어드레스 신호와 동시에 제2의 어드레스 신호를 받는 스텝과, 상기 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 스텝과, 상기 열그룹 지정신호를 상기 열선택수단으로 제공하는 스텝과, 상기 제1 및 제2의 어드레스 신호의 타이밍과는 다른 타이밍에서 제3의 어드레스 신호를 받고, 상기 제2의 어드레스 신호 및 상기 제3의 어드레스 신호에 의거하여 상기 셀어레이의 열을 지정하는 열지정신호를 발생하는 스텝과, 상기 열그룹 지정신호에 의하여 지정된 열그룹의 센스앰프를, 상기 열그룹 지정신호에 의하여 지정되지 아니하는 열그룹의 센스앰프를 활성화 하기전에 활성화하는 스탭과를 구비한다.
본 발명의 상기 목적, 특성, 양상 그리고 장점은 첨부도면과 함께 취하게 될 때 본 발명의 다음의 상세한 설명으로 더욱 명백하게 된다.
[실시예]
제 6 도는 본 발명의 1실시예인 다이나믹형 반도체 기억장치의 주요부의 구성을 표시하는 약도이고 같은 참조번호가 제 4 도에 표시된 구성에 대응하는 부분에 주어진다.
제 6 도를 참조하여 비트선쌍은 교차부를 가지는 짝수 비트선쌍(BL0,
Figure kpo00076
, BL2,
Figure kpo00077
)으로 구성되는 비트선쌍의 제1그룹, 그리고 교차부가 없는 비트위스트 비트선구조의 홀수 비트선쌍(BL1,
Figure kpo00078
,...BLm,
Figure kpo00079
)으로 구성되는 비트선쌍의 제2그룹을 포함한다.
비트선쌍의 제1그룹에 속하는 비트선쌍과 그리고 비트선쌍의 제2그룹에 속하는 비트선쌍은 교호로 배설되어 있다.
센스증폭기(또는 센스앰프) 활성화 신호(ØB)에 응답하고 활성화되는 센스증폭기(또는 센스앰프)(10-1, 10-3,...)가 비트선쌍의 제1그룹에 속하는 비트선에 설치된다.
센스증폭기 활성화 신호 발생회로(20)가 다른 타이밍에서 제1그룹의 센스증폭기그룹과 제2그룹의 센스증폭기 그룹을 작동하기 위해 설치된다.
센스증폭기 활성화 신호 발생회로(20)는 센스증폭기 활성화 신호(ØA, ØB)의 어느하나를 먼저 활성화하도록 센스증폭기 활성화 신호(0)와 1비트의 열어드레스(YAO)를 반전하는 인버터(202)를 포함한다.
센스증폭기 활성화 신호(ØA)를 발생하는 회로계는 센스증폭기 활성화 신호(ØO)와 1비트의 열어드레스(YAO)를 수신하는 AND 게이트(203)와 지연회로(201)에서의 지연된 활성화 신호(ØD)와 인버터(202)에서의 반전된 열어드레스비트를 수신하는 AND 게이트(204)와 AND 게이트(203,204)의 출력을 받는 그 압력 OR 게이트(207)를 포함한다.
센스증폭기 활성화 신호(ØA)는 OR게이트(207)에 출력된다.
센스증폭기 활성화 신호(ØB)를 발생하는 회로계는 센스증폭기 활성화 신호(ØO)와 인버터(202)에서의 반전된 열어드레스비트를 수신하는 AND 게이트(205)와 지연회로(201)에서의 지연된 활성화 신호(ØD)와 1비트의 열어드레스를 (YAO)를 수신하는 AND 게이트(206)와 그리고 AND 게이트(205,206)의 출력을 받는 2-입력 OR 게이트(208)를 비치한다.
센스 증폭기 활성화 신호(ØD)는 OR 게이트(208)에서 출력된다.
열어드레스비트(YAO)는 예를 들면 최하위 열어드레스비트이고 선택된 열(비트선쌍)이 짝수 또는 홀수인가를 지정한다.
만일 DRAM이 어드레스 멀티플렉싱(multiplexing)방식이면 센스증폭기 활성화 신호(ØO)는 종래의 그것과 동일한 방법으로 발생한다.
특히 그것은 행어드레스스트로브신호(
Figure kpo00080
)가 소정시간에 의해 지연된 후 발생된다.
다음은 제 6 도에 표시된 회로의 작동파형도인 제 7 도를 참조하여 설명된다.
우선 열(Y)어드레스가 짝수 어드레스 즉 최하위 어드레스비트(YAO)가 "O"인 경우에 대해 설명한다. 어드레스(AN)가 제공될 때 어드레스에 포함되는 열어드레스의 최하위 어드레스비트(YAO)는 센스증폭기 활성화 신호발생회로(20)에 제공되는 "O"레벨로 확정된다.
그후에 신호워드선이 어드레스(AN)에 포함되는 행어드레스에 응답하고 선택되고 그래서 선택된 워드선(WL)의 전위는 상승한다.
그리고 나서 워드선의 전위가 상승하고 비트선쌍의 판독전위가 확정될 때 센스증폭기 활성화 신호(ØO)는 상승한다.
지금 1비트 열어드레스(YAO)가 "O"이기 때문에 AND 게이트(203,206)는 디스에이블(disable)상태이고 AND 게이트(204,205)는 인에이블(INABLE)상태이다. 따라서 센스증폭기 활성화 신호(ØO)가 상승할 때 AND게이트(205)의 출력은 " H"레벨로 상당하게 올라가게 된다.
결과로서 OR 게이트(208)에서의 센스증폭기 활성화 신호(ØB)는 "H"레벨에 상승하고 이것에 의해 짝수 비트선쌍에 접속되는 센스증폭기(10-1, 10-3,...)가 활성화되어 그래서 각 비트선쌍의 전위치가 증폭된다.
다음 소정시간후 지연회로(201)에서의 지연된 활성화 신호(ØD)가 "H"레벨에 상승하고 그래서 AND 게이트(204)의 출력이 "H"레벨에 올라가게 된다.
결과로서 OR 게이트(207)에서의 센스증폭기 활성화 신호(ØA)는 홀수 비트선쌍에 접속되는 센스증폭기(10-2, ...10-n)를 활성화하기 위해 상승하고 그래서 홀수 비트선쌍의 신호전위가 증폭된다.
이후 Y디코더(4)에서 출력에 의해 짝수 비트선쌍에 접속되는 한쌍의 트렌스퍼게이트(transper gate)(열선택스위치)는 ON이 되고 그래서 선택된 메모리셀의 데이터가 데이터입력/출력버스(I/O,
Figure kpo00081
)에 전송된다.
이후 각 비트선쌍의 데이터의 재기억후 워드선(WL)의 전위는 "L"레벨에 하락하고 그리고 각 센스증폭기 활성화 신호는 한 메모리사이클을 완성하기 위해 "L"레벨에 하락한다.
선택된 메모리셀에 접속되는 비트선쌍이 짝수 비트선쌍으로 구성되는 비트선쌍의 제1그룹에 속하고 거기서 센스증폭기는 종래의 것과 같이 같은 타이밍에 활성화되기 때문에 Y디코더(4)에서의 열선택스위치를 ON 상태로 하는 타이밍도 종래의 것과 같게 된다.
이리하여 비록 센스증폭기가 다른 타이밍에서 작동하더라도 데이터판독에서의 액세스시간은 종래의 그것과 같게 되고 그래서 역영향이 액세스시간에 미치지 않는다.
열어드레스(Y어드레스)가 홀수 어드레스이고 제 6 도에 표시된 홀수비트선의 비트선쌍을 선택하는 작동이 설명된다.
이때 최하위 어드레스비트(YAO)는 "I"이다. 따라서 외부에서의 어드레스 An+1 확성될 때 최하위 어드레스, 열어드레스비트(YAO)도 "I"로서 상당하게 결정된다.
이후 선택된 워드선(어드레스 A(n+1)에 포함되는 행어드레스에 의해 결정된다)의 전위가 상승한다.
그리고나서 센스증폭기 활성화 신호(ØO)는 상승하고 그래서 비트선쌍상의 신호전위가 증폭된다.
이때 열어드레스의 최하위 비트(YAO)가 "I"이기 때문에 AND 게이트(203,206)는 인에이블상태가 되고 그리고 AND 게이트(204,205)는 디스에이블상태에 있다.
그래서 AND 게이트(203)의 출력은 OR 게이트(207)에서의 센스증폭기 활성화 신호(ØA)가 상승하도록 센스증폭기 활성화 신호(ØO)에 응답하고 "H"레벨로 상승하고 이것에 의해 짝수열에 접속되는 센스증폭기(10-2,...,10-n)가 활성화되고 그래서 짝수 비트선쌍에 접속되는 센스증폭기(10-2,...10-n)는 각 비트선쌍의 전위를 증폭하기 위해 활성화된다.
다음 소정시간후 지연회로(201)에서의 지연된 활성화 신호(ØD)는 "H"레벨로 상승한다.
따라서 AND 게이트(206)의 출력이 "H"레벨에 상승한다.
결과로서 OR 게이트(208)에서의 센스증폭기 활성화 신호(ØB)도 역시 "H"레벨에 상승하고 이것에 의해 홀수열(또는 짝수 비트선)에 포함되는 비트선쌍상의 설치되는 센스증폭기(10-1,...,10-3)를 활성화하고 짝수비트선쌍의 위치를 증폭한다.
이후 Y디코더(4)에서의 열선택신호는 한쌍의 열선택스위치(짝수열에 접속된다)가 ON 상태가 되게 하고 그래서 선택된 메모리셀데이터는 데이터에 출력하는 I/O,
Figure kpo00082
에 전송된다.
상기 설명에 있어서 짝수열의 비트선쌍은 O에서 기산하기 때문에 그들은 BL0,
Figure kpo00083
, BL2,
Figure kpo00084
이고 한편 짝수의 비트선은 비트선(BL1,
Figure kpo00085
,...)인 것에 주의해야 한다.
특히 센스증폭기에 주어진 첨자(1,2...)는 짝수열과 홀수열에는 대응하지 않는 것에 주의해야 한다.
상기 구성은 선택된 메모리셀을 포함하는 비트선쌍 그룹의 센스작동이 항상 먼저 실행되고 액세스시간을 종래의 것과 같게 할 수가 있다.
특히 Y디코더(4)에서의 열선택신호의 발생타이밍은 종래의 것과 같고 그리고 비선택 비트선쌍에 대해서는 오로지 데이터의 재기억 즉 재기억동작만이 필요하게 되고 그래서 비록 비선택 열을 위한 센싱타이밍이 종래의 것보다 더 지연되더라도 DRAM의 액세스시간에 대해 하등의 악영향을 미치는 일이 없다.
더욱 비록 센스증폭기가 다른 타이밍에서 작동하더라도 센싱작동시에 결합용량에 의해 발생하는 인접비트선쌍 사이의 모든 용량결합소음은 동상에서 발생하기 때문에 먼저 증폭되는 비트선쌍의 전위는 후에 증폭되는 인접비트선쌍의 신호전위에 악영향을 미치는 일이 없고 그래서 정확한 데이터의 센싱과 재기억작동이 확실하게 실행될 수가 있다.
후에 센싱작동을 개시하는 센스증폭기에 접속되는 비트선쌍의 그룹이 거기의 각 전위차가 더 커진후 전위에 증폭되기 때문에 데이터의 더욱 확실한 재기억작동이 실행될 수가 있다.
특히 DRAM을 고속화로 하기 위해 센스증폭기에 대한 작동마진(maegin)으로 적당한 값에 비트선전위가 달할 때 센스동작이 활성화되도록 구성되어 있다.
그러나 데이터의 확실한 판독의 견지에서 비트선의 전위차가 가능한한 늦게 센스증폭기의 활성화를 개시함으로써 더욱 크게 될 때 센스작동을 개시하는 것은 바람직하다.
따라서 상기와 같이 센스증폭기의 작동을 지연되게 하는 것에 확실한 데이터의 검출동작이 가능하게 되어 확실하게 데이터의 재기억을 할 수가 있다.
센스증폭기가 2개의 그룹으로 분할되고 그리고 한 그룹에서의 센스증폭기는 다른 그룹에서의 그것과는 다른 타이밍에서 활성화되기 때문에 센스작동시에 있어 센스증폭기를 통하여 흐르는 피크전류를 저감하는 것이 가능하고 기판전위의 변동에 기인하는 화로의 오동작을 방지할 수 있고 그리고 소비전류를 저감하는 것이 가능하다.
상기와 같이 짝수 어드레스 또는 홀수 어드레스 결정은 센스증폭기의 활성화 신호가 다른 타이밍에서 발생되도록 열어드레스의 최하위 비트를 사용하는 것에 의해 만들어지기 때문에 열어드레스는 가능한한 이른 타이밍에서 확정될 필요가 있다.
그러나 종래의 어드레스 멀티플랙스방식에 있어서는 이 열어드레스의 확정시간을 될 수 있는 한 빨리하는 데에도 한도가 있다.
따라서 열어드레스를 될 수 있는 한 빠른시간에 확정하기 위해서는 제 8 도에 표시한 것과 같이 행어드레스(XA)와 열어드레스(YA)를 동시에 제공하는 구성을 사용하는 것이 바람직하다.
특히 제 8 도에 표시하는 구성에 있어서는 행어드레스(XA)는 X어드레스버퍼(21)에 제공되고 그리고 열어드레스(YA)는 Y어드레스버퍼(22)에 제공된다.
X어드레스버퍼(21)와 Y어드레스버퍼(22)의 활성화타이밍은 단자(22)에 제공되는 칩선택번호(
Figure kpo00086
)에 의해 한정되고 그래서 X어드레스버퍼(21)와 Y어드레스버퍼(22)는 같은 타이밍에서 활성화될 수가 있고 이것에 의해 내부행어드레스와 내부열어드레스를 동일 타이밍에서 발생되는 것이 가능하다.
Y어드레스버퍼(22)에서의 최하위 어드레스비트(YAO)는 센스증폭기 활성화 신호 생성회로(20)에 제공된다.
센스증폭기 활성화 신호(ØO)는 센스증폭기 활성화 신호 발생회로(20)에 제공되도록 칩선택신호(
Figure kpo00087
)에 응답하고 제어신호발생기(8')에서 발생된다.
이 구성은 X어드레스아 Y어드레스가 내부행어드레스와 내부열어드레스를 발생하도록 제 9 도의 작동파형에 표시한 것과 같이 칩선택번호(
Figure kpo00088
)에 응답하고 받아들이는 것이 가능하게 되고 이것에 의해 열어드레스비트(YAO)가 제 6 도에 표시된 상기 DRAM 구성의 그것보다 가능한한 이른 타이밍에서 발생하는 것이 가능하게 된다.
제 10 도에 표시된 센스증폭기의 배열의 개략적인 확대도에서 명백한 것과 같이 상기구성은 짝수열의 비트선쌍에 사이에 접속되는 센스증폭기와 홀수열의 비트선쌍의 사이에 접속되는 센스증폭기는 2개 신호선에 대응하여 2열로 배열되는 것이 가능하고 그래서 센스증폭기의 피치를 종래 단일열에 배열된 센스증폭기의 피치를 2배로 할 수가 있고 더욱 고집적화된 DRAM에 있어 비트선피치가 작게되어 센스증폭기에 대한 피치조건이 엄하게 되었다하여도 용이하게 처리하는 것이 가능하다.
상기 실시예가 센스증폭기가 비트선의 같은 측면상에 설치되는 구성으로 되어있으나 이것에 대신하여 제 11 도에 표시하는 것과 같이 센스증폭기를 비트선 양측에 교호로 배설하게 하여도 상기 실시예와 같은 효과를 얻을 수가 있다.
이 경우에 있어서도 센스증폭기의 피치는 종래의 구성에 비하여 대폭으로 개선된다.
더욱 상기 실시예에 있어서 트위스트 비트선쌍과 비트위스트비트선쌍이 교호로 배설되어 있었으나 제 12 도에 표시된 그러한 트위스트 비트선쌍 구조이더라도 상기 실시예와 같은 효과를 얻을 수가 있다.
특히 비록 센스증폭기가 다른 타이밍에서 작동하더라도 그 센스증폭기 동작에 기인하는 비트선쌍간의 용량결합소음은 모두 동상으로 할 수 있기 때문에 센스증폭기로 모든 소음을 소거하고 정확한 센스 작동이 가능하게 된다.
비록 상기 실시예에 있어서 1블록으로 메모리셀어레이가 형성되는 구성을 제공하였어도 센스증폭기의 작동을 각 블록에서 다른 구성은 메모리셀어레이가 복수의 블록으로 분할되어도 사용되고 상기 실시예와 같은 효과를 얻을 수가 있다.
더욱 비록 상기 실시예에 있어 열어드레스의 최하위비트가 짝수열과 홀수열을 구별하기 위해 사용되어도 열어드레스의 최상위비트는 상기 실시예에서와 같은 효과를 얻기 위해 사용된다.
지금 센스증폭기의 활성화타이밍이 어드레스 멀티플랙싱 DRAM에서 시프트될 수 있는 구성이 설명된다.
제 13 도는 본 발명의 다른 실시예에 따른 기억장치의 전체구성의 약도이다.
제 13 도에 표시된 반도체 기억장치는 4M 비트의 기억용량을 가지고 있고 그리고 11-비트 외부어드레스신호(ext.A0-ext.A10)를 받는다.
행어드레스와 열어드레스의 시분할 다중화된 외부 어드레스신호(ext. A0-ext. A10)는 반도체 기억장치에 제공된다.
따라서 반도체 기억장치는 행어드레스와 열어드레스를 위해 공통으로 사용되는 어드레스입력단자를 가지고 있다.
제 13 도를 참조하여 반도체 기억장치는 외부에서 제공되는 어드레스신호(ext. A0-ext. A10) 및 리프레쉬 카운터(refresh counter)(82)에서의 리프레쉬드레스(Q0-Q9)를 받고 내부행어드레스(RA0-RA10) 및 내부열어드레스(CA0-CA9)를 받고 메모리셀어레이(1)에서 대응의 행을 선택하는 X디코더(3)와 어드레스버퍼(2)에서 최상위 행어드레스비트(RA10) 및 내부열어드레스의 하위비트(CA0-CA8)를 받고 메모리셀어레이(1)의 대응의 열을 선택하는 Y디코더(4)를 포함한다.
후에 상세하게 설명되는 것과 같이 메모리셀어레이(1)은 16개의 서브어레이블록으로 분할되어 있고 내부어드레스(RA0-RA9)에 의해 4개의 서브어레이블록 각각에 있어서 1개의 워드선이 선택된다.
이 실시예에 있어서는 Y디코더(4)는 열어드레스로서 센스증폭기의 작동타이밍을 고속화하기 위해 최상위 행어드레스비트(RA10)를 그 열어드레스신호의 일부로서 받는다.
이 최상위 내부행어드레스비트(RA10)는 메로리셀어레이(1)에 있어서 짝수열 및 홀수열을 지정하기 위해 사용된다.
이 발명에 의한 반도체 기억장치는 더욱 클럭제너레이터(Clock generator)(80)에서의 내부클럭신호에 응답하고 센스증폭기 활성화 신호(ØO)를 발생하는 센스증폭기 활성화 신호 발생기(8)와 센스증폭기 활성화 신호 발생기(8)에서의 센스증폭기 활성화 신호(ØO)와 어드레스버퍼(2)에서의 최상위 내부행어드레스비트(RA10)에 응답하고 내부 센스증폭기 활성화 신호(ØA, ØB)를 발생하는 활성화 신호 제어회로(20)를 포함한다. 활성화 신호 제어회로(20)는 이 최상위비트(RA10)에 의해 활성화 신호(ØA, ØB)의 어느하나를 먼저 활성상태로 한다.
제 13 도에 표시하는 반도체 기억장치는 더욱 외부에서 제공되는 제어신호(
Figure kpo00089
)에 응답하고 내부 클럭신호를 발생하는 클럭제너레이터(80)아 클럭제너레이터(80)에서의 내부클럭신호에 응답하고 메모리셀어레이(1)에 있어서 메모리셀 데이터리프레쉬 작동 타이밍을 규정하는 신호를 발생하는 리프레쉬 콘트롤러(refresh controller)(81)와 리프레쉬콘트롤러(81)에서의 신호에 응답하고 레프레쉬될 행을 지정하는 신호를 발생하는 리프레쉬카운터(82)와 어드레스버퍼(2)에서의 내부열어드레스 2비트 상위 열어드레스(CA9, CA10)를 디코드하면서 선택된 4블록 중의 1개를 선택하는 신호를 발생하는 I/O콘트롤러(83)와 I/O콘트롤러(83)에서의 선택신호에 응답하고 선택된 블록과 데이터의 전송을 하는 입력버퍼(91) 및 출력버퍼(92)를 포함한다.
I/O 콘트롤러(83)의 디코드타이밍은 클럭제너레이터(80)에서의 신호(
Figure kpo00090
)에 응답하고 발생되는 내부클럭신호에 응답한다.
신호(
Figure kpo00091
)는 기록인에이블신호이고 그리고 입력버퍼(91) 또는 출력버퍼(92)를 활성화되게 하는 가를 결정한다.
타의 구성은 제 1 도에 표시된 반도체 기억장치의 그것과 동일하고 그리고 대응하는 부분에는 동일의 참조번호가 부쳐저있고 I/O게이트와 센스증폭기만이 참조번호(7a, 7b)가 각각 부쳐저 분리의 블럭으로 표시되어 있다.
제 14 도는 메모리셀어레이에 있어서 어드레스신호와 메모리셀영역과의 대응관계를 개념적으로 표시하는 도면이다.
위에서 설명한 것과 같이 내부행어드레스신호(RA0-RA9)는 X디코더(3)에 제공되고 한편 최상위 내부행어드레스비트(RA10)와 내부열어드레스신호(CA0-CA0)는 Y 디코터(4)에 제공된다.
Y디코더(4)에 제공된 최상위 내부행어드레스비트(RA10)는 메모리어레이(1)에서 짝수열과 홀수열을 식별하기 위해 사용된다.
즉 이 최상위 내부행어드레스비트(RA10)의 논리 "O"는 사선으로 표시되는 영역 1을 지정하고 그리고 비트(RA10)의 논리 "1"은 영역Ⅱ를 규정한다.
따라서 이러한 영역(Ⅰ,Ⅱ)은 어레이에서 교호로 배치되어 있기 때문에 이 최상위 어드레스비트(RA10)는 선택된 열이 짝수열 또는 홀수열에 속하는 가를 판별할 수가 있다.
제 15a 도와 제 15b 도는 4M 비트의 메모리용량을 가지는 메모리셀어레이(1)에서 어드레스비트와 선택된 메모리셀의 위치사이의 대응관계를 표시하는 도면이다.
제 15a 도와 제 15b 도를 참조하여 메모리셀어레이(1)는 16서브어레이블록(MB-MB16)으로 분할된다.
각 서브어레이블록(MB1-MB16)은 256행과 1024 열에 배치된 메모리셀을 가지고 있다.
각 서브어레이블록(MB1-MB16)에 대해서는 내부행어드레스(RA0-RA7)에 응답하고 대응하는 어레이블록에서 1행을 선택하기 위해 행디코더(RD)가 설치된다.
1개의 열디코더(CD)는 2개의 서브어레이블록을 위해 설치된다.
각 열디코더(CD)는 각 대응하는 볼록에서 1개열을 선택하기 위해 내부열어드레스신호의 10비트 어드레스신호(RA10,CA0-CA0)를 디코드한다.
따라서 1개의 열디코더(CD)가 2열을 선택한다.
메모리셀어레이 즉 각 서브어레이블록(MB1-MB16)에 있어서 짝수열과 홀수열은 최상위 내부행어드레스비트(RA10)에 의해 지정된다.
내부열어드레스비트(CAS)는 각 서브어레이블록(MB1-MB16)에 있어서 4개의 분할된 영역중 1개의 영역을 선택한다.
내부행어드레스비트(RA9)는 16개의 서브어레이(MB1-MB16)의 반의 서브어레이 즉 8개의 서브어레이를 선택한다.
내부행어드레스(RAS)는 내부행어드레스비트(RA9)에 의해 선택되는 8개의 서브어레이에서 4개의 서브어레이를 선택한다.
예를 들면 RA9와 RA8의 둘다가 논리 "1"일 때 서브어레이블록(MB7,MB8,MB15,MB16)이 선택된다.
4M비트의 반도체 기억장치에 있어서 통상 2개비트 내부행어드레스(RA9,RA8)에 의해 지정된 서브어레이블록만이 활성화되고 거기에서 선택*작동 즉 행과 열선택과 센스작동이 실행된다.
2비트의 최상위 어드레스신호(CA9, CA10)는 4개의 선택된 서브어레이블록중의 1개를 선택한다.
특히 만약 RA9="1", RA8="1", CA9="1" 그리고 CA10="1"이면 데이터기록/판독작동은 메모리셀어레이중의 서브어레이블록(MB16)에 있어 선택된 메모리셀을 위해 실행된다.
제 15a 도와 제 15b 도에 표시하는 구성에 있어서 각 서브어레이블록(MB1-MB16)에 부쳐진 부호(#1-#4)는 2비트 행어드레스에 의해 동시에 선택되는 서브어레이블록을 표시하고 있다.
같은 부호(#)를 가지는 2개의 서브어레이블록에 있어서 열은 같은 열디코더(CD)에 의해 선택된다.
센스증폭기(SA)는 각 서브어레이블록에서의 열디코더(CD)에 인접하여 설치된다.
본 발명의 실시예에 있어서는 선택된 메모리셀이 짝수열에 속하는가 홀수열에 속하는가는 최상위 행어드레스비트(RA10)에 의해 알 수가 있다.
이 최상위 어드레스비트(RA10)를 사용하여 짝수열어드레스 및 홀수열어드레스에 설치된 센스증폭기의 할성화타이밍을 다르게 한다.
즉 선택된 메모리셀이 짝수에 속하는 경우 이 짝수열에 대응하여 설정된 센스증폭기를 먼저 활성화하고 계속하여 홀수열에 대해 설치된 센스증폭기를 활성화한다.
최상위 내부행어드레스비트(RA10)는 열어드레스비트(YAO)대신 제 6 도에 표시한 제어기(20)에 제공된다.
따라서 만일 RA10="0"이면 짝수열어드레스의 열은 표시되게 지시하고, 제 7 도에 표시되는 작동 파형도에 YAO="0"을 RA10="0"으로 대치에 의해 명백하게 이해될 때 신호(ØB)는 우선 "H"에 올라가게 되고 그리고나서 신호(ØA)도 올라가게 된다.
만일 비트 RA10="1"이면 동일하게 제어신호(ØA)는 처음 활성화되게 올라가 그리고나서 신호(ØB)는 올라가게 된다.
이리하여 센스증폭기의 활성화타이밍은 어드레스비트(RA10)의 사용에 의해서도 시프트 될 수가 있다.
상기 구성에 있어서 최상위 행어드레스비트(RA10)는 열어드레스의 1부분으로 사용된다.
어드레스 멀티플렉싱시스템에 있어서는 최상위 행어드레스신호와 열어드레스신호는 같은 핀단자를 통하여 장치에 제공된다.
따라서 그 구성에서 최상위 행어드레스비트(RA10)는 단순하게 Y디코더(4)에 제공되고 Y디코더(4)의 디코팅타이밍이 신호(
Figure kpo00092
)에 의해 제공되므로 Y디코더(4)는 행어드레스비트(RA10)를 받지않고 열어드레스(CA10)를 받는다.
따라서 열선택과 센스증폭기 활성화타이밍의 선택은 어떤 경우에 있어서는 정합하지 않는다.
따라서 Y디코더(4)가 제1활성화 센스증폭기에 접속되는 비트선쌍을 선택하도록 어드레스신호(RA10, CA0-CA8)를 확실하게 디코드하기 위하여 내부열어드레스비트(CA10)에 개의치 않고 Y디코더(4)에 계속적으로 제공되는 것이 최상위 내부행어드레스비트(RA10)를 위해 필요하다.
이것은 또한 센스증폭기 활성화 신호 제어회로(20)를 위한 경우이다.
어드레스 멀티플렉싱시스템에 있어서 어드레스버퍼는 내부행어드레스가 계속적으로 제 16 도에 표시된 것과 같이 전송되는 구성을 가지고 있다.
제 16 도는 Y디코더(4)와 제어회로(20)에 최상위 행어드레스비트(RA10)를 계속적으로 제공하는 어드레스버퍼회로구성의 한 보기를 표시한다.
제 16 도를 참조하여 어드레스버퍼회로는 외부에서 제공된 제어신호(
Figure kpo00093
)에 응답하고 발생되는 내부클럭신호(int.
Figure kpo00094
)의 하락을 소정시간에 의해 지연하는 하락지연회로(350), 내부클럭신호(int.
Figure kpo00095
)에 응답하고 활성화되는 인버터회로(300), 어드레스버퍼(2)에서 내부어드레스신호를 수신하는 인버터(301) 그리고 인버터(301)의 출력과 내부클럭신호(int.
Figure kpo00096
)를 수신하는 NOR 게이트를 포함한다.
인버터회로(300)는 인버터(301)의 출력에 접속되는 게이트와 전원전위(Vcc)를 수신하기 위해 접속되는 1개 도통단자를 가지는 P채널 MOS(절연게이트형 전계효과)트랜지스터(311), 출력단자(N300)에 접속되는 다른 도통단자와 내부클럭신호(int.
Figure kpo00097
)수신하는 게이트, MOS 트랜지스터(311)의 다른 도통단자에 접속되는 1개 도통단자를 가지는 P채널 MOS트랜지스터(312), 인버터(305)를 통하여 내부클럭신호(int.
Figure kpo00098
)를 수신하는 게이트와 출력단자(N300)에 접속되는 한 도통단자를 가지는 채널 MOS 트랜지스터(313) 그리고 다른 전원전위(접지전위)에 접속되는 다른 도통단자와 인버터(301)의 출력에 접속되는 게이트, 트랜지스터(313)의 다른 도통단자에 접속되는 1개 도통단자를 가지는 채널 MOS 트랜지스터(314)를 가진다.
하락지연회로(350)는 4단의 종속접속된 인버터(351,352,353,354)와 인버터(354)의 출력과 내부클럭신호(int.
Figure kpo00099
)를 수신하는 논리게이트(354)를 포함한다.
4단의 종속접속된 인버터(351-354)는 소정시간(헹어드레스비트 RA10이 확정하는 시간보다 길고 신호
Figure kpo00100
가 제공될 때 까지의 시간보다 짧은시간)에 의해 내부클럭신호(int.
Figure kpo00101
)를 지연케하는 지연회로를 구성한다.
논리게이트(354)는 "L"의 신호가 거기의 양입력에 제공될 때만 "L"의 신호를 출력하는 OR 게이트의 그것과 같은 기능을 가진다.
이 회로는 더욱 어드레스버퍼(2)의 입력을 내부행어드레스비트(RA10)에서 절단하기 위해 OFF 상태가 되게 하락지연회로(350)의 출력에 응답하고 n채널 MOS트랜지스터(320)를 포함한다.
지금 여기의 작동이 간단하게 설명된다.
내부클럭신호(int.
Figure kpo00102
)는 외부에서 제어신호(
Figure kpo00103
)가 제공되는 것에 응답하고 클럭제너레이터(제 2 도의 참조번호 80참조)에서 출력되어 행어드레스의 받아들이는 타이밍과 메모리사이클을 규정한다.
이 내부클럭신호(int.
Figure kpo00104
)의 하락에 응답하고 인버터(305)출력이 "H"에 상승하고 인버터회로(300)가 능동상태가 된다.
이 인버터(301) 및 인버터회로(300)는 이 입, 출력이 링(ring)상으로 접속되어 있기 때문에 인버터래치(latch)회로를 구성한다.
한편 이 내부클럭신호(int.
Figure kpo00105
)가 발생되면 어드레스버퍼(2)에서는 외부어드레스신호로서 A10데이터가 제공된다.
이 A10데이터가 어드레스버퍼(2)에서의 인버터(301) 및 인버터회로(300)로 형성되는 래치회로에 의해 래치되는 동시에 인버터(301)를 통하여 NOR 게이트의 한쪽입력에 제공된다.
NOR 게이트(302)의 다른쪽입력에는 내부클럭신호(int.
Figure kpo00106
)가 제공된다.
지금 내부클럭신호(int.
Figure kpo00107
)는 "L"이기 때문에 NOR 게이트(302)는 인버터로서 기능하고 인버터(301)출력을 반전하여 출력된다.
이것에 의해 최상위 내부행어드레스비트(RA10)로서 어드레스버퍼(2)에서 제공된 데이터(A10)가 출력된다.
내부클럭신호(int.
Figure kpo00108
)가 하락한 후 내부행어드레스비트(RA10)가 확정된 후 인버터(351-354)가 규정하는 지연기간이 경과하고 논리게이트(354)의 출력은 "H"에서 "L"로 하락한다.
이것에 의해 트랜지스터(320)가 오프상태로 되어 이 래치회로를 어드레스입력핀단자(A10)에서 절단한다.
인버터(301) 및 인버터회로(300)로 형성되는 래치회로는 내부클럭신호(int.
Figure kpo00109
)가 "L"일 때 활성상태에 있고 제공된 데이터를 래치하여 지속적으로 출력한다.
이것에 의해 최상위 어드레스비트선(RA10)은 가령 제어신호(
Figure kpo00110
)가 제공되고 외부에서 데이터(A10)로서 최상위 열어드레스비트(CA10)가 제공된다 하여도 이 최상위 열어드레스비트(CA10)는 변화없이 지속적으로 최상위 행어드레스비트(RA10)출력한다.
1개의 메모리사이클이 종료하고 내부클럭신호(int.
Figure kpo00111
)가 "H"에 상승할 때 NOR게이트(302)의 출력은 "L"에 하락한다.
또 하락지연회로(350)의 출력도 동일하게 "H"에 상승한다.
이것에 의해 인버터회로(300)는 그 인버터기능을 부능화되게 되는 동시에 인버터(301)의 입력부는 트랜지스터(320)를 통하여 어드레스버퍼(2)의 출력부에 접속된다.
상기의 구성에 의해 최상위 행어드레스비트(RA10)와 열어드레스신호(CA0-CA10)가 제공되는 타이밍이 틀려도 접속을 전환하는 것만으로 최상위 어드레스비트(RA10)를 열어드레스신호의 1부로서 사용하는 것이 가능하게 된다.
상기 실시예에 있어서 메모리셀어레이가 16블록으로 분할되고 그리고 반도체 기억장치 4M비트의 메모리 용량을 가지는 보기의 설명을 하는 동안 메모리셀어레이는 16블록으로 분할되는 것은 필요치 않고 그리고 반도체 메모리장치는 1개 메모리셀어레이만을 가진다.
단 하나의 메모리셀어레이를 가지는 반도체 기억장치에서는 최상위 어드레스비트와 최하위 열어드레스비트는 단순하게 교환된다.
더욱더 상기 실시예에 있어서는 최상위 행어드레스비트가 메모리셀어레이에서 짝수열 과 홀수열을 지정하기위해 사용되고 이 경우에는 어드레스신호의 비트는 메모리셀어레이에서 선택되는 열을 규정하는 설계에 의존한다.
그래서 상기 실시예에서 같은 효과가 기록과 판독정보의 열어드레스신호로서 어느 행어드레스비트를 사용함으로써 얻을 수가 있다.
상기 실시예에 있어서 전원소비와 피크전류가 DRAM 센스작동에서 인접비트선에서 소음을 증가함이 없이 감축될 수가 있는 구성의 설명을 했다.
그러나 특히 트위스트비트선과 비트위스트비트선이 센스작동에서 피크전류만을 감축하기 위해 바로 바람직하게 교호로 배열될 필요는 없다.
더욱 이 경우에는 짝수열 과 홀수열로 분류하는 것도 필요가 없다.
1메모리어레이블록은 2개 서브영역으로 단순히 분할된다.
제 17 도는 본 발명의 또 다른 실시예의 개념적인 구성을 표시한다.
제 17 도에 있어서 메모리셀어레이(1)는 열어드레스비트로서 최상위 행어드레스비트(RA10)를 사용하는 것에 의해 상부반열과 하부반열로 구분된다.
영역(1)은 RA10="0"에 의해 규정되고 영역Ⅱ는 RA10="1"에 의해 규정된다.
제 18 도는 제 17 도의 개념적인 구성을 구체화한 구성을 표시한다.
제 18 도에 표시된 메모리셀어레이는 4M 비트의 기억용량을 가지고 그리고 제 15a 도와 제 15b 도에 표시된 것과 같은 서브메모리어레이를 포함한다.
제 18 도에 있어서 최상위 내부행어드레스비트(RA10)는 제 15a 도와 제 15b 도에서의 그것과는 다르게 상부반열과 하부반열을 지정하는데 사용된다.
이 구성은 역시 센스동작에 선택된 메모리셀을 포함하는 열그룹을 제1주체에 메모리셀어레이에서 열을 구분하는 것에 의해 센스증폭기의 시프트된 활성화를 주입하는 것을 가능하게 하고 이것에 의해 피크전류를 축소한다.
결과로서 피크전류에 기인하는 축소된 전원전위에 의해 발생되는 센스증폭기의 감도의 열화가 방지될 수 있다.
상기 실시예에 있어서 기억장치로서 DRAM의 설명될 때 본 발명은 그 장치는 어드레스 멀티플렉싱 시스템과 각 열에 제공되는 센스증폭기를 가지는 한 어떤 기억장치에도 적용될 수가 있다.
상기와 같이 본 발명에 의한 1메모리블록은 선택된 메모리셀과 다른 열그룹을 포함하는 열그룹을 위해 센스작동의 개시타이밍을 구별하기 위해 제1열그룹과 제2열그룹으로 분할되고 그래서 센스작동에서 피크전류는 축소될 수가 있다.
특히 센스작동의 타이밍이 트위스트비트선 배열을 가지는 비트선쌍의 제1그룹과 없거나 또는 하나 또는 그 이상의 교차부를 가지는 비트선쌍의 제2그룹에서 다른 구성에 있어서 센스작동에서의 피크전류는 DRAM의 엑세스시간에 악영향을 끼치지 않고 그리고 인접비트선사이의 용량결합의 수단에 의한 비트선 전위의 변동에 의해 기인하는 잘못된 센스작동없이 분산될 수가 있어 그래서 센스작동에서 피크전류를 기인하는 기판전위의 변동에 의해 발생되는 DRAM의 회로의 오동작이 방지될 수가 있고 그리고 소비전류도 대폭으로 저감될 수가 있다.
비록 본 발명이 상세하게 설명하였다 하더라도 설명과 예는 같은 방법이고 그리고 제한의 방법에 의해 취해진 것은 아니고 본 발명의 정신과 범위는 첨부청구범위의 어구에 의해서만 오로지 제한되는 것은 명백히 이해된다.

Claims (16)

  1. 복수행 및 복수열로 된 매트릭스상으로 배치된 복수의 메모리셀(MC)을 갖고, 복수열을 각각 갖는 복수의 열그룹(BL0,
    Figure kpo00112
    , BL2,
    Figure kpo00113
    ,...), (BL1,
    Figure kpo00114
    , BL3,
    Figure kpo00115
    ,...)으로 나누어진 셀어레이(1)와, 상기 복수의 열그룹(BL0,
    Figure kpo00116
    , BL2,
    Figure kpo00117
    ,...), (BL1,
    Figure kpo00118
    , BL3,
    Figure kpo00119
    ,...)의 각 열그룹에 대하여 설치되고, 대응한 열그룹에 있어서의 각 열에 대하여 배치되어 대응한 열에 있어서의 신호전위를 검지증폭하는 센스앰프수단(10)을 복수개 갖는 센스앰프그룹(10-1,10-3,...), (10-2, 10-4,...)과, 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 대응한 행을 선택하는 행선택수단(3)과, 상기 제1의 어드레스 신호와 동시에 주어지는 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 버퍼수단(2)으로부터의 상기 열그룹 지정신호를 받아, 상기 제1의 어드레스 신호와 다른 타이밍으로 주어지는 제3의 어드레스 신호 및 상기 열그룹 지정신호에 응하여 상기 셀어레이(1)의 대응한 열을 선택하는 열선택수단(4)과, 상기 열그룹 지정신호에 의하여 지정되는 열그룹에 대하여 설치된 센스엠프그룹에 있어서의 센스앰프수단을 먼저 활성화시키고, 남아있는 센스엠프그룹에 있어서의 센스앰프수단을 상기 지정된 열그룹에 대하여 설치된 센스앰프 그룹에 있어서의 센스앰프수단과 다른 타이밍에서 활성화시키는 활성화수단(20)과를 구비하는 반도체 기억장치.
  2. 제 1 항에 있어서, 셀어레이(1)는 제1 및 제2의 열그룹을 갖고, 상기 제1의 열그룹은 각각이 적어도 1개소에서 트위스트 된 복수의 비트선쌍(BL0,
    Figure kpo00120
    , BL2,
    Figure kpo00121
    )을 가지며, 상기 제2의 열그룹은 트위스트되지 아니하는 복수의 비트선쌍(BL1,
    Figure kpo00122
    , BL3,
    Figure kpo00123
    ,...)을 갖는 반도체 기억장치.
  3. 제 1 항에 있어서, 활성화수단(20)은, 센스앰프 활성화 신호를 받아 이 신호를 소정시간 지연시키는 지연수단(201)과, 복수의 열그룹에 대하여 각각 설치되고, 열그룹 지정신호에 응하여 상기 지연수단(201)의 출력 및 상기 센스앰프 활성화 신호중의 일방을 선택적으로 대응한 센스앰프 그룹에 있어서의 센스앰프수단(10-1,10-3,…)(10-2,10-4,…)으로 제공하는 수단(203,204,207) (205,206,208)과를 구비하는 반도체 기억장치.
  4. 제 1 항에 있어서, 센스앰프수단(10-1,10-3,…)(10-2,10-4,…)은, 각 센스앰프 그룹마다에 다른 행위에 배치되는 반도체 기억장치.
  5. 제 1 항에 있어서, 셀어레이(1)는 제1 및 제2의 열그룹을 갖고, 제1의 열그룹은 각각이 적어도 1개소에서 트위스트하는 제1의 복수 비트선쌍(BL0,
    Figure kpo00124
    , BL2,
    Figure kpo00125
    ,…)을 가지며, 제2의 열그룹은 제2의 복수비트선쌍(BL1,
    Figure kpo00126
    , BL3,
    Figure kpo00127
    ,…)을 갖고, 상기 제1의 열그룹의 비트선쌍과 제2의 열그룹의 비트선쌍과는 1개 걸러서 배치되어 있는 반도체 기억장치.
  6. 제 5 항에 있어서, 제1의 열그룹에 대하여 설치된 센스앰프그룹에 있어서의 센스앰프수단(10)은 비트선쌍의 일단측에 배치되고, 제2의 열그룹에 대하여 설치된 센스앰프 그룹에 있어서 센스앰프수단(10)은 비트선쌍의 타단측에 배치되는 반도체 기억장치.
  7. 제 5 항에 있어서, 제2의 복수 비트선쌍(10)은, 각각이 1개소의 트위스트하는 부분을 갖는 반도체 기억장치.
  8. 제 5 항에 있어서, 제2의 복수 비트선쌍(10)은, 각각이 1개소 보다도 많은 트위스트하는 부분을 갖는 반도체 기억장치.
  9. 제 1 항에 있어서, 활성화수단(20)은, 적어도 열그룹 지정신호 및 활성화 신호에 응답하여 활성화되어 센스앰프 활성화 신호를 전달하는 제1의 게이트수단(203)과, 상기 센스앰프 활성화 신호를 소정기간 지연시키는 지연수단(201)과, 적어도 상기 열그룹 지정신호 반전신호 및 지연된 활성화 신호에 응답하여 활성화되는 지연수단(201)의 출력을 전달하는 제2의 게이트수단(204)과, 적어도 상기 제1의 게이트수단(203)이나 상기 제2의 게이트수단(204)의 어느 쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호에 대응하는 센스앰프 그룹에 있어서의 센스앰프수단(10-1,10-3,…)으로 전송하는 제3의 게이트수단(207)과, 적어도 상기 열그룹 지정신호의 반전신호 및 상기 활성화 신호에 응답하여 활성화되고, 센스앰프 활성화 신호와 같은 신호를 전달하는 제4의 게이트수단(205)과, 적어도 상기 열그룹 지정신호 및 지연된 활성화 신호에 응답하여 활성화되고, 지연수단(201)의 출력을 전달하는 제5의 게이트수단(206)과, 적어도 상기 제4의 게이트수단(205)이나 상기 제5의 게이트수단(206)의 어느쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호를 상기 센스앰프 그룹과는 다른 센스앰프 그룹에 있어서의 센스앰프수단(10-2,10-4,…)으로 전송하는 제6의 게이트수단(208)과를 구비하는 반도체 기억장치.
  10. 제 1 항에 있어서, 활성화수단(20)은 적어도 열그룹 지정신호에 응답하여 활성화되어 센스앰프 활성화 신호를 전달하는 제1의 AND 게이트수단(203)과, 상기 센스앰프 활성화 신호를 소정기간 지연시키는 지연수단(201)과, 적어도 상기 열그룹 지정신호의 반전신호에 응압하여 활성화되어 지연수단(201)의 출력을 전달하는 제2의 AND 게이트수단(204)과, 적어도 상기 제1의 AND 게이트수단(203)이나 상기 제2의 AND 게이트수단(204)의 어느쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호에 대응하는 센스앰프 그룹에 있어서의 센스앰프수단(10-1,10-3,…)으로 전송하는 제1의 OR 게이트수단(207)과, 적어도 상기 열그룹 지정신호의 반전신호에 응답하여 활성화되고, 센스앰프 활성화 신호와 같은 신호를 전달하는 제3의 AND 게이트수단(205)과, 적어도 상기 열그룹 지정신호에 응답하여 활성화되고, 지연수단(201)의 출력을 전달하는 제4의 AND 게이트수단(206)과, 적어도 상기 제3의 AND 게이트수단(205)이나 상기 제4의 AND 게이트수단(206)의 어느쪽으로부터의 활성화 신호에 응답하여 활성화 신호를 출력하고, 이 활성화 신호를 상기 센스앰프 그룹과는 다른 센스앰프 그룹에 있어서의 센스앰프수단(10-2, 10-4,…)으로 전달하는 제2의 OR 게이트수단(208)과를 구비하는 반도체 기억장치.
  11. 어드레스가 멀티플랙스화 된 반도체 기억장치에 있어서, 복수행 및 복수열로 배치된 복수의 매모리셀(MC)을 가지는 셀어레이(1)와, 제1의 타이밍에서 제공되는 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 대응하는 행을 선택하는 행선택수단(3)과, 상기 제1의 어드레스 신호와 동시에 주어지는 제2의 어드레스 신호에 응답하여 열그룹 지정신호를 발생하고, 이 열그룹 지정신호를 열선택수단(4)으로 제공하는 버퍼수단(2)과, 상기 셀어레이(1)의 각 열에 대하여 설치되고, 대응한 열에 있어서의 신호전위를 검지증폭하는 센스앰프수단(10)과, 상기 열그룹 지정신호에 응답하여 상기 센스앰프수단(10)을 활성화 하는 활성화수단(20)과, 상기 제2의 어드레스 신호 및 제3의 어드레스 신호에 응하여 상기 셀어레이(1)의 대응하는 열을 선택하는 열선택수단(4)과를 구비하는 반도체 기억장치.
  12. 복수행 및 복수열로 이루는 매트릭스상으로 배치된 복수의 메모리셀(MC)을 갖고, 상기 복수열이 제1의 열그룹(BL0,
    Figure kpo00128
    , BL2,
    Figure kpo00129
    ,…)과 제2의 열그룹(BL1,
    Figure kpo00130
    ,BL3,
    Figure kpo00131
    ,…)으로 나누어진 셀어레이(1)와, 상기 제1의 열그룹의 열에 대하여 설치되며, 대응한 열에 있어서의 신호전위를 검지증폭하는 제1의 센스앰프(10-1,10-3,…)와, 제2의 열그룹에 열에 대하여 설치되고, 대응한 열에 있어서의 신호전위를 검지증폭하는 제2의 센스앰프(10-2,10-4,…)와, 제1의 타이밍에서 제공되는 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 행을 선택하는 행선택수단(3)과, 열선택수단(4)과를 구비하는 반도체 기억장치의 동작방법에 있어서, 상기 제1의 어드레스 신호 및 상기 제1의 타이밍과 다른 제2의 타이밍에서 상기 반도체 기억장치로제공되는 제3의 어드레스 신호와 함께 셀어레이 열을 지정하는 제2의 어드레스 신호를 동시에 상기 반도체 기억장치로 제공하는 스텝과, 상기 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 스텝과, 상기 열그룹 지정신호를 상기 열선택수단으로 제공하는 스텝과, 상기 열그룹 지정신호에 응하고, 이 열그룹 지정신호에 의하여 지정된 열그룹 대응한 센스앰프쪽을 먼저 활성화 시키며, 상기 제1의 센스앰프 및 상기 제2의 센스앰프를 다른 타이밍에서 활성화시키는 활성화 스텝과를 구비하는 동작방법.
  13. 제 12 항에 있어서, 활성화 스텝은, 센스앰프 활성화 신호를 지연시키는 스텝과, 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 센스앰프 활성화 신호의 어느쪽이든 1개를 제1의 센스앰프로 전달하는 스텝과, 상기 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 활성화 신호중의 상기 제1의 센스앰프로 전달되는 신호와는 별도의 신호를 제2의 센스앰프로 전달하는 스텝과를 구비하는 동작방법.
  14. 복수행 및 복수열로 된 매트릭스상으로 배치된 복수의 메모리셀(MC)을 갖고, 상기 복수열이, 적어도 1개소에서 트위스트 되는 비트선쌍(BL0,
    Figure kpo00132
    , BL2,
    Figure kpo00133
    ,...)이 배치된 열을 갖는 제1의 열그룹과 트위스트 되지 아니하는 비트선쌍(BL1,
    Figure kpo00134
    , BL3,
    Figure kpo00135
    ,…)이 배치된 열을 갖는 제2의 열그룹으로 나누어지고, 상기 제1의 열그룹의 비트선과 상기 제2의 열그룹의 비트선이 1개 걸러서 배치되어 있는 셀어레이(1)와, 상기 제1의 열그룹의 비트선쌍에 대하여 설치되며, 대응한 비트선쌍에 있어서의 신호전위를 검지증폭하는 제1의 센스앰프(10-1, 10-3,…)와, 상기 제2의 열그룹의 비트선쌍에 대하여 설치되며, 대응한 비트선쌍에 있어서의 신호전위를 검지증폭하는 제2의 센스앰프(10-2,10-4,…)와, 제1의 타이밍에서 제공되는 제1의 어드레스 신호에 응하여 상기 셀어레이(1)의 행의 선택하는 행선택수단(3)과, 열선택수단(4)과를 구비하는 반도체 기억장치의 동작방법에 있어서, 상기 제1의 어드레스 신호 및 상기 제1의 타이밍과 다른 제2의 타이밍에서 상기 반도체 기억장치로 제공되는 제3의 어드레스 신호와 함께 셀어레이 열을 지정하는 제2의 어드레스 신호를 동시에 상기 반도체 기억장치로 제공하는 스텝과, 상기 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 스텝과, 상기 열그룹 지정신호를 상기 열선택수단으로 제공하는 스텝과, 상기 열그룹 지정신호에 응하여, 이 열그룹 지정신호에 의하여 지정된 열그룹에 대응한 센스앰프쪽을 먼저 활성화시키고, 상기 제1의 센스앰프 및 상기 제2의 센스앰프를 다른 타이밍에서 활성화 시키는 활성화 스텝과를 구비하는 동작방법.
  15. 제 14 항에 있어서, 활성화 스텝은, 센스앰프 활성화 신호를 지연시키는 스텝과, 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 센스앰프 활성화 신호의 어느쪽이든 1개를 제1의 센스앰프로 전달하는 스텝과, 상기 열그룹 지정신호에 응하여 상기 센스앰프 활성화 신호든가 상기 지연된 활성화신호증의 상기 제1의 센스앰프로 전달되는 신호와는 별도의 신호를 제2의 센스앰프로 전달하는 스텝과를 구비하는 동작방법.
  16. 복수행 및 복수열로 배치된 복수의 메모리셀(MC)을 갖는 셀어레이(1), 행선택수단(3), 열선택수단(4)과를 구비하는 반도체 기억장치의 동작방법에 있어서, 제1의 어드레스 신호를 받아 상기 셀어레이의 행을 지정하는 행지정신호를 발생하는 스텝과, 상기 제1의 어드레스 신호와 동시에 제2의 어드레스 신호를 받는 스텝과, 상기 제2의 어드레스 신호에 응하여 열그룹 지정신호를 발생하는 스텝과, 상기 열그룹 지정신호를 상기 열선택수단으로 제공하는 스텝과, 상기 제1 및 제2의 어드레스 신호의 타이밍과는 다른 타이밍에서 제3의 어드레스 신호를 받고, 상기 제2의 어드레스 신호 및 상기 제3의 어드레스 신호에 의거하여 상기 셀어레이의 열을 지정하는 열지정신호를 발생하는 스텝과, 상기 열그룹 지정신호에 의하여 지정된 열그룹의 센스앰프를, 상기 열그룹 지정신호에 의하여 지정되지 아니하는 열그룹의 센스앰프를 활성화 하기전에 활성화 하는 스텝과를 구비하는 동작방법.
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