JPH03198287A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリ装置に関し、特に、そ
のセンスアンプの活性化に関する。

〔従来の技術］ 半導体メモリ装置のアドレス指定方式として、ロウアド
レスとカラムアドレスとをそれぞれ別の入力端子を介し
て同時に与える方式と、単一の入力端子を介してロウア
ドレスおよびカラムアドレスをシーケンシャルに入力す
るマルチプレクス方式とが知られる。後者が採用されて
いる例としてダイナミックランダムアクセスメモリ（以
下ＤＲＡＭという）が知られる。

第７図は、一般に知られる、従来のＤ　ＲＡ　Ｍのブロ
ック図である。第７図を参Ｑ４１　シて、このＤＲＡ〜
１は、データ信号をストアするためのメモリセルを備え
たメモリアレイ５８と、メモリセルを選択するためのア
ドレス信号を受けるアドレスバッファ５４と、アドレス
信号をデコードするロウデコーダ５５およびカラムデコ
ーダ５６と、メモリアレイ５８に接続されメモリセルに
ストアされた１５号を増幅して読出すセンスアンプ６３
と、センスアンプ活性化信号発生回路６９とを含む。デ
ータ信号を人力するための人カハッファ５９およびデー
タ１工号を出力するための出力バッフ７６０は、Ｉ１０
ゲート５７を介してメモリアレイ５８に接続される。

アドレスバッファ５４は、外部アドレス信号ｅｘｔ、Ａ
ＯないしＡＩＯおよびリフレッシュカウンタ５３により
発生された内部アドレス信号ＱＯないしＱ９を受けるよ
うに接続される。リフレッシュコントローラ５２は、ク
ロックジェネレータタイミングに応答してリフレッシュ
カウンタ５３を駆動する。

第８図は、第７図に示したＤＲＡＭのメモリアレイ５８
の周辺回路を示す回路図である。また、第９図は、その
動作を説明するためのタイミング図である。これらは、
たとえば、１９８５年に開催された国際固体回路会議（
ｌｓｓｃｃ８５）のダイジェスト・オン・テクニカルペ
ーパース２５２頁ないし２５３真に示されている。

第８図を参照して、ビット線ＢＬｊおよびワード線ＷＬ
ｉとの間にメモリセルＭが接続される。

メモリセルＭは、データ信号をストアするためのキャパ
シタＣｓと、スイッチングのためのＮＭＯＳトランジス
タＱｓとを含む。センスアンプ６３は、ビット線ＢＬｊ
およびＢＬｊとの間に接続されたＣＭＯＳフリップフロ
ップを含む。このＣＭＯＳフリップフロップは、ＰＭＯ
ＳトランジスタＱ３およびＱ４により構成されたＰチャ
ネルセンスアンプと、ＮＭＯＳトランジスタＱ１および
Ｑ２により構成されたＮチャネルセンスアンプとを含む
。このＣＭＯＳフリップフロップは、ＰＭＯＳトランジ
スタＱｌｌおよびＮＭＯＳトランジスタＱ１２を介して
電源Ｖｃｃおよび接地Ｖｓｓに接続される。トランジス
タＱｌｌおよびＱ１２は、各ゲートがセンスアンプ活性
化信号ＳｏおよびＳＯを回路６９から受けるように接続
される。センスアンプ６３は、活性化信号ＳｏおよびＳ
ｏによるトランジスタＱｌｌおよびＱ１２がオンするこ
とにより活性化される。

動作において、第９図に示すように、信号ＲＡＳの立下
がりに応答してロウアドレス信号が入力され、信号ＣＡ
Ｓの立下がりに応答してカラムアドレス信号が人力され
る。信号ＥＱおよびＰＲの立下がりに応答してビット線
ＢＬｊおよびＢＬｊならびにセンスアンプ活性化線Ｓｎ
およびＳｐのイコライズおよびプリチャージが終了する
。ワード１ｌＷＬｉの電位はロウアドレスに応答して立
上がり、一方、信号Ｙｊはカラムアドレスに応答して立
上がる。センスアンプ６３は信号ＳＯおよびＳｏに応答
して活性化され、ビット線ＢＬｊおよびＢＬｊ間の電位
差が増幅される。トランジスタＱ８およびＱ９は、信号
Ｙｊの立上がりに応答してオンするので、■１０ゲート
回路５７を介して増幅されたデータ信号が１１０線対に
与えられる。

第１０図は、第７図に示したメモリアレイ５８のメモリ
セル領域とアドレス信号との対応関係を示す概念図であ
る。第１０図に示したように、メモリアレイ５８は、カ
ラムアドレスＣＡ９の「０」によって指定されるメモリ
セル領域Ｉと、カラムアドレスＣＡ９の「１」により指
定される領域■とを含む。ロウデコーダ５５にはロウア
ドレスＲＡＯないしＲＡ９が与えられる。一方、カラム
デコーダ５６には、カラムアドレスＣＡＯないしＣＡ９
が与えられる。

第１１図は、第１０図に示した領域Ｉおよび■を部分的
に示す回路図である。領域１には、ビット線対ＢＬおよ
びＢＬごとに接続された、メモリセルＭＡＩないしＭＡ
口と、センスアンプＳＡＩないしＳ　Ａ　ｎとが設けら
れ、同様に、領域Ｈには、メモリセルＭＢないしＭＢｎ
と、センスアンプＳＢ１ないしＳ　Ｂ　ｎとが設けられ
る。センスアンプｌＩ］；性化線ＳｎはトランジスタＱ
１２を介して接地Ｖｓｓに接続され、活性化線Ｓ　Ｉ）
はトランジスタＱｌｌを介して７１ＳＦｉ、ｖＣＣに接
続される。各メモリセルおよびセンスアンプは、第８図
に示したものと同様の回路構成を有する。

［発明が解決しようとする課題］ 第１１図に見られるように、従来のＤＲＡＭでは、領域
！および■に設けられたセンスアンプＳ＾１ないしＳＡ
ｎおよびＳＢＩないしＳＢｎが共通のセンスアンプ活性
化１ｉｌｓｎおよびＳｐに接続されている。したがって
、領域Ｉおよび■内のすべてのセンスアンプが活性化信
号ＳｏおよびＳ。

に応答してほぼ同時に活性化される。その結果、第９図
に示したようなセンスアンプにより消費される電流Ｉｓ
のピーク値Ｉａが現われる。このような消費電流Ｉｓの
急激な増加は、電源電圧のＬ（下を引き起こし、また、
電源電圧の低下によりセンスアンプの感度の低下をも招
く。

第１２図は、従来のセンスアンプ活性化方式が適用され
た場合における４メガピッｌ−ＤＲＡＭのブロック図で
ある。上記の説明では、説明を簡単化するため簡単化さ
れた図を用いて説明がなされたが、実際の４メガビツト
のＤＲＡＭの場合ではこの図に示すようになる。この図
において、ＲＤはロウデコーダを示し、ＣＤはカラムデ
コーダを示し、ＳＡはセンスアンプを示す。たとえば、
ロウアドレスＲＡ８が「０」かつＲＡ９が「１」のとき
、領域＃４内のセンスアンプが同時に活性化される。各
ロウデコーダＲＤはロウアドレスＲＡＯないしＲＡ７に
応答して２５６本のワード線の１つを選択する。各カラ
ムデコーダＣＤはカラムアドレスＣＡＯないしＣＡ９に
応答してピッ！・線対を選択する。各領域内に１０２４
のセンスアンプが設けられる。

動作において、ロウアドレスＲＡＯないしＲＡ７が「０
」かつＲＡ８ないしＲＡｌｏが「１」のとき、領域＃４
中の０番目のワード線が選択される。ビット線対にメモ
リセルからの微小な電位差が現われた後にセンスアンプ
が活性化される。すなわち、４つの領域＃４においてセ
ンスアンプが同時に活性化されるので、１０’３６　（
−１０２４Ｘ４）のセンスアンプが同時に活性化される
。センスアンプの活性化の後、たとえばカラムアドレス
ＣＡＯないしＣＡ１０の「０」が与えられたとき、カラ
ムデコーダＣＡにより０番目のカラムが選択され、ビッ
ト線対の増幅された電位差がｌ１０ｔ’ｘ対に与えられ
る。その結果、４本の！１０線対を介して４ビツトのデ
ータ信号がメモリセルから読出されることになるが、ロ
ウアドレスＲＡＩＯが「１」かつカラムアドレスＣＡｌ
０が「０」のときでは、領域＃４内のメモリセルからの
データのみが読出されることになる。

このように、４メガビツトＤ　ＲＡ　Ｍにおいて４０９
６のセンスアンプが同時に活性化されるので、活性化に
要する過大なピーク電流が消費される。

その結果、前述の問題に加えて、過大な電流により生じ
るノイズの発／ＣがＤＲＡＭの動作を妨げ、動作上の信
頼性が低下される。

上記のような問題点を解決するため、本願出願人は、先
に特願昭６３−２２４１０６号を出願し、アドレス信号
に応答して各領域の活性化タイミングを異ならしめる提
案を行なっている。しかしながら、この先の出願では、
活性化タイミングが異ならしめられるべき領域の指定が
カラムアドレスに応答してなされるので、メモリセルか
らのデータの読出が遅延されるという問題があった。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、センスアンプの
活性化により生ずる消費電流のピーク値を減じ、かつ、
読出遅延を防ぐことを目的とする。

［課題を解決するための手段］ この発明にかかる半導体メモリ装置は、データ信号をス
トアするための複数のメモリセルが行方向および列方向
に配設されたメモリアレイを含む。

メモリアレイは、アドレス信号により指定されるメモリ
セルを含む第１のアレイ領域と、その指定されたメモリ
セルを含まない第２のアレイ領域とを含む。アドレス信
号は、ｊｊＪｉ向および列方向のうち一方方向に配設さ
れたメモリセルを指定するための第１の指定１３号と、
他方方向に配設されたメモリセルを指定するための第２
の指定信号とを含む。第１の指定信号は第２の指定信号
よりも先に与えられる。この甲導体メモリ装置は、さら
に、第１のアレイ領域中のメモリセルにストアされたデ
ータ信号を増幅する第１の増幅手段と、第２のアレイ領
域中のメモリセルに接続されたデータ信号を増幅する第
２の増幅手段と、第１の指定伝号に応答して第１の増幅
手段および第２の増幅手段をこの順序で活性化する順次
活性化手段とを含む。

［作用］ この発明における半導体メモリ装置では、アドレス信号
のうち先に与えられる第１の指定信号に応答して順次活
性化手段が第１の増幅手段および第２の増幅手段をこの
順で活性化させる。しだがって、活性化により消費電流
が分割されるので、活性化に要する消費電流のピーク値
を減じることができる。同時に、順次活性化手段による
活性化が先に与えられる第１の指定信号に応答して行な
われるので、データ信号の読出が遅延されるのが防がれ
る。

［発明の実施例］ 第１図は、この発明の一実施例を示すＤＲＡＭのブロッ
ク図である。第１図を参照して、第７図に示した従来の
ＤＲＡＭと比較して異なる点は以下のとおりである。セ
ンスアンプ活性化ｆＪ号発生回路６９の出力に活性化信
号のためのタイミング制御回路７０が接続される。制御
回路７０は、センスアンプ活性化信号Ｓｏおよびロウア
ドレスＲＡ１０を受け、タイミング制御された活性化信
号ＳＯ＾、Ｓｏ＾ｌｓＯ［１およびＳ。［１をセンスア
ンプ６３に供給する。カラムデコーダ５６は、カラムア
ドレスＣＡＯないしＣａ２およびロウアドレスＲＡＩＯ
を受けるように接続される。Ｉ１０コントローラ６５は
、カラムアドレスＣＡ９およびＣＡｌ０を受けるように
接続される。

第２図は、第１図に示したタイミング制御回路７０の例
を示す回路図である。第２図を参照して、タイミング制
御回路７０は、４つのＡＮＤゲート７１ないし７４と、
２つのＯＲゲート７５および７６と、遅延素子７７ない
し７９と、インバータ８０ないし８２とを含む。この回
路の動作の説明はタイミング図を参照して後になされる
。

第３図は、第１図に示したＤ　ＲＡ　Ｍにおけるロウア
ドレスＲＡＩＯとメモリセル領域ｌおよび■との関係を
示す概念図である。第３図に示すように、メモリアレイ
５８は、ロウアドレスＲＡＩＯの「０」により指定され
る領域ｌと、ロウアドレスＲＡＩＯの「１」により指定
される領域■とに分割される。このような分割は、カラ
ムデコーダ５６がロウアドレスＲＡＩＯに応答して動作
することにより実現される。

第４図は、第１図に示したメモリアレイ５８およびセン
スアンプ６３の１１域１および■に相当する部分の回路
図である。第４図を参照して、領域Ｉ内に設けられたセ
ンスアンプＳＡＩないしＳＡｎはセンスアンプ活性化線
ＳＰＡおよびＳＮＡに接続される。一方、領域■内に設
けられたセンスアンプＳＢＩおよびＳＢｎは活性化線Ｓ
Ｐ［１および１１３に接続される。各活性化線Ｓ１１＾
は、それぞれＰＭＯ３）ランジスタＱ２１およびＮＭＯ
ＳトランジスタＱ２２により駆動される。一方、各活性
化！１ｓｒ６およびＳＮ、は、それぞれＰＭＯＳトラン
ジスタＱ２３およびＮＭＯＳトランジスタＱ２４により
駆動される。各トランジスタＱ２１、Ｑ２２．Ｑ２３お
よびＱ２４は、それぞれタイミング１１１　Ｉ１１回路
７０から与えられる活性化信号５ｌｌＡ＋　　５ＯＡＩ
　　Ｓｏａおよび５ｏｆｔに応答して動作する。

第５図は、第１図に示したＤＲＡＭの動作を説明するた
めのタイミング図である。以下に、第１図ないし第５図
を参照して、動作について説明する。なお、以下の説明
では、第３図に示したメモリセル領域１内にロウアドレ
スおよびカラムアドレスによって指定されるメモリセル
が存在するものと仮定する。すなわち、カラムデコーダ
５６は、ロウアドレスＲＡＩＯの「０」に応答して、領
域夏を選択する信号Ｙ　ｍを出力する。

動作において、信号ＲＡＳの立下がりに応答してロウア
ドレスＲＡＯないしＲＡＩＯが入力される。一方、信号
ＣＡＳの立下がりに応答して、カラムアドレスＣＡＯな
いしＣＡｌ０が入力される。

ロウデコーダ５５は、ロウアドレスＲＡＯないしＲＡ９
に応答して１本のワード線ＷＬを立上げる。

ワード線ＷＬの立上がりの後、センスアンプ活性化信号
発生回路６９が活性化信号Ｓｏを立上げる。

タイミング制御回路７０は、信号Ｓｏに応答してタイミ
ング制御された１１号Ｓ。Ａ　＊　　Ｓｏ　Ａ　＋　　
Ｓ。

ＢおよびＳＯａを出力する。タイミング制御回路７０は
、第２図に示したような回路構成を有しているので、第
５図に示すようにタイミング制御されたこれらの信号を
出力する。その結果、第４図に示したセンスアンプＳＡ
ＩないしＳＡｎが先に活性化され、その後センスアンプ
ＳＢＩないしＳＢ　ｎが活性化される。このようにセン
スアンプかが２つのグループに分けられ、かつ、各グル
ープが異なったタイミングで活性化されるので、第５図
に示したように活性化によって消費される電流Ｉｓは２
つに分割される。すなわち、Ｉａ／２の値を有する２つ
のピーク電流が消費される。第９図に示した従来のＤＲ
ＡＭにおいて消費される電流Ｉｓと比較すると、ピーク
値が半減されていることが指摘される。したがって、電
源電圧が低下するのが防がれ、その結果、センスアンプ
の感度の低下も防がれる。これに加えて、消費されるピ
ーク？ｌｉ流が減少されるので、ＤＲＡＭ内において発
生されるノイズが減じられる。

上記の利点に加えて、第１図１こ示したＤＲＡＭは、前
述の本願出願人による特願昭６３−２２４１０６号に示
した提案と比較すると、さらに以下のような利点を有す
る。前述のように、ロウアドレスおよびカラ本アドレス
によって指定されるメモリセルが含まれた領域Ｉのセン
スアンプＳＡＩないしＳＡｎは、必ず領域■のセンスア
ンプＳＢ１ないしＳＢｎの活性化に先立って活性化され
る。

領域Ｉの指定は、カラムアドレスよりも先に入力される
ロウアドレスのＲＡＩＯに応答してカラムデコーダ５６
により行なわれる。すなわち、カラムアドレスが入力さ
れるまたはされないに依存することなく領域１のセンス
アンプＳＡＩないしＳＡｎの活性化が開始される。この
ことは、ロウアドレスおよびカラムアドレスによって指
定されたメモリセルから読出されるべきデータ信号をセ
ンスアンプＳＡＩないしＳＡｎによりより早く増幅でき
ることを意味する。その結果、先の特願昭６３−２２４
１０６号による提案よりも、読出速度がより高められる
。その埋山は、先の提案ではカラムアドレスの供与に応
答して領域Ｉに相当する部分のセンスアンプの活性化が
開始されるからである。

第５図に示したタイミング図には、領域■内にロウアド
レスおよびカラムアドレスによって指定されたメモリセ
ルが存在する場合も示されている。

この場合では、領域■内のセンスアンプＳＢＩないしＳ
Ｂｎを領域ｌ内のセンスアンプＳＡＩないしＳＡｎより
も先に活性化させるため、タイミング制御された信号Ｓ
。［１およびＳ。［１が信号Ｓ。

、およびＳ。Ａよりも先に変化する。

第６図は、この発明が４メガビツトのＤ　ＲＡ　Ｆｖｌ
に適用された場合の別の実施例における、ロウアドレス
およびカラムアドレスとメモリセル領域との関係を示す
概念図である。第６図および第１２図を比較するとわか
るように、ロウアドレスＲＡ１０およびカラムアドレス
ＣＡ９．ＣＡｌ０によって指定されるメモリセル領域が
変更されていることが指摘される。このことは、同じア
ドレス信号が与えられても、各場合において異なった位
置に配設されたメモリセルが指定されることを意味する
。しかしながら、ＤＲＡＭの使用者はこのことに何ら考
慮を払う必要がないことはいうまでもない。

なお、上記の説明は、ＤＲＡＭを一例としてなされたが
、この発明は一般にアドレスマルチプレクス方式に従っ
てアドレス信号が入力される半導体メモリに適用するこ
とができる。

［発明の効果〕 以上のように、この発明によれば、アドレス信号として
先に与えられる第１の指定信号に応答して、アドレス信
号により指定されたメモリセルを含ム領域のための増幅
手段か指定されない領域のための増幅手段より先にｔｌ
−性能されるので、・Ｆ、ｉ体メモリにおいて、センス
アンプの活性化により生ずる消費電流のピーク値を減じ
、かつ、読出速度を高めることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＤＲＡＭのブロッ
ク図である。第２図は、第１図に示した活性化信号制御
回路の例を示す回路図である。第３図は、第１図に示し
たＤＲＡＭにおけるロウアドレスとメモリセル領域との
関係を示すＩＩ！念図である。第４図は、第１図に示し
たＤＲＡＭのメモリセルおよびセンスアンプ周辺の回路
図である。 第５図は、第１図に示したＤＲＡＭの動作を説明するた
めのタイミング図である。第６図は、この発明が４メガ
ビツトのＤ　ＲＡ　Ｍに適用された場合の実施例におけ
るアドレス信号とメモリセル領域との関係を示す概念図
である。第７図は、従来のＤＲＡＭのブロック図である
。第８図は、メモリセルにストアされたデータ信号の読
出を説明するための従来の回路図である。第９図は、第
８図に示した回路の動作を説明するためのタイミング図
である。第１０図は、メモリセル領域とアドレス信号と
の対応関係を示す概念図である。第１１図は、メモリセ
ルおよびセンスアンプの周辺の従来の回路図である。第
１２図は、従来の４メガビツトのＤ　ＲＡ　Ｍにおける
アドレス信号とメモリセル領域との関係を示す概念図で
ある。 図において、５５はロウデコーダ、５６はカラムデコー
ダ、５８はメモリアレイ、６３はセンスアンプ、６９の
センスアンプ活性化信号発生回路、７０は活性化信号制
御回路である。

Claims (1)

1. 【特許請求の範囲】 データ信号をストアするための複数のメモリセルが行方
   向および列方向に配設されたメモリアレイと、 前記メモリアレイ中のメモリセルを指定するためのアド
   レス信号を受ける手段とを含み、 前記メモリアレイは、前記アドレス信号により指定され
   たメモリセルを含む第１のアレイ領域とその指定された
   メモリセルを含まない第２のアレイ領域とを含み、 前記アドレス信号は、前記メモリアレイ中で行方向およ
   び列方向のうち一方方向に配設されたメモリセルを指定
   するための第１の指定信号と、他方方向に配設されたメ
   モリセルを指定するための第２の指定信号とを含み、前
   記第１の指定信号は前記第２の指定信号よりも先に与え
   られ、 前記メモリアレイの前記第１のアレイ領域に接続され、
   前記第１のアレイ領域中のメモリセルにストアされたデ
   ータ信号を増幅する第１の増幅手段と、 前記メモリアレイの前記第２のアレイ領域に接続され前
   記第２のアレイ領域中のメモリセルにストアされたデー
   タ信号を増幅する第２の増幅手段と、 前記第１および第２の増幅手段に接続され、前記第１の
   指定信号に応答して前記第１の増幅手段および前記第２
   の増幅手段をこの順序で活性化する順次活性化手段とを
   含む、半導体メモリ装置。