JPS63191393A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63191393A JPS63191393A JP62023934A JP2393487A JPS63191393A JP S63191393 A JPS63191393 A JP S63191393A JP 62023934 A JP62023934 A JP 62023934A JP 2393487 A JP2393487 A JP 2393487A JP S63191393 A JPS63191393 A JP S63191393A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- block
- blocks
- sense
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims abstract description 18
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、メモリセルアレ
イの分割動作を行なう半導体記憶装置に関するものであ
る。
イの分割動作を行なう半導体記憶装置に関するものであ
る。
近年、たとえばダイナミック型ＭＯ３−ＲＡＭ等の高集
積メモリ装置では、その高集積化の進展に伴い、低消費
電力化が望まれている。ダイナミック型ＭＯ３−ＲＡＭ
では、その総消費電流のうち、ビット線の充放電電流が
占める割合が大きい。
積メモリ装置では、その高集積化の進展に伴い、低消費
電力化が望まれている。ダイナミック型ＭＯ３−ＲＡＭ
では、その総消費電流のうち、ビット線の充放電電流が
占める割合が大きい。
そこで、各アクティブサイクルで、入力アドレスに関係
するメモリセルアレイブロックのみを動作させ、他は動
作させないで、ビット線充放電電流を１／２．３／４等
に低減すること（以下「メモリセルアレイの分割動作」
という）が行なわれている。第７図および第８図にこの
従来例を示す。
するメモリセルアレイブロックのみを動作させ、他は動
作させないで、ビット線充放電電流を１／２．３／４等
に低減すること（以下「メモリセルアレイの分割動作」
という）が行なわれている。第７図および第８図にこの
従来例を示す。
第７図は例えばＩＭビットダイナミックＭＯ３・ＲＡＭ
の場合を示すもので、全メモリセルアレイは、ロウアド
レスＲＡＳ （８はアドレスの８ビツト目であることを
表わす）、コラムアドレスＣＡ８により、ロウブロック
ＲＢＩ−ＲＢ４．コラムブロックＣＢＩ〜ＣＢ２のよう
に分割されている。この場合、ＲＢＩ、ＲＢ３はＲＡ８
＝０に対応するロウブロック、ＲＢ２．ＲＢ４はＲＡ８
＝１に対応するロウブロックである。したがって、例え
ば外部ロウアドレス人力ＲＡ８＝１の場合、ＲＡ８＝０
のロウブロックＲＢ１．ＲＢ３に対応するメモリセルア
レイブロックＭＢ１ａ、ｌｂ。
の場合を示すもので、全メモリセルアレイは、ロウアド
レスＲＡＳ （８はアドレスの８ビツト目であることを
表わす）、コラムアドレスＣＡ８により、ロウブロック
ＲＢＩ−ＲＢ４．コラムブロックＣＢＩ〜ＣＢ２のよう
に分割されている。この場合、ＲＢＩ、ＲＢ３はＲＡ８
＝０に対応するロウブロック、ＲＢ２．ＲＢ４はＲＡ８
＝１に対応するロウブロックである。したがって、例え
ば外部ロウアドレス人力ＲＡ８＝１の場合、ＲＡ８＝０
のロウブロックＲＢ１．ＲＢ３に対応するメモリセルア
レイブロックＭＢ１ａ、ｌｂ。
３ａ、３ｂは動作が不要であり、これらに対してはセン
スアンプ駆動信号φ、が活性化されず、ビット線はプリ
チャージ状態に保たれる。この゛ようすを第９図に示す
。
スアンプ駆動信号φ、が活性化されず、ビット線はプリ
チャージ状態に保たれる。この゛ようすを第９図に示す
。
第９図において、（ａ）はロウアドレス・ストローブ（
ＲＡＳ）信号を示し、（ｂ）はコラムアドレス・ストロ
ーブ（τズ１）信号、（Ｃ）はアドレスデータ、［ｄ）
はアドレスデータの８ビツト目、（ｅ）はＲＡ８＝１の
ブロックに対するセンスアンプ駆動信号φ、３、（ｆ）
はＲＡ８−０のブロックに対するセンスアンプ駆動信号
Ｔπ、（幻はビット線対ＢＬ、πτ上の信号、（ｈｌは
プリチャージ信号φ、ｒを示す。第９図（ｇ）の曲線Ｓ
ｌ、３３はＲＡ８＝１のブロックに対応し、点線Ｓ２は
ＲＡ８＝０のブロックに対応するものである。すなちＲ
Ａ８＝１のブロックが選択されている場合は、ＲＡ８＝
１に対応するＢＬ。
ＲＡＳ）信号を示し、（ｂ）はコラムアドレス・ストロ
ーブ（τズ１）信号、（Ｃ）はアドレスデータ、［ｄ）
はアドレスデータの８ビツト目、（ｅ）はＲＡ８＝１の
ブロックに対するセンスアンプ駆動信号φ、３、（ｆ）
はＲＡ８−０のブロックに対するセンスアンプ駆動信号
Ｔπ、（幻はビット線対ＢＬ、πτ上の信号、（ｈｌは
プリチャージ信号φ、ｒを示す。第９図（ｇ）の曲線Ｓ
ｌ、３３はＲＡ８＝１のブロックに対応し、点線Ｓ２は
ＲＡ８＝０のブロックに対応するものである。すなちＲ
Ａ８＝１のブロックが選択されている場合は、ＲＡ８＝
１に対応するＢＬ。
丁Ｔ線上の信号はｒＨＪレベル又はｒＬＪレベルである
が、ＲＡ８＝Ｏに対応するＢＬ、πτ綿線上信号は中間
レベルとなる。
が、ＲＡ８＝Ｏに対応するＢＬ、πτ綿線上信号は中間
レベルとなる。
第８図は第７図に示す半導体記憶装置の一部を詳細に示
す回路図である。第８図に示すように、この半導体記憶
装置は、複数のビット線対ＢＬ。
す回路図である。第８図に示すように、この半導体記憶
装置は、複数のビット線対ＢＬ。
■τ、・・・と、このビット線対と交差して配置された
複数のワード線ＷＬ、 ・・・と、ビット線とワード
線の交点に配置されたメモリセルＭＣと、ビット線対ご
とに配置されたセンスアンプ駆動信号φ３が入力される
トランジスタｌの動作に応答してビット線電位を検知・
増幅するセンスアンプＳＡと、コラムアドレスに従って
選択されるコラムデコーダ出力を受はビット線対ＢＬ、
百工をデータ線対Ｉ１０．Ｉ１０に接続するためのゲー
トトランジスタＧＴ、σ〒と、プリチャージクロック信
号φ９、を受はビット線対ＢＬ、百τをショートして（
１／ ２ ） Ｖｃｃ （Ｖｃｃは電源電圧）のプリチ
ャージするためのプリチャージトランジスタＰＲＴとか
ら成っている。第８図に示すように、センスアンプＳＡ
からゲートトランジスタＧＴ、ＧＴまではメモリセルア
レイブロックＭＢを構成する。
複数のワード線ＷＬ、 ・・・と、ビット線とワード
線の交点に配置されたメモリセルＭＣと、ビット線対ご
とに配置されたセンスアンプ駆動信号φ３が入力される
トランジスタｌの動作に応答してビット線電位を検知・
増幅するセンスアンプＳＡと、コラムアドレスに従って
選択されるコラムデコーダ出力を受はビット線対ＢＬ、
百工をデータ線対Ｉ１０．Ｉ１０に接続するためのゲー
トトランジスタＧＴ、σ〒と、プリチャージクロック信
号φ９、を受はビット線対ＢＬ、百τをショートして（
１／ ２ ） Ｖｃｃ （Ｖｃｃは電源電圧）のプリチ
ャージするためのプリチャージトランジスタＰＲＴとか
ら成っている。第８図に示すように、センスアンプＳＡ
からゲートトランジスタＧＴ、ＧＴまではメモリセルア
レイブロックＭＢを構成する。
上記のような従来装置では、第７図に示すように、ＲＡ
８＝１の場合はセンスアンプ５Ａ２ａ。
８＝１の場合はセンスアンプ５Ａ２ａ。
５Ａ２ｂ、５Ａ４ａ、５Ａ４ｂが同時に駆動されるので
、分割動作といえども、センス時のピーク電流が大きく
、多数のメモリを実装したメモリボードにおいては、こ
れにより電源に大きな雑音が生じ、誤動作するおそれが
あるという問題があった。
、分割動作といえども、センス時のピーク電流が大きく
、多数のメモリを実装したメモリボードにおいては、こ
れにより電源に大きな雑音が生じ、誤動作するおそれが
あるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、センス時のピーク電流を大幅に
減少させ、動作を安定化させることのできる半導体記憶
装置を提供することにある。
の目的とするところは、センス時のピーク電流を大幅に
減少させ、動作を安定化させることのできる半導体記憶
装置を提供することにある。
このような目的を達成するために本発明は、複数のワー
ド線および複数のビット線と、これらワード線とビット
線の交点に接続された複数のメモ。
ド線および複数のビット線と、これらワード線とビット
線の交点に接続された複数のメモ。
リセルとを含むメモリセルアレイを有し、このメモリセ
ルアレイは複数のブロックに分割され、各アクティブサ
イクル毎に複数のブロックのうちの一部のブロックが選
択的に動作する半導体記憶装置において、選択されたブ
ロックの中でも選択されたデータ線を含むブロックのセ
ンスアンプがセンスを最も早（終了し、その他のブロッ
クはそれよりも遅延してセンスが終了するようにしたも
のである。
ルアレイは複数のブロックに分割され、各アクティブサ
イクル毎に複数のブロックのうちの一部のブロックが選
択的に動作する半導体記憶装置において、選択されたブ
ロックの中でも選択されたデータ線を含むブロックのセ
ンスアンプがセンスを最も早（終了し、その他のブロッ
クはそれよりも遅延してセンスが終了するようにしたも
のである。
本発明に係わる半導体記憶装置においては、センスアン
プ駆動信号はブロック選択信号によりデコードされ、活
性化されたセンスアンプ駆動信号は更に最上位アドレス
によりデコードされる。
プ駆動信号はブロック選択信号によりデコードされ、活
性化されたセンスアンプ駆動信号は更に最上位アドレス
によりデコードされる。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図は例えばＩＭビットダイナミックＭＯ８−Ｒ
ＡＭの場合を示すもので、全メモリアレイは、ロウアド
レスＲＡ８ （ブロック選択信号）および最上位のロウ
アドレスＲＡ９により、同図のように分割されている。
す。第１図は例えばＩＭビットダイナミックＭＯ８−Ｒ
ＡＭの場合を示すもので、全メモリアレイは、ロウアド
レスＲＡ８ （ブロック選択信号）および最上位のロウ
アドレスＲＡ９により、同図のように分割されている。
第１図において、ＲＢＩ 〜ＲＢ６はロウブロック、５
Ａ１ａ、５Ａ１ｂ〜５Ａ４ａ、５Ａ４ｂはセンスアンプ
、ＭＢｌａ、ＭＢｌｂ 〜ＭＢ４ａ、ＭＢ４ｂはメモリ
セルアレイブロック、ＣＤＩ〜ＣＤ４はコラムデコーダ
、ＲＤはロウデコーダである。第１図の装置の基本的動
作については従来例と同一であるので省略する。
Ａ１ａ、５Ａ１ｂ〜５Ａ４ａ、５Ａ４ｂはセンスアンプ
、ＭＢｌａ、ＭＢｌｂ 〜ＭＢ４ａ、ＭＢ４ｂはメモリ
セルアレイブロック、ＣＤＩ〜ＣＤ４はコラムデコーダ
、ＲＤはロウデコーダである。第１図の装置の基本的動
作については従来例と同一であるので省略する。
センスアンプ駆動信号は従来例ではＲＡ８のみでデコー
ドされていて、センスアンプ駆動信号φ。
ドされていて、センスアンプ駆動信号φ。
が入力されるトランジスタはトランジスタ１の１個であ
ったが（第８図参照）、本実施例においては、第２図に
示すように、センスアンプ駆動信号が入力されるトラン
ジスタは、信号φ１１．φ。が入力されるトランジスタ
２．３の２゛個とした。第２図において第８図と同一部
分又は相当部分には同一符号が付しである。
ったが（第８図参照）、本実施例においては、第２図に
示すように、センスアンプ駆動信号が入力されるトラン
ジスタは、信号φ１１．φ。が入力されるトランジスタ
２．３の２゛個とした。第２図において第８図と同一部
分又は相当部分には同一符号が付しである。
また、第３図（ａｌ、 （ｂｌに示すように、各ブロッ
クのセンスアンプ駆動信号φｓｅ＠□ φｍ＠Ｏｂ＊
φｍ１１１ｍ、φｓａ＋ｂ （φＳＲＯｍ＋ φ％
１ｌＯ１＋ φ３８１１ φ１ｌｌｌｂ）は、セン
スアンプ駆動信号φ３．φＳ＋ ＲＡ８．ＲＡ８および
ＲＡ９．ＲＡ９でデコードされている。しかもＲＡ９．
ＲＡ９によるデコードでは、センス時間の長短という形
でデコードされる。
クのセンスアンプ駆動信号φｓｅ＠□ φｍ＠Ｏｂ＊
φｍ１１１ｍ、φｓａ＋ｂ （φＳＲＯｍ＋ φ％
１ｌＯ１＋ φ３８１１ φ１ｌｌｌｂ）は、セン
スアンプ駆動信号φ３．φＳ＋ ＲＡ８．ＲＡ８および
ＲＡ９．ＲＡ９でデコードされている。しかもＲＡ９．
ＲＡ９によるデコードでは、センス時間の長短という形
でデコードされる。
なお、第４図は動作の概要を示す波形図で、（ａｌはロ
ウアドレス・ストローブ信号ＲＡＳ、（ｂ）および（Ｃ
）はセンスアンプ駆動信号φ３．およびφ、を示す。
ウアドレス・ストローブ信号ＲＡＳ、（ｂ）および（Ｃ
）はセンスアンプ駆動信号φ３．およびφ、を示す。
センスアンプ駆動信号φｆｉｌｌ１ｍ＋ φ５ｆｉｌ
ｂはＲＡ８＝１．ＲＡ９＝１のブロックすなわちロウブ
ロックＲＢ４に対するものであり、センスアンプ駆動信
号φｉｌｌ＋１１１＋ φ１．。、はＲＡ８＝１．Ｒ
Ａ９＝ＯのブロックすなわちロウブロックＲＢ２に対す
るもの、センスアンプ駆動信号’ｌ’ ｔｌ１ｍ＋
’ｌ’＠Ｂ−はＲＡ８＝０．ＲＡ９＝１のブロックすな
わちロウブロックＲＢ３に対するもの、センスアンプ駆
動信号φｔ８゜１．「５−はＲＡ８＝０．ＲＡ９＝０の
ブロックすなわちロウブロックＲＢＩに対するものであ
る。
ｂはＲＡ８＝１．ＲＡ９＝１のブロックすなわちロウブ
ロックＲＢ４に対するものであり、センスアンプ駆動信
号φｉｌｌ＋１１１＋ φ１．。、はＲＡ８＝１．Ｒ
Ａ９＝ＯのブロックすなわちロウブロックＲＢ２に対す
るもの、センスアンプ駆動信号’ｌ’ ｔｌ１ｍ＋
’ｌ’＠Ｂ−はＲＡ８＝０．ＲＡ９＝１のブロックすな
わちロウブロックＲＢ３に対するもの、センスアンプ駆
動信号φｔ８゜１．「５−はＲＡ８＝０．ＲＡ９＝０の
ブロックすなわちロウブロックＲＢＩに対するものであ
る。
各センスアンプ駆動信号のレベルと選択ブロックとの関
係を表に示す。
係を表に示す。
この表の意味するところを次に説明する。例えばセンス
アンプ駆動信号φｍｍ１ｍの場合、（Ｒ＾８． ＲＡ９
）の組合せが（１，１） （１，０）の場合はそのレベ
ルが「Ｈ」となり、（ＲＡＳ、ＲＡ９）の組合せが（０
，０） （０，１）の場合はそのレベルがｒＬＪとなる
ことを意味する。
アンプ駆動信号φｍｍ１ｍの場合、（Ｒ＾８． ＲＡ９
）の組合せが（１，１） （１，０）の場合はそのレベ
ルが「Ｈ」となり、（ＲＡＳ、ＲＡ９）の組合せが（０
，０） （０，１）の場合はそのレベルがｒＬＪとなる
ことを意味する。
次に具体的な動作について説明する。例えばＲＡ１＝１
の場合、ＲＡ８瑠１．ＲＡ９＝１のブロックすなわちロ
ウブロックＲＢ４（センスアンプ５Ａ４ａ、５Ａ４ｂ）
では、トランジスタ２．３を駆動するセンスアンプ駆動
信号φ、□、、φ２，１ｂが両方ともｒＨＪとなり、セ
ンス時間が最も早く終了する。これに比べ、ＲＡ８＝１
．ＲＡ９＝０のブロックすなわちロウブロックＲＢ２（
センスアンプ５Ａ２ａ、５Ａ２ｂ）では、トランジス２
．３を駆動するセンスアンプ駆動信号φ、。１は「ＨＪ
、 φ、。ゎは「Ｌ」 （表のφｓ８゜、の欄におい
て（Ｒ＾８．ＲＡ９） ＝ （１，１）−ｒＬＪである
）となり、センス時間が遅延して終了する。その様子を
第５図、第６図に示す。
の場合、ＲＡ８瑠１．ＲＡ９＝１のブロックすなわちロ
ウブロックＲＢ４（センスアンプ５Ａ４ａ、５Ａ４ｂ）
では、トランジスタ２．３を駆動するセンスアンプ駆動
信号φ、□、、φ２，１ｂが両方ともｒＨＪとなり、セ
ンス時間が最も早く終了する。これに比べ、ＲＡ８＝１
．ＲＡ９＝０のブロックすなわちロウブロックＲＢ２（
センスアンプ５Ａ２ａ、５Ａ２ｂ）では、トランジス２
．３を駆動するセンスアンプ駆動信号φ、。１は「ＨＪ
、 φ、。ゎは「Ｌ」 （表のφｓ８゜、の欄におい
て（Ｒ＾８．ＲＡ９） ＝ （１，１）−ｒＬＪである
）となり、センス時間が遅延して終了する。その様子を
第５図、第６図に示す。
第５図はセンス時のピーク電流を示すものであり、曲線
Ｓ１１は従来の装置におけるピーク電流、曲線３１２は
本装置におけるピーク電流である。
Ｓ１１は従来の装置におけるピーク電流、曲線３１２は
本装置におけるピーク電流である。
このように、センスアンプの駆動が時間的にずれるため
、ピーク電流値が小さくなる。
、ピーク電流値が小さくなる。
第６図は本装置の動作波形を示すものであり、（ａ）は
ロウアドレス・ストローブＲＡＳを示し、（ｂ）はコラ
ムアドレス・ストローブσＡ Ｓ 、（Ｃ）はアドレス
データ、（ｄ）及び（ｅ）はアドレスデータの８ビツト
目及び９ビツト目、（ｆｌ〜（ホ）はセンスアンプ駆動
信号φＩＩ＠ｌｌ＋ φ５ｌｌＯｂ＋ φ５１１１ｍ
＋ φ５ｌ１１＋＋ φＩＩＯ＆＋φｌ１ｌｌｌｂ＋
＊ｌ ｒ、（ｎ）はビット線ＢＬ、ＢＬ線上の信号、（
０）はプリチャージクロック信号を示す。第６図（ｎ）
は選択ブロックがＲＡ８＝１．ＲＡ９＝１のブロックの
場合の波形図であり、曲線Ｓ１３．Ｓ１６はＲＡ８＝１
．ＲＡ９＝１のブロックのビット線上の信号、曲線Ｓ１
４はＲＡ８＝Ｏのブロックのビット線上の信号、曲線Ｓ
１５はＲＡＳ＝１．ＲＡ９−０のブロックのビット線上
の信号を示す。同図から分かるように、曲線Ｓ１５のＲ
Ａ８＝１．ＲＡ９＝０のブロックのビット線上の信号は
ＲＡ８＝１．ＲＡ９＝１のブロックのビット線上の信号
よりやや遅れて立ち上がる。
ロウアドレス・ストローブＲＡＳを示し、（ｂ）はコラ
ムアドレス・ストローブσＡ Ｓ 、（Ｃ）はアドレス
データ、（ｄ）及び（ｅ）はアドレスデータの８ビツト
目及び９ビツト目、（ｆｌ〜（ホ）はセンスアンプ駆動
信号φＩＩ＠ｌｌ＋ φ５ｌｌＯｂ＋ φ５１１１ｍ
＋ φ５ｌ１１＋＋ φＩＩＯ＆＋φｌ１ｌｌｌｂ＋
＊ｌ ｒ、（ｎ）はビット線ＢＬ、ＢＬ線上の信号、（
０）はプリチャージクロック信号を示す。第６図（ｎ）
は選択ブロックがＲＡ８＝１．ＲＡ９＝１のブロックの
場合の波形図であり、曲線Ｓ１３．Ｓ１６はＲＡ８＝１
．ＲＡ９＝１のブロックのビット線上の信号、曲線Ｓ１
４はＲＡ８＝Ｏのブロックのビット線上の信号、曲線Ｓ
１５はＲＡＳ＝１．ＲＡ９−０のブロックのビット線上
の信号を示す。同図から分かるように、曲線Ｓ１５のＲ
Ａ８＝１．ＲＡ９＝０のブロックのビット線上の信号は
ＲＡ８＝１．ＲＡ９＝１のブロックのビット線上の信号
よりやや遅れて立ち上がる。
以上説明したように本発明は、分割動作の際に選択され
たブロックの中でも選択されたデータ線を含むブロック
のセンスアンプのセンス時間が最も早く終了し、その他
のブロックのセンスアンプのセンス時間がそれよりも遅
く終了することにより、センス時のピーク電流値を大幅
に減少させることができるので、装置の動作を安定化さ
せることができる効果がある。
たブロックの中でも選択されたデータ線を含むブロック
のセンスアンプのセンス時間が最も早く終了し、その他
のブロックのセンスアンプのセンス時間がそれよりも遅
く終了することにより、センス時のピーク電流値を大幅
に減少させることができるので、装置の動作を安定化さ
せることができる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す構成図、第２図はその一部を詳細に示す回路図、第３
図はセンスアンプ活性化信号発生回路図、第４図は第２
図の回路の動作波形の概要を示す波形図、第５図はセン
ス時のピーク電流を示す波形図、第６図は第１図の装置
の動作波形を示す波形図、第７図は従来の装置を示す構
成図、第８図はその一部を詳細に示す回路図、第９図は
その動作波形を示す波形図である。 ＲＢ ｌ −ＲＢ ６ ・・・ロウプロッタ、５Ａ１ａ
、５Ａｌｂ 〜５Ａ４ａ、５Ａ４ｂ・・・センスアンプ
、ＭＢ １ ａ、 ＭＢ １ ｂ 〜ＭＢ ４ ａ、
ＭＢ ４ ｂ・・・メモリセルアレイブロック、Ｃ
Ｄ１〜ＣＤ４・・・コラムデコーダ、ＲＤ・・・ロウテ
コーダ。
す構成図、第２図はその一部を詳細に示す回路図、第３
図はセンスアンプ活性化信号発生回路図、第４図は第２
図の回路の動作波形の概要を示す波形図、第５図はセン
ス時のピーク電流を示す波形図、第６図は第１図の装置
の動作波形を示す波形図、第７図は従来の装置を示す構
成図、第８図はその一部を詳細に示す回路図、第９図は
その動作波形を示す波形図である。 ＲＢ ｌ −ＲＢ ６ ・・・ロウプロッタ、５Ａ１ａ
、５Ａｌｂ 〜５Ａ４ａ、５Ａ４ｂ・・・センスアンプ
、ＭＢ １ ａ、 ＭＢ １ ｂ 〜ＭＢ ４ ａ、
ＭＢ ４ ｂ・・・メモリセルアレイブロック、Ｃ
Ｄ１〜ＣＤ４・・・コラムデコーダ、ＲＤ・・・ロウテ
コーダ。
Claims (2)
- （１）複数のワード線および複数のビット線と、これら
ワード線とビット線の交点に接続された複数のメモリセ
ルとを含むメモリセルアレイを有し、このメモリセルア
レイは複数のブロックに分割され、各アクティブサイク
ル毎に前記複数のブロックのうちの一部のブロックが選
択的に動作する半導体記憶装置において、選択されたブ
ロックの中でも選択されたデータ線を含むブロックのセ
ンスアンプがセンスを最も早く終了し、その他のブロッ
クはそれよりも遅延してセンスが終了することを特徴と
する半導体記憶装置。 - （２）センスアンプは、１つに２系統のセンスアンプ駆
動信号が入力されることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023934A JPS63191393A (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023934A JPS63191393A (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63191393A true JPS63191393A (ja) | 1988-08-08 |
Family
ID=12124357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023934A Pending JPS63191393A (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63191393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198287A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1987
- 1987-02-04 JP JP62023934A patent/JPS63191393A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198287A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6285622B1 (en) | Semiconductor device | |
| US7113446B2 (en) | Latch circuit and synchronous memory including the same | |
| EP0473388B1 (en) | A dynamic type semiconductor memory device with a refresh function and method for refreshing the same | |
| JP2010192107A (ja) | 半導体メモリ装置 | |
| EP2575137A2 (en) | Semiconductor device | |
| US9589608B2 (en) | Semiconductor memory device | |
| US5812492A (en) | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal | |
| US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
| JPH0765578A (ja) | 半導体記憶装置 | |
| US5210717A (en) | Dynamic random access memory device with improved refreshing unit | |
| US6704238B2 (en) | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading | |
| US5703829A (en) | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| US6292429B1 (en) | Synchronous semiconductor memory device allowing data to be satisfactorily rewritten therein | |
| JPS63183693A (ja) | 半導体記憶装置 | |
| JPS63191393A (ja) | 半導体記憶装置 | |
| CN105448329A (zh) | 静态随机存储器及其数据写入方法、输入输出电路 | |
| US20040136250A1 (en) | Semiconductor memory device with improved precharge timing | |
| JPH09167489A (ja) | カラム選択信号制御回路 | |
| JPS62241198A (ja) | ダイナミツク型ｒａｍ | |
| JPS63183687A (ja) | 半導体記憶装置 | |
| JPH01300494A (ja) | 半導体メモリ装置 | |
| US11462261B2 (en) | Methods of activating input/output lines of memory devices, and related devices and systems | |
| JP2002269982A (ja) | 半導体メモリ | |
| JPH0814988B2 (ja) | 半導体記憶装置 |