JPS63183693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63183693A JPS63183693A JP62014772A JP1477287A JPS63183693A JP S63183693 A JPS63183693 A JP S63183693A JP 62014772 A JP62014772 A JP 62014772A JP 1477287 A JP1477287 A JP 1477287A JP S63183693 A JPS63183693 A JP S63183693A
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- Japan
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- sense amplifier
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- blocks
- data line
- memory device
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- 230000015654 memory Effects 0.000 claims abstract description 14
- 230000004913 activation Effects 0.000 claims description 15
- 230000001934 delay Effects 0.000 claims 1
- 101150070189 CIN3 gene Proteins 0.000 abstract description 4
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- 230000003213 activating effect Effects 0.000 abstract 2
- 230000007423 decrease Effects 0.000 abstract 1
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- 101100247317 Physarum polycephalum RAS1 gene Proteins 0.000 description 4
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- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にメモリセルア
レイの分割動作を行なう半導体記憶装置に関する。
レイの分割動作を行なう半導体記憶装置に関する。
近年、たとえばグイナミ７り型ＭＯ５ＲＡＭ等の高集積
メモリ装置では、その高集積化の進展に伴い、低消費電
力化が望まれている。ダイナミック型ＭＯ３Ｒ八Ｍでは
、その総消費電流のうち、ビット線の充放電電流が占め
る割合が大きい、そこで、各アクティブサイクルで、入
力アドレスに関係するメモリセルアレイブロックのみを
動作させ、他は動作させないでビット線充放電電流を１
／２．３／４等に低減すること（以下、これをメモ°リ
セルアレイの分割動作と称す）が行なわれている。第５
図および第６図にこの従来例を示す。
メモリ装置では、その高集積化の進展に伴い、低消費電
力化が望まれている。ダイナミック型ＭＯ３Ｒ八Ｍでは
、その総消費電流のうち、ビット線の充放電電流が占め
る割合が大きい、そこで、各アクティブサイクルで、入
力アドレスに関係するメモリセルアレイブロックのみを
動作させ、他は動作させないでビット線充放電電流を１
／２．３／４等に低減すること（以下、これをメモ°リ
セルアレイの分割動作と称す）が行なわれている。第５
図および第６図にこの従来例を示す。
第５図はたとえばＩＭビットダイナミックＭＯ３−ＲＡ
Ｍの場合を示すもので、全メモリセルアレイは、ローア
ドレスＲＡＳ （８はアドレスの８ビツト１」である
ことを表わしている）、コラムアドレスＣＡ８により、
図のように分割されている。
Ｍの場合を示すもので、全メモリセルアレイは、ローア
ドレスＲＡＳ （８はアドレスの８ビツト１」である
ことを表わしている）、コラムアドレスＣＡ８により、
図のように分割されている。
したがって、たとえば外部ローアドレス人力ＲＡ８＝１
の場合は、ＲＡ８−０に対応するブロック（＃］、＃１
’、＃３．＃３’）の動作が不要であり、これらに対
してはセンスアンプ駆動信号（φＳ）が活性化されず、
ビット線はプリチャージ状態に保たれる。この様子を第
７図に示す。
の場合は、ＲＡ８−０に対応するブロック（＃］、＃１
’、＃３．＃３’）の動作が不要であり、これらに対
してはセンスアンプ駆動信号（φＳ）が活性化されず、
ビット線はプリチャージ状態に保たれる。この様子を第
７図に示す。
第６図は第５図に示す半導体記憶装置の一部を詳細に示
す回路図である０図示のごとく、この半導体記憶装置は
、複数のビット線対ＢＬ、ＢＬ。
す回路図である０図示のごとく、この半導体記憶装置は
、複数のビット線対ＢＬ、ＢＬ。
・・・・・・と、このビット線対と交差して配置された
複数のワード線Ｗｔ４．・・・・・・と、ビット線とワ
ード線の交点に配置されたメモリセルＭＣと、ビット線
対ごとに配置されセンスアンプ駆動信号φＳに応答して
ビット線電位を検知・増幅するセンスアンプＳＡと、コ
ラムアドレスに従って選択されるコラムデコーダ１出力
を受はビ９ト線対１１．Ｂｔ。
複数のワード線Ｗｔ４．・・・・・・と、ビット線とワ
ード線の交点に配置されたメモリセルＭＣと、ビット線
対ごとに配置されセンスアンプ駆動信号φＳに応答して
ビット線電位を検知・増幅するセンスアンプＳＡと、コ
ラムアドレスに従って選択されるコラムデコーダ１出力
を受はビ９ト線対１１．Ｂｔ。
をデータ線対Ｉ１０．Ｉ１０に接続するためのゲートト
ランジスタｃｒｉｅＴと、プリチャージクロックφｐｒ
を受はビット線対ＢＬ、ＢＬをショートして（１／２）
Ｖｃｃ （Ｖｃｃは電源電圧）にプリチャージするため
のプリチャージトランジスタとからなっている。
ランジスタｃｒｉｅＴと、プリチャージクロックφｐｒ
を受はビット線対ＢＬ、ＢＬをショートして（１／２）
Ｖｃｃ （Ｖｃｃは電源電圧）にプリチャージするため
のプリチャージトランジスタとからなっている。
上記のよう、な従来装置では、第５図に示すように、Ｒ
Ａ８−１の場合はセンスアンプｔ＄３．９４゜＃７．＃
８が同時に駆動されるので、分割動作といえども、セン
ス時のピーク電流が大きく （第３図参照）、多数のメ
モリを実装したメモリボードにおいてはこれにより電源
に大きな雑音が生じ、誤動作する恐れがあるという問題
があった。
Ａ８−１の場合はセンスアンプｔ＄３．９４゜＃７．＃
８が同時に駆動されるので、分割動作といえども、セン
ス時のピーク電流が大きく （第３図参照）、多数のメ
モリを実装したメモリボードにおいてはこれにより電源
に大きな雑音が生じ、誤動作する恐れがあるという問題
があった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、センス時のピーク電流を大幅に
減少させ動作を安定化させることができる半導体記憶装
置を提供することを目的とする。
ためになされたもので、センス時のピーク電流を大幅に
減少させ動作を安定化させることができる半導体記憶装
置を提供することを目的とする。
この発明にかかる半導体記憶装置は、分割動作の際に選
択されたブロックの中でも、選択されたデータ線を含む
ブ１：Ｊンクのセンスアンプが時間的、に最も早く動作
し、その他のブロックのセンスアンプはそれよりも時間
的に遅延して動作するように構成したものである。
択されたブロックの中でも、選択されたデータ線を含む
ブ１：Ｊンクのセンスアンプが時間的、に最も早く動作
し、その他のブロックのセンスアンプはそれよりも時間
的に遅延して動作するように構成したものである。
この発明においては、センスアンプ駆動信号は、ブロッ
ク選択信号によりデコードされ、活性化された駆動信号
はさらに例えば最上位アドレス信号により、駆動開始時
間をデコードされ、選択されたデータ線を含むブロック
のセンスアンプは時間的に早く動作し、その他のブロッ
クのセンスアンプはそれよりも時間的に遅延して動作す
る。
ク選択信号によりデコードされ、活性化された駆動信号
はさらに例えば最上位アドレス信号により、駆動開始時
間をデコードされ、選択されたデータ線を含むブロック
のセンスアンプは時間的に早く動作し、その他のブロッ
クのセンスアンプはそれよりも時間的に遅延して動作す
る。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置を示し
、これはＩＭビットダイナミックＭＯ３ＲＡＭの場合を
示すもので、全メモリセルアレイは、ローアドレスＲＡ
８および最上位のローアドレスＲへ９により図のように
分割されている。
、これはＩＭビットダイナミックＭＯ３ＲＡＭの場合を
示すもので、全メモリセルアレイは、ローアドレスＲＡ
８および最上位のローアドレスＲへ９により図のように
分割されている。
第２図は上記実施例のセンスアンプ活性化信号発生回路
の回路図であり、図中ＮＡＮＤＩ〜ＮＡＮＤ６はＮΔＮ
Ｄ回路、Ｎ０Ｒ１〜Ｎ０Ｒ２はＮＯＲ回路、ＩＮＶＩ
〜ＩＮＶ４はインバータである。またφ３はセンスアン
プ活性化信号、φｓ−０φ３．はＲＡ８−１ブロツクの
センスアンプ活性化（Ｓ３・、φ、−０．φ３１．はＲ
Ａ８−１．ＲＡ９−０ブロツクのセンスアンプ活性化信
号、φ、□、φｓｓｔはＲＡ８−１．ＲＡ９−１ブロツ
クのセンスアンプ活性化信号である。
の回路図であり、図中ＮＡＮＤＩ〜ＮＡＮＤ６はＮΔＮ
Ｄ回路、Ｎ０Ｒ１〜Ｎ０Ｒ２はＮＯＲ回路、ＩＮＶＩ
〜ＩＮＶ４はインバータである。またφ３はセンスアン
プ活性化信号、φｓ−０φ３．はＲＡ８−１ブロツクの
センスアンプ活性化（Ｓ３・、φ、−０．φ３１．はＲ
Ａ８−１．ＲＡ９−０ブロツクのセンスアンプ活性化信
号、φ、□、φｓｓｔはＲＡ８−１．ＲＡ９−１ブロツ
クのセンスアンプ活性化信号である。
また第３図は上記実施例のセンスアンプに流れる電流を
示し、第４図は上記実施例の動作タイミング図である。
示し、第４図は上記実施例の動作タイミング図である。
次に動作について説明する。
本実施例の恭本的動作は従来例と同一であるので説明を
省略するが、センスアンプ駆動信号φ８．。
省略するが、センスアンプ駆動信号φ８．。
φ３．は従来例ではＲＡＳのみでデコードされていたが
、本実施例においては第２図に示すごとく、ＲＡＳとＲ
ＡＳとによりデコードされている。しかもｒ＜ Ａ ９
によるデコードでは第１図に示される（ＲＡＳ、ＲＡ９
）工（１，１）、 （Ｌ、Ｏ）。
、本実施例においては第２図に示すごとく、ＲＡＳとＲ
ＡＳとによりデコードされている。しかもｒ＜ Ａ ９
によるデコードでは第１図に示される（ＲＡＳ、ＲＡ９
）工（１，１）、 （Ｌ、Ｏ）。
（０，１）、 （０，Ｏ）のブロックごとに駆動開始
時間の遅速を生ずる形でデコードされる。
時間の遅速を生ずる形でデコードされる。
すなわちたとえばＲＡＳ−１，’Ｒ八へ＝０フ゛ロック
（センスアンプ９３．４）に対゛するセンスアンプ活性
化信号φｓＩＩ・はＲＡ ９−０の場合は、ＲΔ８＝１
ブロックのセンスアンプ活性化信号φ、８がＮへＮＤ６
に人力されると直ちに該Ｎ Ａ Ｎ Ｄ ６及びＮ０Ｒ
２を介してφ８．。が出力されるのに対し、ＲＡ９＝１
の場合は、φ８．がＮΔＮＤ５に人力されてもすぐには
ＮへＮＤ５出力に現れず、２ｎケ（ｎは正整数）のイン
バータＩＮＶ４の遅延時間が経過して始めてＮＡＮＤ５
及びＮ０Ｒ２を介してφ３．。が出力され、一方ＲＡ８
−１．ＲＡ９−１ブロック（センスアンプ＃７，８）に
対するセンスアンプ活性化（３号φｓａｔ は、上記と
逆にＲΔ９−０の場合は、ＲＡ９＝１の場合に比し、イ
ンバータＩＮＶ３による遅延時間分だけ遅く活性化され
る。その結果、ＲＡ９−１の場合について見れば、ｉ！
訳されたブロックであるＲＡ８＝１ブロックの中でも選
択されたピント綿を含むＲＡＳ−１，ＲＡ９−１プロ７
りのセンスアンプ＃７゜８に対するセンスアンプ活性化
（ａ号φ、。１が時間的に早く活性化され、選択された
ビット線を含まない〕゛ロックであるＲＡＳ−１，Ｒへ
９＝０フ゛ロフクのセンスアンプ＃３，４に対するセン
スアンプ活性化信号φ、８．はこれに比し２ｎケ（ｎは
正整数）のインバータによる遅延分だけ遅く活性化され
る。
（センスアンプ９３．４）に対゛するセンスアンプ活性
化信号φｓＩＩ・はＲＡ ９−０の場合は、ＲΔ８＝１
ブロックのセンスアンプ活性化信号φ、８がＮへＮＤ６
に人力されると直ちに該Ｎ Ａ Ｎ Ｄ ６及びＮ０Ｒ
２を介してφ８．。が出力されるのに対し、ＲＡ９＝１
の場合は、φ８．がＮΔＮＤ５に人力されてもすぐには
ＮへＮＤ５出力に現れず、２ｎケ（ｎは正整数）のイン
バータＩＮＶ４の遅延時間が経過して始めてＮＡＮＤ５
及びＮ０Ｒ２を介してφ３．。が出力され、一方ＲＡ８
−１．ＲＡ９−１ブロック（センスアンプ＃７，８）に
対するセンスアンプ活性化（３号φｓａｔ は、上記と
逆にＲΔ９−０の場合は、ＲＡ９＝１の場合に比し、イ
ンバータＩＮＶ３による遅延時間分だけ遅く活性化され
る。その結果、ＲＡ９−１の場合について見れば、ｉ！
訳されたブロックであるＲＡ８＝１ブロックの中でも選
択されたピント綿を含むＲＡＳ−１，ＲＡ９−１プロ７
りのセンスアンプ＃７゜８に対するセンスアンプ活性化
（ａ号φ、。１が時間的に早く活性化され、選択された
ビット線を含まない〕゛ロックであるＲＡＳ−１，Ｒへ
９＝０フ゛ロフクのセンスアンプ＃３，４に対するセン
スアンプ活性化信号φ、８．はこれに比し２ｎケ（ｎは
正整数）のインバータによる遅延分だけ遅く活性化され
る。
そして本実施例ではこのようにセンスアンプ活性化（３
号に遅速があることにより第３図に示すようにセンス時
のピーク電流を大幅に減少させ、動作を安定化させるこ
とができる。
号に遅速があることにより第３図に示すようにセンス時
のピーク電流を大幅に減少させ、動作を安定化させるこ
とができる。
以上のように、この発明によれば、通常のアクティブサ
イクル時にはブロックごとに分割動作を行なうようにし
た半導体記憶装置において、分割動作の際に選択された
ブロックの中でも、選択されたデータ線を含むブロック
のセンスアンプが時間的に最も早く動作し、その他のブ
ロックのセンスアンプはそれよりも時間的に遅延して動
作するように構成したので、センス時のピーク電流を大
幅に減少させ動作を安定化させることができるという効
果がある。
イクル時にはブロックごとに分割動作を行なうようにし
た半導体記憶装置において、分割動作の際に選択された
ブロックの中でも、選択されたデータ線を含むブロック
のセンスアンプが時間的に最も早く動作し、その他のブ
ロックのセンスアンプはそれよりも時間的に遅延して動
作するように構成したので、センス時のピーク電流を大
幅に減少させ動作を安定化させることができるという効
果がある。
第１図は本発明の一実施例による半導体記憶装置の構成
図、第２図は上記実施例のセンスアンプ活性化（、Ｔ号
発生回路の回路図、第３図は上記実施例のセンス時のピ
ーク電流を示す図、第４図は上記実施例の動作タイミン
グ図、第５図は従来例による半４体記憶装置のメモリセ
ルブロックアレイを示す図、第６図は上記従来例の回路
構成を示す図、第７図はその動作タイミング図である。 ＃１．＃ｌ’・・・ＲΔ８冨０．ＲＡ９−０ブロツク、
＃２．＃２’・・・ＲＡＳ−１，ＲＡ９−０）゛口７り
、＃３．＃３’・・・ＲＡＳ−０，ＲＡ９＝１フ゛ロッ
ク、ｉｔ４．＃４’・・・Ｒへ８冨１．ＲＡ９−１フ゛
ロンクのメモリセルアレイフ″ロックあるし）はセンス
アンプを示す。φ■、φＳｕｒ φ！１１１ ＋
φ１１１１、φＳ、。、φｓｓａ・・・センスアンプ活
性化信号、ＩＮＶ３．ＩＮＶ４・・・センスアンプ活性
化信号遅延手段である。
図、第２図は上記実施例のセンスアンプ活性化（、Ｔ号
発生回路の回路図、第３図は上記実施例のセンス時のピ
ーク電流を示す図、第４図は上記実施例の動作タイミン
グ図、第５図は従来例による半４体記憶装置のメモリセ
ルブロックアレイを示す図、第６図は上記従来例の回路
構成を示す図、第７図はその動作タイミング図である。 ＃１．＃ｌ’・・・ＲΔ８冨０．ＲＡ９−０ブロツク、
＃２．＃２’・・・ＲＡＳ−１，ＲＡ９−０）゛口７り
、＃３．＃３’・・・ＲＡＳ−０，ＲＡ９＝１フ゛ロッ
ク、ｉｔ４．＃４’・・・Ｒへ８冨１．ＲＡ９−１フ゛
ロンクのメモリセルアレイフ″ロックあるし）はセンス
アンプを示す。φ■、φＳｕｒ φ！１１１ ＋
φ１１１１、φＳ、。、φｓｓａ・・・センスアンプ活
性化信号、ＩＮＶ３．ＩＮＶ４・・・センスアンプ活性
化信号遅延手段である。
Claims (3)
- （１）複数のワード線及び複数のビット線と、これらワ
ード線とビット線の交点に配置された複数のメモリセル
とを含むメモリセルアレイを備え、前記メモリセルアレ
イはビット線が複雑に分割されて複数のブロックに分割
されており、 通常アクティブサイクル時には上記複数のブロックのう
ちの一部のブロックのみが活性化し選択的に動作するよ
うな構成をもつ半導体記憶装置において、 選択されたブロックの中でも選択されたデータ線を含む
ブロックのセンスアンプは時間的に最も早く動作し、上
記選択されたブロック中の、選択されたデータ線を含ま
ないブロックのセンスアンプはそれよりも時間的に遅延
して動作する構成をもつことを特徴とする半導体記憶装
置。 - （２）上記選択されたブロック中の選択されたデータ線
を含むブロックは、アドレスの最上位ビットによって選
択されることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 - （３）上記選択されたブロック中の選択されたデータ線
を含むブロックのセンスアンプに比しその他のブロック
のセンスアンプを遅延して動作させる手段は該他のブロ
ックのセンスアンプ活性化信号を遅延させる複数段のイ
ンバータからなることを特徴とする特許請求の範囲第１
項又は第２項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014772A JPS63183693A (ja) | 1987-01-23 | 1987-01-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014772A JPS63183693A (ja) | 1987-01-23 | 1987-01-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63183693A true JPS63183693A (ja) | 1988-07-29 |
Family
ID=11870343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014772A Pending JPS63183693A (ja) | 1987-01-23 | 1987-01-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63183693A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354795A (ja) * | 1989-07-21 | 1991-03-08 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| JPH03198287A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JP4871954B2 (ja) * | 2005-08-01 | 2012-02-08 | サタ リミテッド | センサおよび検知器のテストのための一酸化炭素の生成 |
| KR20160049523A (ko) * | 2016-04-21 | 2016-05-09 | 에스케이하이닉스 주식회사 | 반도체 시스템의 데이터 트래이닝 방법 |
| KR20160049522A (ko) * | 2016-04-21 | 2016-05-09 | 에스케이하이닉스 주식회사 | 반도체 시스템 및 그 데이터 트래이닝 방법 |
| CN106383936A (zh) * | 2016-09-07 | 2017-02-08 | 北京深维科技有限公司 | 一种fpga存储器拆分方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPS59223994A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-01-23 JP JP62014772A patent/JPS63183693A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPS59223994A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354795A (ja) * | 1989-07-21 | 1991-03-08 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| JPH03198287A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JP4871954B2 (ja) * | 2005-08-01 | 2012-02-08 | サタ リミテッド | センサおよび検知器のテストのための一酸化炭素の生成 |
| KR20160049523A (ko) * | 2016-04-21 | 2016-05-09 | 에스케이하이닉스 주식회사 | 반도체 시스템의 데이터 트래이닝 방법 |
| KR20160049522A (ko) * | 2016-04-21 | 2016-05-09 | 에스케이하이닉스 주식회사 | 반도체 시스템 및 그 데이터 트래이닝 방법 |
| CN106383936A (zh) * | 2016-09-07 | 2017-02-08 | 北京深维科技有限公司 | 一种fpga存储器拆分方法 |
| CN106383936B (zh) * | 2016-09-07 | 2020-01-31 | 京微齐力(北京)科技有限公司 | 一种fpga存储器拆分方法 |
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