KR20160049523A - 반도체 시스템의 데이터 트래이닝 방법 - Google Patents

반도체 시스템의 데이터 트래이닝 방법 Download PDF

Info

Publication number
KR20160049523A
KR20160049523A KR1020160048792A KR20160048792A KR20160049523A KR 20160049523 A KR20160049523 A KR 20160049523A KR 1020160048792 A KR1020160048792 A KR 1020160048792A KR 20160048792 A KR20160048792 A KR 20160048792A KR 20160049523 A KR20160049523 A KR 20160049523A
Authority
KR
South Korea
Prior art keywords
error signal
memory controller
data
error
semiconductor memory
Prior art date
Application number
KR1020160048792A
Other languages
English (en)
Other versions
KR101636485B1 (ko
Inventor
윤상식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160048792A priority Critical patent/KR101636485B1/ko
Publication of KR20160049523A publication Critical patent/KR20160049523A/ko
Application granted granted Critical
Publication of KR101636485B1 publication Critical patent/KR101636485B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G06F11/167—Error detection by comparing the memory output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 기술은 메모리 컨트롤러 및 상기 메모리 컨트롤러에서 제공된 데이터 패턴에 오류가 발생하였는지 판단하여 오류 신호를 생성하는 반도체 메모리로 이루어진 반도체 시스템의 데이터 트래이닝 방법으로서, 상기 반도체 메모리는 상기 오류 신호를 오류 신호 핀을 통해 상기 메모리 컨트롤러에 제공하고, 상기 오류 신호 핀은 상기 반도체 메모리가 상기 오류 신호를 상기 메모리 컨트를러에 전송함으로써 상기 메모리 컨트롤러에 데이터 통신 오류를 경고하기 위해 구성되며, 상기 메모리 컨트롤러가 상기 반도체 메모리에서 출력되는 오류 신호의 활성화 타이밍을 검출하는 오류 신호 트래이닝 단계; 및 상기 메모리 컨트롤러가 상기 오류 신호의 비활성화 구간을 검출하는 라이트 데이터 트래이닝 단계를 포함하며, 상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고, 상기 메모리 컨트롤러는 라이트 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출를 포함할 수 있다.

Description

반도체 시스템의 데이터 트래이닝 방법{DATA TRAINING METHOD OF SEMICONDUCTOR SYSTEM}
본 발명은 데이터 트래이닝에 관한 것으로서, 특히 반도체 시스템의 데이터 트래이닝 방법에 관한 것이다.
반도체 메모리의 동작이 고속화됨에 따라 반도체 메모리와 이를 제어하는 메모리 컨트롤러로 이루어진 반도체 시스템에서 정확하게 데이터를 주고 받기 위해서 데이터 트래이닝(Training)이 중요하게 되었다.
종래의 기술에 따른 반도체 시스템의 데이터 트래이닝 방법을 도 1을 참조하여 설명하면 다음과 같다.
먼저, 커맨드(CMD) 및 어드레스(ADD) 채널의 트래이닝을 수행한다.
메모리 컨트롤러가 어드레스 채널을 이용하여 반도체 메모리의 멀티 퍼포즈 레지스터(Multi Purpose Register: MPR)에 특정 데이터 패턴(Data Pattern)을 라이트 한다.
메모리 컨트롤러가 반도체 메모리의 MPR에 기록된 데이터를 읽어 데이터 패턴과 일치하는지 여부를 판단하여 리드 데이터의 센터(Center)를 찾아 내는 리드 트래이닝을 수행한다.
이어서 메모리 컨트롤러가 데이터 채널을 통해 데이터를 라이트하고, 라이트 데이터와 리드 데이터가 일치하는지 여부에 따라 라이트 데이터와 라이트 스트로브 신호(DQS)의 위치를 조정하는 라이트 트래이닝을 수행한다.
이와 같은 트래이닝 과정이 완료된 후, 반도체 메모리와 메모리 컨트롤러 간의 정상적인 데이터 리드/라이트가 가능하게 된다.
그러나 상술한 종래 기술에 따르면, 반도체 메모리에 MPR이 필수적으로 구비되어 있어야 한다.
따라서 MPR로 인한 반도체 메모리의 회로 면적이 증가하고, 데이터 패턴에 제약이 따르는 문제가 있다.
본 발명의 실시예는 MPR을 사용하지 않고도 데이터 트래이닝이 가능하도록 한 반도체 시스템 및 방법을 제공하고자 한다.
본 발명의 실시예는 메모리 컨트롤러 및 상기 메모리 컨트롤러에서 제공된 데이터 패턴에 오류가 발생하였는지 판단하여 오류 신호를 생성하는 반도체 메모리로 이루어진 반도체 시스템의 데이터 트래이닝 방법으로서, 상기 반도체 메모리는 상기 오류 신호를 오류 신호 핀을 통해 상기 메모리 컨트롤러에 제공하고, 상기 오류 신호 핀은 상기 반도체 메모리가 상기 오류 신호를 상기 메모리 컨트를러에 전송함으로써 상기 메모리 컨트롤러에 데이터 통신 오류를 경고하기 위해 구성되며, 상기 메모리 컨트롤러가 상기 반도체 메모리에서 출력되는 오류 신호의 활성화 타이밍을 검출하는 오류 신호 트래이닝 단계; 및 상기 메모리 컨트롤러가 상기 오류 신호의 비활성화 구간을 검출하는 라이트 데이터 트래이닝 단계를 포함하며, 상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고, 상기 메모리 컨트롤러는 라이트 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출를 포함함을 특징으로 한다.
본 발명의 실시예는 오류 신호를 이용하여 라이트 트래이닝이 가능하므로 MPR을 사용하지 않아 회로 면적을 감소시킬 수 있음은 물론이고, 데이터 트래이닝 시 원하는 데이터 패턴을 사용할 수 있다.
도 1은 종래의 기술에 따른 데이터 트래이닝 방법을 나타낸 플로우 차트,
도 2는 본 발명의 실시예에 따른 반도체 시스템(100)의 블록도,
도 3은 도 3의 오류 검출 회로(310)의 내부 구성도,
도 4는 본 발명의 실시예에 따른 반도체 시스템의 데이터 트래이닝 방법을 나타낸 플로우 챠트,
도 5는 본 발명의 실시예에 따른 오류 신호 트래이닝 방법을 설명하기 위한 타이밍도,
도 6은 본 발명의 실시예에 따른 라이트 트래이닝 방법을 설명하기 위한 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 반도체 시스템(101)의 블록도,
도 8은 도 7의 오류 검출 회로(311)의 내부 구성도이다.
본 발명의 실시예는 순환 중복 검사 기능(CRC: Cyclic Redundancy Check)과 같은 오류 검사 기능이 적용된 반도체 시스템에서 데이터 통신 오류를 알리기 위해 구성된 오류 신호 핀(CRC Alert Pin)을 이용함으로써 MPR 없이도 라이트 트래이닝이 가능하도록 한 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(100)은 메모리 컨트롤러(200), 복수의 반도체 메모리(DRAM0, DRAM1), 제 1 통신 채널(230) 및 제 2 통신 채널(240)을 포함한다.
이때 복수의 반도체 메모리(DRAM0, DRAM1)는 제 1 반도체 메모리(DRAM0), 제 2 반도체 메모리(DRAM1)를 포함하는 예를 든 것이며, 반도체 메모리의 수는 메모리 용량 또는 회로 설계 방식 등에 따라 달라질 수 있다.
메모리 컨트롤러(200)는 오류 신호(CRC_ALERT)의 천이 시점 변동을 이용하여 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)에 대한 라이트 트래이닝 및 리드 트래이닝 동작을 제어하도록 구성된다.
메모리 컨트롤러(200)가 제 1 통신 채널(230) 및 제 2 통신 채널(240)을 통해 복수의 반도체 메모리(DRAM0, DRAM1)에 어드레스, 커맨드, 데이터 및 오류 검사 정보를 제공한다.
복수의 반도체 메모리(DRAM0, DRAM1)가 제 1 통신 채널(230) 및 제 2 통신 채널(240)을 통해 메모리 컨트롤러(200)에 데이터를 제공한다.
또한 복수의 반도체 메모리(DRAM0, DRAM1)가 오류 신호 핀을 통해 메모리 컨트롤러(200)에 오류 신호(CRC_ALERT)를 제공한다.
제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(200)에서 제공된 데이터 패턴의 오류 발생 여부를 판단하여 오류 신호(CRC_ALERT)를 생성하도록 구성된다.
제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(200)의 제어에 응답하여 데이터를 기록하거나 기록된 데이터를 출력하도록 구성된다.
제 1 반도체 메모리(DRAM0)는 오류 검출 회로(310) 및 드라이버(320)를 포함한다.
오류 검출 회로(310)는 내부 오류 검사 값과 외부 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT0)를 생성하도록 구성된다.
이때 내부 오류 검사 값은 오류 검출 회로(310)가 메모리 컨트롤러(200)에서 제공된 데이터 패턴에 대한 오류 검사 즉, CRC 연산을 수행하여 생성한 오류 검사 값이며, 외부 오류 검사 값은 메모리 컨트롤러(200)에서 데이터와 함께 제공된 오류 검사 값이다.
드라이버(320)는 내부 오류 신호(CRC_ALERT0)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.
드라이버(320)는 복수의 인버터 및 트랜지스터로 구성된다.
제 2 반도체 메모리(DRAM1)는 오류 검출 회로(410) 및 드라이버(420)를 포함한다.
오류 검출 회로(410)는 내부 오류 검사 값과 외부 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT1)를 생성하도록 구성된다.
이때 내부 오류 검사 값은 오류 검출 회로(410)가 메모리 컨트롤러(200)에서 제공된 데이터 패턴에 대한 오류 검사 즉, CRC 연산을 수행하여 생성한 오류 검사 값이며, 외부 오류 검사 값은 메모리 컨트롤러(200)에서 데이터와 함께 제공된 오류 검사 값이다.
드라이버(420)는 내부 오류 신호(CRC_ALERT1)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.
드라이버(420)는 복수의 인버터 및 트랜지스터로 구성된다
이때 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)와 오류 신호(CRC_ALERT) 출력단은 공통 연결된다.
따라서 드라이버들(320, 420)은 내부 오류 신호들(CRC_ALERT0, CRC_ALERT1) 중에서 어느 하나가 비활성화되면(예를 들어, 로우 레벨), 해당 드라이버가 출력단과 전기적으로 분리되도록 구성된다.
도 3에 도시된 바와 같이, 오류 검출 회로(310)는 오류 검사 로직 즉, CRC 로직(314) 및 비교부(315)를 포함한다.
CRC 로직(314)은 데이터에 대한 CRC 연산을 수행하여 내부 오류 검사 값(CRC_CAL)을 생성하도록 구성된다.
비교부(315)는 메모리 컨트롤러(200)에서 제공한 외부 오류 검사 값(CRC_RX)과 내부적으로 생성한 내부 오류 검사 값(CRC_CAL)을 비교하여 내부 오류 신호(CRC_ALERT0)를 생성하도록 구성된다.
오류 검출 회로(410)는 도 3의 오류 검출 회로(310)와 동일하게 구성할 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예의 데이터 트래이닝 동작은 커맨드(CMD) 및 어드레스(ADD) 채널 트래이닝, 오류 신호 트래이닝, 라이트 데이터 트래이닝 및 리드 데이터 트래이닝 순으로 이루어지며, 이를 상세히 설명하면 다음과 같다.
이때 제 2 반도체 메모리(DRAM1)에 대하여 데이터 트래이닝을 수행하는 예를 들기로 한다.
먼저, 커맨드(CMD) 및 어드레스(ADD) 채널의 트래이닝을 수행한다.
그리고 오류 신호 핀(CRC Alert Pin)의 트래이닝을 수행한다.
오류 신호 핀의 트래이닝은 도 5와 같이, 데이터 패일(Fail) 발생 타이밍을 찾는 동작이다.
이때 패일 발생 타이밍을 찾는 동작은 제 2 반도체 메모리(DRAM1)가 메모리 컨트롤러(200)에서 출력된 데이터 패턴에 응답하여 오류 신호 핀을 통해 출력하는 오류 신호(CRC_ALERT)가 활성화되는 타이밍을 찾는 동작이다.
오류 신호 핀의 트래이닝은 두 가지 방식에 의해 이루어질 수 있다.
첫째, 메모리 컨트롤러(200)가 여러 가지 데이터 패턴들을 제 2 반도체 메모리(DRAM1)에 라이트하여 오류 신호(CRC_ALERT)를 활성화시키는 방식이다.
둘째, 메모리 컨트롤러(200)가 데이터 패턴을 제 2 반도체 메모리(DRAM1)에 라이트하는 타이밍을 조정해가며 오류 신호(CRC_ALERT)를 활성화시키는 방식이다.
이어서 오류 신호(CRC_ALERT)를 이용하여 도 6과 같이, 라이트 데이터 트래이닝을 수행한다.
먼저, 메모리 컨트롤러(200)가 트래이닝이 수행되지 않는 제 1 반도체 메모리(DRAM0)에 모든 데이터 비트가 '0' 또는 '1'로 이루어진 데이터 패턴을 라이트하여 데이터 패일이 발생하지 않도록 한다. 즉, 내부 오류 신호(CRC_ALERT0)가 비 활성화되도록 한다.
이때 데이터 패일 발생 방지가 보다 안정적으로 이루어지도록 카스 라이트 레이턴시(CWL: CAS Write Latency) 앞 뒤에도 '0' 또는 '1'이 포함되도록 할 수 있다.
메모리 컨트롤러(200)는 상술한 오류 신호 핀의 트래이닝 과정을 통해 데이터 패일 발생 타이밍 즉, 오류 신호(CRC_ALERT)의 활성화 타이밍을 알고 있다.
따라서 메모리 컨트롤러(200)는 데이터 패턴을 카스 라이트 레이턴시(CWL) 근처에서 시프트(Shift) 시켜가며 오류 신호(CRC_ALERT)의 변동 즉, 내부 오류 신호(CRC_ALERT1)의 변동을 체크한다.
이때 내부 오류 신호(CRC_ALERT1)가 하이 레벨로 활성화되면 도 2의 스위칭부(420)에 의해 오류 신호(CRC_ALERT)는 로우 레벨로 활성화된다.
데이터 패일이 발생한 타이밍부터 데이터 패턴을 시프트시킴에 따라 내부 오류 신호(CRC_ALERT1)의 비 활성화 구간 즉, 안정적인 데이터 라이트 동작이 가능한 패스 존(Pass Zone)이 형성된다.
따라서 메모리 컨트롤러(200)가 패스 존의 중간 시점을 검출하여 데이터 패턴과 라이트 스트로브 신호(DQS)의 위치를 조정함으로써 라이트 데이터 트래이닝이 완료된다.
이때 트래이닝이 이루어지는 동안 메모리 컨트롤러(200)가 제공하는 데이터 패턴은 데이터 마스크 명령(DM: Data Mask)에 의해 제 1 반도체 메모리(DRAM0)와 제 2 반도체 메모리(DRAM1)의 메모리 블록에 저장되지 않도록 한다.
즉, 트래이닝이 이루어지는 동안 제 1 반도체 메모리(DRAM0)와 제 2 반도체 메모리(DRAM1)에 제공되는 데이터 패턴은 오류 검출 회로(310, 410)에 제공될 뿐, 메모리 블록에 저장되지 않는다.
이후, 메모리 컨트롤러(200)는 제 2 반도체 메모리(DRAM1)의 메모리 블록에 기록된 데이터를 읽어 자신이 제공한 데이터 패턴과 일치하는지 여부를 판단하여 리드 데이터의 센터(Center)를 찾아 내는 리드 데이터 트래이닝을 수행한다.
본 발명의 다른 실시예는 오류 신호 핀(CRC Alert Pin)을 이용하여 MPR 없이도 라이트 트래이닝이 가능하도록 한 점에서는 도 2에 도시된 본 발명의 실시예와 동일하다.
다만, 본 발명의 다른 실시예는 도 2에 도시된 본 발명의 실시예와는 달리 오류 신호 핀(CRC Alert Pin)의 트래이닝 과정을 수행하지 않고도 데이터 트래이닝이 가능하도록 한 것이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 시스템(101)은 메모리 컨트롤러(201), 복수의 반도체 메모리(DRAM0, DRAM1), 제 1 통신 채널(231) 및 제 2 통신 채널(241)을 포함한다.
이때 복수의 반도체 메모리(DRAM0, DRAM1)는 제 1 반도체 메모리(DRAM0), 제 2 반도체 메모리(DRAM1)를 포함하는 예를 든 것이며, 반도체 메모리의 수는 메모리 용량 또는 회로 설계 방식 등에 따라 달라질 수 있다.
메모리 컨트롤러(201)는 오류 신호(CRC_ALERT)의 천이 시점 변동을 이용하여 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)에 대한 라이트 트래이닝 및 리드 트래이닝 동작을 제어하도록 구성된다.
메모리 컨트롤러(201)는 자신이 원하는 타이밍에 오류 신호(CRC_ALERT)를 활성화시키기 위한 트래이닝 모드 신호(MODE_TRN0, MODE_TRN1)를 생성하도록 구성된다.
메모리 컨트롤러(201)가 제 1 통신 채널(231) 및 제 2 통신 채널(241)을 통해 복수의 반도체 메모리(DRAM0, DRAM1)에 어드레스, 커맨드, 데이터, 오류 검사 정보 및 트래이닝 모드 신호(MODE_TRN0, MODE_TRN1)를 제공한다.
복수의 반도체 메모리(DRAM0, DRAM1)가 제 1 통신 채널(231) 및 제 2 통신 채널(241)을 통해 메모리 컨트롤러(201)에 데이터를 제공한다.
또한 복수의 반도체 메모리(DRAM0, DRAM1)가 오류 신호 핀을 통해 메모리 컨트롤러(201)에 오류 신호(CRC_ALERT)를 제공한다.
제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(201)에서 제공된 데이터 패턴의 오류 발생 여부를 판단하여 오류 신호(CRC_ALERT)를 생성하도록 구성된다.
제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)는 메모리 컨트롤러(200)의 제어에 응답하여 데이터를 기록하거나 기록된 데이터를 출력하도록 구성된다.
제 1 반도체 메모리(DRAM0)는 오류 검출 회로(311) 및 드라이버(320)를 포함한다.
오류 검출 회로(311)는 내부 오류 신호(CRC_ALERT0)를 강제로 활성화시키는 동작과, 내부적으로 생성한 오류 검사 값과 메모리 컨트롤러(201)에서 제공한 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT0)를 활성화시키는 동작 중에서 하나를 트래이닝 모드 신호(MODE_TRN0)에 따라 수행하도록 구성된다.
드라이버(320)는 내부 오류 신호(CRC_ALERT0)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.
드라이버(320)는 복수의 인버터 및 트랜지스터로 구성된다.
제 2 반도체 메모리(DRAM1)는 오류 검출 회로(411) 및 드라이버(420)를 포함한다.
오류 검출 회로(411)는 내부 오류 신호(CRC_ALERT1)를 강제로 활성화시키는 동작과, 내부적으로 생성한 오류 검사 값과 메모리 컨트롤러(201)에서 제공한 오류 검사 값을 비교하여 내부 오류 신호(CRC_ALERT1)를 활성화시키는 동작 중에서 하나를 트래이닝 모드 신호(MODE_TRN1)에 따라 수행하도록 구성된다.
드라이버(420)는 내부 오류 신호(CRC_ALERT1)에 응답하여 오류 신호(CRC_ALERT) 출력단을 구동하도록 구성된다.
드라이버(420)는 복수의 인버터 및 트랜지스터로 구성된다
이때 제 1 반도체 메모리(DRAM0) 및 제 2 반도체 메모리(DRAM1)와 오류 신호(CRC_ALERT) 출력단은 공통 연결된다.
따라서 드라이버들(320, 420)은 내부 오류 신호들(CRC_ALERT0, CRC_ALERT1) 중에서 어느 하나가 비활성화되면(예를 들어, 로우 레벨), 해당 드라이버가 출력단과 전기적으로 분리되도록 구성된다.
도 8에 도시된 바와 같이, 오류 검출 회로(311)는 오류 검사 로직 즉, CRC 로직(314), 비교부(315), 인버터 어레이(312) 및 다중화기(313)를 포함한다.
CRC 로직(314)은 데이터에 대한 CRC 연산을 수행하여 내부 오류 검사 값(CRC_CAL)을 생성하도록 구성된다.
인버터 어레이(312)는 내부 오류 검사 값(CRC_CAL)을 반전시켜 출력하도록 구성된다.
다중화기(313)는 트래이닝 모드 신호(MODE_TRN0)에 응답하여 메모리 컨트롤러(201)에서 제공한 외부 오류 검사 값(CRC_RX) 또는 반전된 내부 오류 검사 값(CRC_CALB)을 출력하도록 구성된다.
다중화기(313)는 트래이닝 모드 신호(MODE_TRN0)가 로우 레벨 즉, '0'의 논리 값을 갖는 경우, 반전된 내부 오류 검사 값(CRC_CALB)을 출력한다.
다중화기(313)는 트래이닝 모드 신호(MODE_TRN0)가 하이 레벨 즉, '1'의 논리 값을 갖는 경우, 메모리 컨트롤러(201)에서 제공한 외부 오류 검사 값(CRC_RX)을 출력한다.
비교부(315)는 메모리 컨트롤러(200)에서 제공한 외부 오류 검사 값(CRC_RX)과 다중화기(313)의 출력을 비교하여 내부 오류 신호(CRC_ALERT0)를 생성하도록 구성된다.
오류 검출 회로(411)는 도 8의 오류 검출 회로(311)와 동일하게 구성할 수 있다.
이와 같이 구성된 본 발명의 다른 실시예의 데이터 트래이닝 동작을 설명하면 다음과 같다.
이때 본 발명의 다른 실시예의 데이터 트래이닝 동작은 오류 신호 핀(CRC Alert Pin)의 트래이닝을 생략하는 것을 제외하고는 도 6에 도시된 본 발명의 실시예에 따른 데이터 트래이닝 동작과 동일하게 수행할 수 있다.
본 발명의 실시예에서는 도 5와 같이 오류 신호 핀의 트래이닝을 수행하였다.
그러나 본 발명의 다른 실시예에서는 도 8과 같은 구성을 통해 오류 신호(CRC_ALERT)를 원하는 타이밍에 활성화시킬 수 있으므로 오류 신호 핀의 트래이닝을 생략할 수 있다.
제 1 반도체 메모리(DRAM0)에 대하여 데이터 트래이닝을 수행하는 것으로 가정하면, 메모리 컨트롤러(201)가 트래이닝 모드 신호(MODE_TRN0)를 로우 레벨로 출력하여 내부 오류 신호(CRC_ALERT1)를 강제로 활성화시킨다.
즉, 도 8을 참조하면, 트래이닝 모드 신호(MODE_TRN0)가 로우 레벨이므로 다중화기(313)가 반전된 내부 오류 검사 값(CRC_CALB)을 출력한다.
비교부(315)는 내부 오류 검사 값(CRC_CAL)과 반전된 내부 오류 검사 값(CRC_CALB)을 비교하여 내부 오류 신호(CRC_ALERT0)를 출력한다.
이때 내부 오류 검사 값(CRC_CAL)과 반전된 내부 오류 검사 값(CRC_CALB)은 서로 반대의 위상을 가지므로 내부 오류 신호(CRC_ALERT0)는 하이 레벨로 활성화된다.
이와 같이 메모리 컨트롤러(201)가 원하는 타이밍에 활성화시킨 오류 신호(CRC_ALERT)를 이용하여 라이트 데이터 트래이닝 및 리드 데이터 트래이닝을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (4)

  1. 메모리 컨트롤러 및 상기 메모리 컨트롤러에서 제공된 데이터 패턴에 오류가 발생하였는지 판단하여 오류 신호를 생성하는 반도체 메모리로 이루어진 반도체 시스템의 데이터 트래이닝 방법으로서,
    상기 반도체 메모리는 상기 오류 신호를 오류 신호 핀을 통해 상기 메모리 컨트롤러에 제공하며,
    상기 오류 신호 핀은 상기 반도체 메모리가 상기 오류 신호를 상기 메모리 컨트를러에 전송함으로써 상기 메모리 컨트롤러에 데이터 통신 오류를 경고하기 위해 구성되며,
    상기 메모리 컨트롤러가 상기 반도체 메모리에서 출력되는 오류 신호의 활성화 타이밍을 검출하는 오류 신호 트래이닝 단계; 및
    상기 메모리 컨트롤러가 상기 오류 신호의 비활성화 구간을 검출하는 라이트 데이터 트래이닝 단계를 포함하며,
    상기 비활성화 구간은 안정적인 데이터 라이트 동작이 수행되는 패스 존을 포함하고,
    상기 메모리 컨트롤러는 라이트 스트로브 신호와 상기 데이터 패턴의 타이밍을 조정함으로써 상기 패스 존의 중간 타이밍을 검출하는 반도체 시스템의 데이터 트래이닝 방법.
  2. 제 1 항에 있어서,
    상기 오류 신호 트래이닝 단계는
    상기 메모리 컨트롤러가 서로 다른 데이터 패턴들을 상기 반도체 메모리에 제공하여 상기 오류 신호를 활성화시키는 단계인 반도체 시스템의 데이터 트래이닝 방법.
  3. 제 1 항에 있어서,
    상기 오류 신호 트래이닝 단계는
    상기 메모리 컨트롤러가 데이터 패턴을 상기 반도체 메모리에 제공하는 타이밍을 조정하여 상기 오류 신호를 활성화시키는 단계인 반도체 시스템의 데이터 트래이닝 방법.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    어드레스, 커맨드, 데이터 및 오류 검사 정보를 상기 반도체 메모리와 상기 메모리 컨트롤러 사이에 연결된 채널들 각각을 통해 상기 반도체 메모리에 제공하도록 구성되는 반도체 시스템의 데이터 트래이닝 방법.
KR1020160048792A 2016-04-21 2016-04-21 반도체 시스템의 데이터 트래이닝 방법 KR101636485B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160048792A KR101636485B1 (ko) 2016-04-21 2016-04-21 반도체 시스템의 데이터 트래이닝 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160048792A KR101636485B1 (ko) 2016-04-21 2016-04-21 반도체 시스템의 데이터 트래이닝 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120045500A Division KR20120065975A (ko) 2012-04-30 2012-04-30 반도체 시스템의 데이터 트래이닝 방법

Publications (2)

Publication Number Publication Date
KR20160049523A true KR20160049523A (ko) 2016-05-09
KR101636485B1 KR101636485B1 (ko) 2016-07-06

Family

ID=56020475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160048792A KR101636485B1 (ko) 2016-04-21 2016-04-21 반도체 시스템의 데이터 트래이닝 방법

Country Status (1)

Country Link
KR (1) KR101636485B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200056732A (ko) 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20210153407A (ko) 2020-06-10 2021-12-17 에스케이하이닉스 주식회사 에러정정동작 및 에러체크동작을 수행하기 위한 전자장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63183693A (ja) * 1987-01-23 1988-07-29 Mitsubishi Electric Corp 半導体記憶装置
US6567941B1 (en) * 2000-04-12 2003-05-20 Advantest Corp. Event based test system storing pin calibration data in non-volatile memory
US20060107150A1 (en) * 2004-09-27 2006-05-18 Mitsuru Onodera Semiconductor device and test method thereof
US20080016392A1 (en) * 2006-06-26 2008-01-17 Emerging Memory Technologies Inc. Ecc system for memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63183693A (ja) * 1987-01-23 1988-07-29 Mitsubishi Electric Corp 半導体記憶装置
US6567941B1 (en) * 2000-04-12 2003-05-20 Advantest Corp. Event based test system storing pin calibration data in non-volatile memory
US20060107150A1 (en) * 2004-09-27 2006-05-18 Mitsuru Onodera Semiconductor device and test method thereof
US20080016392A1 (en) * 2006-06-26 2008-01-17 Emerging Memory Technologies Inc. Ecc system for memory

Also Published As

Publication number Publication date
KR101636485B1 (ko) 2016-07-06

Similar Documents

Publication Publication Date Title
US10381102B2 (en) Memory devices having a read function of data stored in a plurality of reference cells
CN114974384B (zh) 高效的io区段中断系统和方法
US8193829B2 (en) Semiconductor device, memory system, and method for controlling termination of the same
CN114446369B (zh) 用于在行修复存储器中节能的系统及方法
TWI736714B (zh) 包括虛擬故障產生器的記憶體裝置及其記憶單元修復方法
US8832509B2 (en) Semiconductor system and data training method thereof
KR20190016870A (ko) 리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템
US10783968B2 (en) Distributed mode registers in memory devices
US9019784B2 (en) Data training device
KR20200043017A (ko) 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
KR101636485B1 (ko) 반도체 시스템의 데이터 트래이닝 방법
CN110993002B (zh) 用于改进动态随机存取存储器(dram)中组件可靠性的系统和方法
KR101636483B1 (ko) 반도체 시스템 및 그 데이터 트래이닝 방법
US9418757B2 (en) Method for testing semiconductor apparatus and test system using the same
US8370568B2 (en) Memory interface and adaptive data access method
US11646095B2 (en) Configurable soft post-package repair (SPPR) schemes
US10698781B2 (en) Semiconductor memory module, semiconductor memory system, and method of accessing semiconductor memory module
KR20120065975A (ko) 반도체 시스템의 데이터 트래이닝 방법
KR20120067323A (ko) 반도체 시스템 및 그 데이터 트래이닝 방법
US20230420016A1 (en) Clock driver and memory device comprising the same
US9472251B2 (en) Semiconductor device having dummy cell region that are symmetrically disposed about peripheral region
KR20240069355A (ko) 오류 발생과 관련된 이벤트 데이터를 출력하기 위한 메모리 장치, 전자 장치, 및 메모리 장치의 동작 방법
JPH023198A (ja) 故障検出回路内蔵型メモリ素子
KR20200078991A (ko) 트래이닝 기능을 갖는 반도체 시스템

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 4