JPH023198A - 故障検出回路内蔵型メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 故障検出回路内蔵型メモリ素子に関し、出力データを利
用せずに高速にワード線の故障を検出することが可能な
故障検出回路内蔵型メモリ素子を提供することを目的と
し、 ２進アドレス信号を与え、指定されたアドレスにデータ
を書き込み、又は指定されたアドレスからデータを読み
出すことを可能とする半導体メモリ素子において、前記
２進アドレス信号によって指定される少なくとも行方向
に走るワード線のいずれか一方を活性化することにより
、活性化されたワード線に接続されたセルをアクセスす
るワード線ドライバと、前記各ワード線に接続され、す
べてのワード線が正常に動作している場合、前記２進ア
ドレス信号によって指定されるワード線がアクセスされ
ることにより、出力線に正常状態を示す論理を出力し、
指定された前記ワード線が故障している場合には、出力
線に正常状態の論理と異なる論理を出力するワード線の
故障を検出するワード線故障検出回路を有するように構
成する。

〔産業上の利用分野〕

本発明は、高倍転性を必要とする計算機等の記憶装置に
用いられる半導体のメモリ素子に係り、更に詳しくは故
障検出回路内蔵型メモリ素子に関する。

近年システムの高倍転化に対する要求がますます広まり
、特にノンストップコンピュータと呼ばれるシステムで
は、システムダウンが許されず、ビット誤りがあっても
これを訂正して動作し続けることが必要とされる。通常
の大中規模の計算機システムでは、メモリの故障に対し
Ｆ　ＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎｇ　Ｃｏｄｅ　）
　と呼ばれる符号を採用し、誤りの検出及び訂正を行っ
て高倍転化を図っている。

ＥＣＣ符号はＳ　Ｅ　Ｃ−Ｄ　Ｅ　Ｄ　（Ｓｉｎｇｌｅ
　Ｅｒｒｏｒ　Ｃｏｒ−ｒｅｃｔｉｏｎ　−Ｄｏｕｂｌ
ｅ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ）と呼ばれる符号
であり、単一誤りを訂正し、２重誤りを検出することが
できる。半導体メモリ素子内部においてワード線が断線
または短絡した場合には多重誤りになる場合が多く、そ
の多重誤りを２重誤りとしてＥＣＣ回路で検出すること
は可能であり、しかもワード線を２重化して多重誤りを
単一誤りとしてＥＣＣ回路で訂正する技術もすでに存在
する。

しかしその多重誤りがワード線の故障によるものである
ことを発見するのに時間がかかり、そのため、ワード線
の故障を高速に検出する検出技術がＥＣＣによる訂正技
術に先がけて要求される。

〔従来の技術〕

一般にメモリ素子はワード線で特定アドレスを選択し、
データをビット線にのせ、そのビット線をさらに選択し
てデータを読み書きするものである。このようなメモリ
素子は大容量化に伴い、多ビツト入出力の構成をとった
素子が多く使われるようになり、また消費電力を抑える
ためにブロック分割するが、その場合でも同一ワード線
で同時に複数ビットのセルをアクセスする複数セルアク
セス方式が採用されている。

第８図は従来の複数セルアクセス方式の半導体メモリ素
子の第１の構成図である。第８図の半導体メモリ素子は
１６ワード×４ビツトのメモリであり、１つのアドレス
線をアクセスした場合に４ビツトのデータが出力される
ものである。同図において１と２はＲＯＷアドレスデコ
ーダであり、４ビツトの２進コードの上位ビットをデコ
ードするデコーダである。３のカラムデコーダは４つの
入力から１つを選択する選択回路で、その選択は４ビツ
ト２進アドレスの下位２ビツトによって行われる。ワー
ド線１．２，３．４はＲＯＷアドレスデコーダ１の出力
であり、アドレスの上位２ビツトによって１本がアクセ
スされるものである。同様にワード線１’、２’、３’
、４’はＲＯＷアドレスデコーダ２の出力であり、同様
に１本がアクセスされる。ワード線１〜４のうち１本が
アクセスされた場合にはそのワード線１上にあるセルの
内容はカラムデコーダ３に入る。従ってビット１に関す
るブロック４はアクセスされるワード線上の４ビツトが
同時にカラムデコーダ３に入り、カラムデコーダ３によ
ってそのうちの１つが選択され、出力データの上位ビッ
トとなる。ビット２においても同様で、ブロック５内に
ある１６個のセル内容の中から１つだけが選択され、出
力データの上位から２ビツト目の情報となる。ビット３
に対応するブロック６内にある１６個のセルのうちから
１個のセル内容が出力データの第３番目のビットとなる
。同様にビット４に対応するブロック７の１６個のセル
から１つのセル内容が選択され、最下位ビットとなる。

第８図の半導体メモリ素子ではワードｉ　　（ｉ＝１．
２，３．４）とワード線ｉ′（ｉ’＝１’、２’、３’
、４’）は同時にアクセスされる。第８図の構成におい
て、ワード線ｉまたはｉ′が断線した場合に、断線した
そのワード線のセル内容は誤りビットとなって出力され
る。

しかしこれは単一誤りであるからＥＣＣ訂正回路によっ
て訂正可能となる。しかし第８図の構成では各ビット４
，５，６．７は常に動作状態にあるため消費電力の低減
がはかれない。

第９図は従来の複数アクセス方式の第２の構成図である
。同図において８と９はＲＯＷアドレスデコーダであり
、２進アドレスの上位２ビツトをデコードするものであ
り、１０のカラムデコーダは下位２ビツトを用いて４つ
のブロック１１，１２．１３．１４の中から１つのブロ
ックを選んでそのブロックの出力データをそのまま出力
するものである。ワード線１〜８のうちの１つがアクセ
スされるとアクセスされたワード線上のセル内容はカラ
ムデコーダ１０の入力となる。すなわち２つのブロック
にまたがる８個のセルの内容が同時にカラムデコーダに
与えられカラムデコーダ１０でどちらかのブロックの４
ビツト情報を選んで出力する。従って、ブロック１１．
１２がアクセスされた場合にはブロック１３．１４はア
クセスされず消費電力が低減されることになる。すなわ
ちアクセスされないブロックは動作しないため、消費電
力の面から見ると第９図の構成は極めて優れている。

この第９図のメモリ素子ではワード線が断線した場合に
そのワード線に接続されている複数セルはすべてデータ
の最上位から最下位のビットに対応しているため出力デ
ータは多ビットの誤りとして出力される。

第１０図はワード線１の点■において断線したメモリブ
レーンの概略図である。このメモリプレーンは第９図の
半導体メモリ素子のブロック１１゜１２．１３．１４の
うちの１つに対応し、０点で断線しているワード線１が
アクセスされた場合にピッ）２，３．４に対応するセル
内容が縮退故障となる。従ってカラムデコーダ１０の出
力データ線の情報は最大３ビツトの誤りが生じることに
なる。

〔発明が解決しようとする課題〕

従来、ワード線の故障検出はメモリ素子の出力側に接続
されたＥＣＣ回路によって２重誤りとして検出していた
。従ってＥＣＣ回路によって検出された２重誤りがワー
ド線の故障によるものであるのか、あるいはワード線に
接続されたセルの故障によるものかを判断するのに時間
がかかるという問題が生じていた。

本発明の目的は、出力データを利用せずに高速にワード
線の故障を検出することが可能な故障検出回路内蔵型メ
モリ素子を提供することである。

〔課題を解決するための手段〕

第１図は本発明の半導体メモリ素子の構成図である。同
図においてワード線ドライバ１５は少なくとも行方向に
走るワード線のいずれか１本を活性化することにより活
性化されたワード線１６に接続されたセルをアクセスす
るもの、 ワード線故障検出回路１９は各ワード線に各検出用トラ
ンジスタが接続され、すべてのワード線が正常に動作し
ている場合には２進アドレス信号によって指定されるワ
ード線がアクセスされることによりそのワード線に接続
された検出用トランジスタのみ動作して常に出力線２０
に正常状態を示す論理を出力し、指定されたそのワード
線が故障している場合にそのワード線に接続された検出
用トランジスタが不動作状態となり出力綿２０に正常状
態の論理と異なる論理が出力されるもので、特に、正常
時にはいずれかのワード線が指定されると出力線２０は
ローレベルとなり、指定されたワード線が断線、または
グランドに短絡している場合には出力線２０がハイレベ
ルとなり、ワード線が電源ラインと短絡している場合に
はチップのディスイネーブル状態において出力線２０が
ローレベルに固定されるように動作されるものである。

さらに、そのワード線故障検出回路１９は、アドレスが
遷移したことを検出し、データを読み出す前にビット線
１８を中間レベルにすることにより読み出しスピードを
高速化するためのアドレス・トランジション・ディテク
タ（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅ
ｃｔｏｒ　）回路が内蔵され、そのワード線の故障検出
の判定タイミングをそのアドレス・トランジション・デ
ィテクタ回路が動作してから一定のタイミング後に行う
判定手段を含む。本発明ではワード線ドライバ１５と反
対側の端部でワード線で信号が正常に伝達されているこ
とを検出することを特徴とする。

〔作　　　用〕

本発明では各ワード線にゲート端子が接続された検出用
トランジスタの各ドレイン端子を共通に接続し、ドツト
オア論理で出力線に接続することにより、正常時には出
力電流が流れるようにし、ワード線が断線している場合
、あるいはワード線がグランドと短絡している場合には
、そのワード線がアクセスされても、出力電流が流れな
いようにし、さらにワード線が電源ラインと短絡してい
る場合には、メモリ素子のディスイネーブル状態におい
て出力電流が流れてしまうようにして、ワード線の故障
をＥＣＣ回路を用いず検出する。

〔実　　施　　例〕

次に本発明の実施例を図面を参照して説明する。

第２図は本発明の原理図である。同図において第１図と
同じものは同じ記号で示され、１５はワド線１６を駆動
するワード線ドライバ、１７は１ビツトの情報を格納す
るセル、１８はビット線、１９はワード線故障検出回路
、２０は出力のエラー信号線、２１はビット線１８を介
して読み出されるセル内容を選択して出力する出カバソ
ファ、２２はワード線故障検出回路１９においてワード
′！ｌＡｌ６の故障を検出するタイミングを制御するタ
イミング発生制御回路である。

ワード線ドライバ１５は少なくとも行方向に走るワード
線１６のいずれか１本を活性化することにより、活性化
されたそのワード線１６に接続されたセル１７の内容を
ビット方向に読み出すためのドライバ゛である。ビット
方向に読み出されたセル内容は出力バッファ２１に入力
され、選択され、出力データとなる。また、ワード線故
障検出回路１９は各ワード線１６に各検出用トランジス
タが接続されて構成される。もしすべてのワード線１６
が正常に動作している場合にはワード線ドライバ１５に
与えられる２進アドレス信号によってワード線１６の１
本だけが活性化される。そして、そのワード線１６に接
続された検出用トランジスタのみが動作して常に出力線
２０に正常状態を示す論理が出力される。しかし、もし
その２進アドレス信号によって指定されたそのワード線
が例えば断線している場合、そのワード線に接続された
検出トランジスタが不動作状態となり、出力線２０に正
常状態の論理と異なる論理が出力される。

例えば、ワード線１６がすべて正常である場合には１．
指定されたワード線に接続される検出用トランジスタが
オン状態となり、出力線２０がローレベルとなる。とこ
ろが指定されたワード線１６が断線またはグランドに短
絡している場合には、そのワード線に接続された検出用
トランジスタがオフ状態となり、出力線２０がハイレベ
ルとなる。

またもしそのワード線が電源ラインと短絡している場合
には、チップのディスイネーブル状態において出力線２
０がローレベルに固定される。またワード線故障検出回
路１９において、アドレスが遷移したことを検出し、デ
ータを読み出す前にビット線１８を中間レベルにするこ
とにより読み出しスピードを高速化するためのアドレス
・トランジション・ディテクタ回路（ＡＴＤ）が内蔵さ
れている場合には、そのワード線１６の故障検出の判定
タイミングは、タイミング発生制御回路２２で制御され
、そのＡＴＤ回路が動作してから一定のタイミング後に
て行われる。このように本発明は出力データを利用せず
に高速にワード線の故障を検出するものである。

第３図は本発明の詳細な構成図である。同図において第
１図及び第２図と同じものは同じ番号で示され、１６は
ワード線、１８はビット線、１７はセルである。また、
２３はワード線ドライバ１５の出力部にあるアンド回路
、２４はパストランジスタ、２５はセル１７に接続され
るパストランジスタ、２６は本発明のワード線故障検出
回路の一部であるドツトオア回路、２７と２８は本発明
に利用されるタイミングジェネレータとエラー信号を出
力するバッファ回路である。ワード線ドライバ１５の出
力部にあるアンド回路２３はワード線ドライバ１５に入
力される２進アドレス信号によってどれか１つの出力が
論理１に活性化されるものである。論理１に活性化され
たアンドゲートの出力線２９はパストランジスタ２４の
ゲート端子を駆動し、その論理１により１つのパストラ
ンジスタ２４がオン状態となる。パストランジスタ２４
がオン状態となった場合、ワード線１６はそのオン状態
のパストランジスタを介してハイレベルに活性化される
。即ちワード綿１６のうちどれか１本のみがハイレベル
に活性化され、ワード線に故障がない場合にはその活性
化されたワード線１６に接続されたパストランジスタ２
５はすべてオン状態となり、ワード線１６上にある行方
向のセル内容はオン状態のパストランジスタ２５を介し
てビット線１８に伝達され、列方向に伝搬して出カバソ
ファ２１　（第２図）に入力する。このようなメモリ素
子において、本発明ではワード線故障検出回路１９内の
ドツトオア回路２６内の各検出用トランジスタ３０のゲ
ート端子がそれぞれワード線１６に接続される。そして
、そのソース端子は接地され、ドレイン端子は共通に抵
抗器３１を介して電源レベルＶＤＤに接続される。検出
用トランジスタ３０はゲート端子にハイレベルが入力さ
れた場合に、オン状態となり、そして、そのオン状態の
トランジスタ３０に向かって電源電圧ＶＤｆｌから抵抗
器３１を介して電流が流れる。電流が流れれば、すべて
のドレイン端子に共通に接続している節点■の電位はロ
ーレベルになり、その電位は、ドツトオア回路２６の出
力線３２に伝達される。すなわち検出用トランジスタ３
０のゲート電圧が少なくとも１つハイレベルであればド
ツトオア回路２６の出力線３２はローレベルになる。

もしワード線１６が故障なく正常に動作している場合に
はワード線１６のうちどれか１つは常にハイレベルに活
性化されている。というのは、ワード線１６はＲＯＷア
ドレスデコーダの出力であるから、ＲＯＷアドレスデコ
ーダの入力である２進アドレス信号によって指定される
ワード線が必ずハイレベルに活性化されるからである。

すなわちワード線１６に故障がなければ検出用トランジ
スタ３０のいずれか１つが必ずオン状態になっており、
そのオン状態の検出用トランジスタ３０に向かって電流
が電源■。から流れ込み、出力線３２は常にローレベル
となる。このように本発明では各ワード線Ｉ６にゲート
端子が接続された検出用トランジスタ３０の各ドレイン
端子を共通にしてドツトオア論理で出力線３２に接続し
、このことにより、正常時に出力電流が常に流れるよう
にしている。このようなメモリ素子において、もしワー
ド線１６が断線している場合には断線されたワード線１
６においてＲＯＷアドレスデコーダの出力論理は検出用
トランジスタ３０に伝達されず、ＲＯＷアドレスデコー
ダでそのワード線を活性化しても、ハイレベルの電圧は
そのワード線に接続しているはずの検出用トランジスタ
３０をオン状態にさせない。従ってドツトオア回路２６
内のすべての検出用トランジスタ３０はオフ状態となる
。

ドツトオア回路２６において、すべての検出用トランジ
スタ３０がオフ状態であれば抵抗器３１を介して電流は
流れず、従ってドツトオア回路２６の出力線３２はハイ
レベルになる。

また、ワード線１６のうち少なくとも１本がグランドに
短絡している場合にもその短絡されたワード線１６はＲ
ＯＷアドレスデコーダでハイレベルに活性化されず、そ
のワード線はローレベルのままとなる。従ってこの場合
においてもドツトオア回路２６内の検出用トランジスタ
３０はすべてオフ状態となり、抵抗器３１を介して電流
は流れず、出力線３２はハイレベルとなる。すなわち、
本発明ではドツトオア回路２６を用いてワード線が正常
であれば抵抗器３１を介して電流が常に流れ、ワード線
が断線している場合、あるいはワード線がグランドに短
絡している場合にはそのワード線をアクセスしても、電
流が流れないようにしている。

また、もしワード線がＶ。の電源ラインと短絡している
場合にはそのワード線は縮退的にハイレベルに固定され
る。この場合、そのハイレベルに接続された検出用トラ
ンジスタ３０はオン状態となるため、出力電流が流れて
しまうので正常時の状態と区別することができなくなる
。しかし、メモリ素子にはチップイネーブル端子があり
、これを用いてディスイネーブルにすればＲＯＷアドレ
スデコーダの出力はすべてオフ状態にできる。すなわち
、ディスイネーブル状態では、すべてのワード線１６は
不活性状態であり、すべてがローレベルとなる。このよ
うな状）において、もしドツトオア回路２６の出力線３
２がローレベルになっているとするならば、その原因は
ワード線１６の少なくとも１本が電源ラインと短絡して
いると判断できる。すなわち、ワード線が■。の電源ラ
インと短絡している場合にはメモリ素子のディスイネー
ブル状態において出力電流が流れてしまうことを検出す
る。このようにして、本発明はワード線の断線、ワード
線のグランドへの短絡状態、ワード線の電源ラインへの
短絡状態を検出する。

なお、タイミングジェネレータ２７はワード線の故障を
検出するタイミングを制御するもので、そのタイミング
の指定信号をバッファ２８に与えると、ドツトオア回路
２６の出力論理がバッファ２８を介してエラー信号２０
として出力される。

最近のメモリ素子において、アドレスが遷移したことを
検出し、データを読み出す前にビット線１８を中間レベ
ルにすることにより、読み出しスピードを高速化するこ
とを可能とし、そのためのアドレス・トランジション・
ディテクタ回路（ＡＴｌｕｌ路）（図示せず）が内蔵さ
れている。このようなＡＴＤ回路が内蔵されている場合
にはワード線の故障検出に関する判定タイミングはＡＴ
Ｄ回路が動作してから一定のタイミング後に行なわれる
。

第４図はＡＴＤ回路回路によるビット線イコライズ回路
の実施例である。ＡＴＤ回路３３はアドレス線に接続さ
れ、アドレス線の電圧がハイレベルからローレベル、も
しくはローレベルからハイレベルに変化したことを検出
する。ＡＴＤ回路３３の出力はパストランジスタ３６の
ゲート端子に入力され、そのパストランジスタ３６のソ
ース端子及びゲート端子はそれぞれ正側のビットライン
３４、及び負側のビットライン３５に接続される。

この正側のビットライン３４および負側のビットライン
３５はそれぞれワード線１６に接続されるセル１７の読
み出し線であり、ワード線１６がアクセスされた場合に
、セル１７の内容をビット方向に伝達するものである。

このようなスタティックＲＡＭにおいて、ＡＴＤ回路３
３はアドレスの遷移状態を検出し、その出力線３７をハ
イレベルにする。このことによって、パストランジスタ
３６がオン状態となる。パストランジスタ３６がオン状
態になると正側のビットライン３４及び負側のビットラ
イン３５は中間レベルになる。ビットライン３４．ビッ
トライン３５が中間レベルになれば、セル１７の読み出
し電圧がハイレベルであろうとローレベルであろうとビ
ットライン３４又はビットライン３５を介して中間レベ
ルからのレベル変化として出カバソファに伝達する。従
って、遷移する振幅が小さいため読み出しスピードが高
速となる。すなわちＡＴＤ回路３３はアドレスの遷移を
検出し、データを読み出す前にビット線を中間レベルに
し、読み出しスピードを高速化する手段であって、高速
ＳＲＡＭでは一般に内蔵されている。

第５図はＡＴＤ回路の詳細図である。

千ノブセレクト信号（Ｃ３）がローレベルのとき、アド
レスが論理Ｏであればゲート３９の出力は１、ゲート３
８の出力も１となる。

ゲート３８の出力が１であれば、反転回路４０の出力は
Ｏとなり、上側のトランジスタ４０′をオン状態とし、
入力された論理１を常に１になるように動作する。反転
回路４０の出力の論理０によってゲート４１の出力は１
となり、その論理１がゲート４２に人力する。従って、
ゲート３９の出力の論理ｌは同様に常に１になるように
制御され、ゲート４２の出力はＯとなる。この論理０は
反転回路４３及び４４で少し遅延され、ゲート４１に入
力する。従って、アドレスが０であるならばゲート４５
の入力は上が１で下がＯとなる。同様にアドレスが１で
ある場合にはゲート４５の入力は上がＯで下が１となる
。従って入力のアドレスが０または１のレベル信号であ
る場合にはＡＴＤ回路の出力は常に０となる。この状態
でアドレスが０から１に変化したとする。アドレスがＯ
のとき、ゲート４１の出力は１であるから、ゲート４２
の出力はアドレスの０から１の変化をそのまま伝達し、
ゲート４５の入力を１からＯにするため、ＡＴＤ回路の
出力は０から１に上がる。アドレスが０から１に変化し
、しばらく１のまま固定すると、ＡＴＤ回路の出力は０
となる。従ってアドレスの遷移後、ＡＴＤ回路の出力は
０から１になって即、０に下がるようなパルス信号とな
る。

アドレスが１からＯに落ちる場合も同様である。

このように、ＡＴＤ回路はアドレスの遷移状態を検出し
、それをパルスとして出力するものである。

第６図はＡＴＤ回路による読み出しデータのタイミング
図である。４６は１から０又はＯから１の遷移のあるア
ドレス信号で、その遷移状態はＡＴＤ回路により検出さ
れる。ＡＴＤ回路の出力信号は４９に示されるようにそ
のアドレスの遷移後に検出されるパルスである。このパ
ルスのハイレベルによってＡＴＤ回路の出力に接続され
たパストランジスタ（第４図のパストランジスタ３６）
はオン状態になり、正側のビットライン３４及び負側の
ビットライン３５は同レベルとなり、波形５０に示され
るような中間レベルになる。５１はセル１７から読み出
されるデータ出力信号であり、この信号は、ビット線の
中間レベルかの変化によって、０から１または１から０
に高速に変化する。

なお、ＡＴＤ回路によるイコライザがない場合には、波
形４７．４８に示されるように、ビットライン３４．３
５は中間レベルではなく、出力データの遷移はイコライ
ザつきの場合の出力データ５１と比べて遅れる。

第７図は本発明のＡＴＤ回路付きのＳＲＡＭにおけるワ
ード線故障検出に関するタイミング図である。５２のチ
ップセレクト信号（３丁）がローレベルになった後、５
３のアドレス信号は１から０またはＯから１に変化した
とする。このアドレスの遷移をＡＴＤ回路で検出し、検
出したＡＴＤ出力は５４に示されるように■のパルスと
なる。

本発明では、チップセレクト信号がローレベルになり、
イネーブル状態である場合にはワード線の断線及びワー
ド線のグランドへの短絡へのチエツクがドツトオア回路
２６によって検出されるが、この検出タイミングは、第
７図に示されるように、アドレスが遷移した後とする。

すなわち、アドレスの遷移をＡＴＤ回路で検出し、ＡＴ
Ｄ回路から出力される■のパルスを検出タイミングとし
てバッファ回路２８に与え、そのバッファ回路２８から
検出結果のエラー信号を出力するようにする。

また、ワード線の■、。の電源レベルへの短絡の検出は
、チップセレクト信号（τ丁）がハイレベルとなり、チ
ンプディスイネーブル状態になった状態で、しかもアド
レスが遷移した後に行われる。

従って、第７図のタイミングに示されるように、チップ
セレクト信号（て丁）が０から１になった後のアドレス
遷移をＡＴＤ回路で検出し、そのＡＴＤ回路の出力パル
ス信号■を検出タイミングとする。すなわち、■のパル
ス信号をバッファ回路２８に与えてドツトオア回路２６
の出力信号をエラー信号として出力する。

このように、本発明のワード線故障検出手段にはアドレ
スが遷移したことを検出し、データを読み出す前にビッ
ト線を中間レベルにすることにより読み出しスピードを
高速化するためのＡＴＤ回路が内蔵されている場合には
、そのワード線の故障検出の判定タイミングをＡＴＤ回
路が動作してから一定のタイミング後にて行うようにす
る。

〔発明の効果〕

本発明は、出力データを用いずに従ってＥＣＣ回路等に
よる多重誤り検出を行わず、ワード線の故障を高速に検
出できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリ素子の構成図、第２図は
本発明の原理図、 第３図は本発明の詳細な構成図、 第４図はＡＴＤ回路によるピント線イコライズ回路の実
施例を示す図、 第５図はＡＴＤ回路の詳細図、 第６図はＡＴＤ回路による読み出しデータのタイミング
図、 第７図は本発明のＡＴＤ回路付きのＳＲＡＭにおけるワ
ード線故障検出に関するタイミング図、第８図は従来の
複数セルアクセス方式の半導体メモリ素子の第１の構成
図、 第９図は従来の複数セルアクセス方式の第２の構成図、 第１０図は従来のワード線１の点■において断線したメ
モリプレーンの概略図である。 １５・・・ワード線ドライバ、 １６　・　・　・ワード線、 １７・・・セル、 １８・　・　・ビット線、 １９・・・ワード線故障検出回路、 ２０・・・出力線。

Claims (1)

1. 【特許請求の範囲】 １）２進アドレス信号を与え、指定されたアドレスにデ
   ータを書き込み、又は指定されたアドレスからデータを
   読み出すことを可能とする半導体メモリ素子において、 前記２進アドレス信号によって指定される少なくとも行
   方向に走るワード線のいずれか一方を活性化することに
   より、活性化されたワード線（１６）に接続されたセル
   （１７）をアクセスするワード線ドライバ（１５）と、 前記各ワード線（１６）に接続され、すべてのワード線
   （１６）が正常に動作している場合、前記２進アドレス
   信号によって指定されるワード線（１６）がアクセスさ
   れることにより、出力線（２０）に正常状態を示す論理
   を出力し、指定された前記ワード線（１６）が故障して
   いる場合には、出力線（２０）に正常状態の論理と異な
   る論理を出力するワード線の故障を検出するワード線故
   障検出回路（１９）を有することを特徴とする故障検出
   回路内蔵型メモリ素子。 ２）前記ワード線故障検出回路（１９）は各ゲート端子
   が各ワード線（１６）に接続され、各ドレイン端子が共
   通に一端が電源レベルに接続された抵抗器の他端に接続
   された検出用トランジスタからなるドットオア回路であ
   って正常時にはいずれかのワード線（１６）が指定され
   ると前記ドットオア回路の出力が正常状態の論理に対応
   するレベルとなり、指定されたワード線（１６）が断線
   または電源レベルの一方に短絡している場合にはその出
   力線（２０）が異常状態に対応する論理レベルとなるこ
   とを特徴とする請求項１記載の故障検出回路内蔵型メモ
   リ素子。 ３）前記ワード線故障検出回路（１９）は各ゲート端子
   が各ワード線（１６）に接続され、各ドレイン端子が共
   通に一端が電源レベルに接続された抵抗器の他端に接続
   された検出用トランジスタからなるドットオア回路であ
   って正常時にはいずれかのワード線（１６）が指定され
   ると前記ドットオア回路の出力が正常状態の論理に対応
   するレベルとなり、ワード線（１６）が電源レベルの他
   方と短絡している場合にはチップのディスイネーブル状
   態においてその出力線（２０）が正常状態を示す論理と
   同じ論理になるように実行する手段を有することを特徴
   とする請求項１記載の故障検出回路内蔵型メモリ素子。 ４）前記ワード線故障検出回路（１９）は、アドレスが
   遷移したことを検出し、データを読み出す前にビット線
   （１８）を中間レベルにすることにより読み出しスピー
   ドを高速化するためのアドレス・トランジション・ディ
   テクタ回路が内蔵されている場合には、そのワード線（
   １６）の故障検出の判定タイミングを前記アドレス・ト
   ランジション・ディテクタ回路が動作してから一定のタ
   イミング後に行うための判定手段を有することを特徴と
   する請求項１記載の故障検出回路内蔵型メモリ素子。