JPH01300494A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH01300494A JPH01300494A JP63130361A JP13036188A JPH01300494A JP H01300494 A JPH01300494 A JP H01300494A JP 63130361 A JP63130361 A JP 63130361A JP 13036188 A JP13036188 A JP 13036188A JP H01300494 A JPH01300494 A JP H01300494A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000004044 response Effects 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 7
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G11—INFORMATION STORAGE
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体メモリ装置、特に、ロウ・プリ・デコード信号を
用いてワード線を選択する、例えばワード線のレベルを
立ち上げる、時のタイミングを決定する技術に関し、 ワード線選択の際の誤動作を防止すると共にアクセス時
間の無駄を無くし、同時にチップ上ｊこ占める全体の面
積を抑制することを目的とし、複数のワード線およびビ
ット線の交差部にメモリセルを備えたセルアレイと、ロ
ウアドレス信号に応答してプリ・デコードを行い、該信
号の所定ビット数の論理レベルの組み合わせに応じた数
の信号群単位で複数のロウ・プリ・デコード信号を出力
するロウ・ブリ・テ゛コーダと、ロウ・プリ・デコード
配線と、前記信号群単位の複数のロウ・プリ・デコード
信号のそれぞれにおける１つの信号に応答して前記複数
のワード線のいずれかを選択するロウ・メイン・デコー
ダと、該ロウ・メイン・デコーダと同じ論理段数で且つ
同じゲート長およびゲート幅をもつトランジスタを有し
、前記ロウ・プリ・デコード配線上に前記信号群単位の
複数のロウ・プリ・デコード信号が出力された時に、該
信号のうち最も遅く到達する信号群に応答して該ロウ・
メイン・デコーダのデコード機能をシミュレートする疑
似ロウデコーダと、前記ロウ・メイン・デコーダが選択
するワード線のレベルを所定レベルに駆動するワード線
ドライバとを具備し、前記疑似ロウデコーダを動作させ
ることにより前記ワード線ドライバの動作を開始させる
ように構成する。
用いてワード線を選択する、例えばワード線のレベルを
立ち上げる、時のタイミングを決定する技術に関し、 ワード線選択の際の誤動作を防止すると共にアクセス時
間の無駄を無くし、同時にチップ上ｊこ占める全体の面
積を抑制することを目的とし、複数のワード線およびビ
ット線の交差部にメモリセルを備えたセルアレイと、ロ
ウアドレス信号に応答してプリ・デコードを行い、該信
号の所定ビット数の論理レベルの組み合わせに応じた数
の信号群単位で複数のロウ・プリ・デコード信号を出力
するロウ・ブリ・テ゛コーダと、ロウ・プリ・デコード
配線と、前記信号群単位の複数のロウ・プリ・デコード
信号のそれぞれにおける１つの信号に応答して前記複数
のワード線のいずれかを選択するロウ・メイン・デコー
ダと、該ロウ・メイン・デコーダと同じ論理段数で且つ
同じゲート長およびゲート幅をもつトランジスタを有し
、前記ロウ・プリ・デコード配線上に前記信号群単位の
複数のロウ・プリ・デコード信号が出力された時に、該
信号のうち最も遅く到達する信号群に応答して該ロウ・
メイン・デコーダのデコード機能をシミュレートする疑
似ロウデコーダと、前記ロウ・メイン・デコーダが選択
するワード線のレベルを所定レベルに駆動するワード線
ドライバとを具備し、前記疑似ロウデコーダを動作させ
ることにより前記ワード線ドライバの動作を開始させる
ように構成する。
本発明は、半導体メモリ装置に関し、特に、ロウ・プリ
・デコード信号を用いてワード線を選択する、例えばワ
ード線のレベルを立ち上げる、時のタイミングを決定す
る技術に関する。
・デコード信号を用いてワード線を選択する、例えばワ
ード線のレベルを立ち上げる、時のタイミングを決定す
る技術に関する。
ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ装置においては、
アドレス信号の所定ビット数の論理レベルの組み合わせ
に基づいて予めロウ・ブリ・デコーダによってプリ・デ
コードを行い、それによってロウ・プリ・デコード信号
を発生させ、ロウ・メイン・デコーダによって該ロウ・
プリ・デコード信号に基づくワード線を選択するための
メイン・デコードを行う一方で、ロウ・プリ・デコード
信号に基づいてワード線ドライバを動作させ、それによ
ってロウ・メイン・デコーダによるメイン・デコードを
完了させる、すなわち選択されるべきワード線のレベル
を立ち上げる、ことが行われている。
アドレス信号の所定ビット数の論理レベルの組み合わせ
に基づいて予めロウ・ブリ・デコーダによってプリ・デ
コードを行い、それによってロウ・プリ・デコード信号
を発生させ、ロウ・メイン・デコーダによって該ロウ・
プリ・デコード信号に基づくワード線を選択するための
メイン・デコードを行う一方で、ロウ・プリ・デコード
信号に基づいてワード線ドライバを動作させ、それによ
ってロウ・メイン・デコーダによるメイン・デコードを
完了させる、すなわち選択されるべきワード線のレベル
を立ち上げる、ことが行われている。
この場合、ロウ・プリ・デコード信号が出力されてから
ワード線ドライバが動作を開始するまでには所定の待ち
時間が必要とされる。この待ち時間は、ロウ・プリ・デ
コード信号に応答してロウ・メイン・デコーダがメイン
・デコードを完了させるまでの時間に相当する。従来の
１つの方式では、その待ち時間は、遅延用インバータ列
によって実現され、具体的には、ロウ・プリ・デコード
信号からワード線ドライバに至る論理段数等をチップ上
で適宜設定することにより、実現されている。
ワード線ドライバが動作を開始するまでには所定の待ち
時間が必要とされる。この待ち時間は、ロウ・プリ・デ
コード信号に応答してロウ・メイン・デコーダがメイン
・デコードを完了させるまでの時間に相当する。従来の
１つの方式では、その待ち時間は、遅延用インバータ列
によって実現され、具体的には、ロウ・プリ・デコード
信号からワード線ドライバに至る論理段数等をチップ上
で適宜設定することにより、実現されている。
しかしながらこの方式によれば、プロセス・温度のばら
つき等により、常に最適な遅延時間を実現することは困
難である。従って、その待ち時間が本来必要とされる時
間よりも短すぎると、ワード線選択の際に本来選択され
るべきワード線と異なる別のワード線が誤って選択され
るという問題が生じる。逆に、その待ち時間が本来必要
とされる時間よりも長すぎると、アクセス時間が不必要
に長くなるという不都合が生じる。
つき等により、常に最適な遅延時間を実現することは困
難である。従って、その待ち時間が本来必要とされる時
間よりも短すぎると、ワード線選択の際に本来選択され
るべきワード線と異なる別のワード線が誤って選択され
るという問題が生じる。逆に、その待ち時間が本来必要
とされる時間よりも長すぎると、アクセス時間が不必要
に長くなるという不都合が生じる。
本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、ワード線選択の際の誤動作を防止すると共
にアクセス時間の無駄を無くし、同時にチップ上に占め
る全体の面積を抑制することができる半導体メモリ装置
を提供することを目的としている。
れたもので、ワード線選択の際の誤動作を防止すると共
にアクセス時間の無駄を無くし、同時にチップ上に占め
る全体の面積を抑制することができる半導体メモリ装置
を提供することを目的としている。
上述した従来技術における課題は、ロウ・メイン・デコ
ーダによるデコード機能をシミュレートする他の回路（
疑似ロウデコーダ）を設け、この疑似ロウデコーダを動
作させることによりワード線ドライバの動作開始のタイ
ミングを決定し、また、疑似ロウデコーダの人力となる
ロウ・プリ・デコード信号の配線をロウ・メイン・デコ
ーダ用のものと共用することにより、解決される。
ーダによるデコード機能をシミュレートする他の回路（
疑似ロウデコーダ）を設け、この疑似ロウデコーダを動
作させることによりワード線ドライバの動作開始のタイ
ミングを決定し、また、疑似ロウデコーダの人力となる
ロウ・プリ・デコード信号の配線をロウ・メイン・デコ
ーダ用のものと共用することにより、解決される。
従って、本発明によれば、複数のワード線およびビット
線の交差部にメモリセルを備えたセルアレイと、ロウア
ドレス信号に応答してプリ・デコードを行い、該信号の
所定ビット数の論理レベルの組み合わせに応じた数の信
号群単位で複数のロウ・プリ・デコード信号を出力する
ロウ・ブリ・デコーダと、前記信号群単位の複数のロウ
・プリ・デコード信号を取り出すためのロウ・プリ・デ
コード配線と、前記信号群単位の複数のロウ・プリ・デ
コード信号のそれぞれにおける１つの信号に応答して前
記複数のワード線のいずれかを選択するためのメイン・
デコードを行うロウ・メイン・デコーダと、該ロウ・メ
イン・デコーダと同じ論理段数で且つ同じゲート長およ
びゲート幅をもつトランジスタを有し、前記ロウ・プリ
・デコード配線上に前記信号群単位の複数のロウ・プリ
・デコード信号が出力された時に、該信号のうち最も遅
く到達する信号群に応答して該ロウ・メイン・デコーグ
のデコード機能をシミュレートする疑似ロウデコーダと
、前記ロウ・メイン・デコーダが選択するワード線のレ
ベルを所定レベルに駆動するワード線ドライバとを具備
し、前記疑似ロウデコーダが動作することにより前記ワ
ード線ドライバの動作が開始されるようになっているこ
とを特徴とする半導体メモリ装置が提供される。
線の交差部にメモリセルを備えたセルアレイと、ロウア
ドレス信号に応答してプリ・デコードを行い、該信号の
所定ビット数の論理レベルの組み合わせに応じた数の信
号群単位で複数のロウ・プリ・デコード信号を出力する
ロウ・ブリ・デコーダと、前記信号群単位の複数のロウ
・プリ・デコード信号を取り出すためのロウ・プリ・デ
コード配線と、前記信号群単位の複数のロウ・プリ・デ
コード信号のそれぞれにおける１つの信号に応答して前
記複数のワード線のいずれかを選択するためのメイン・
デコードを行うロウ・メイン・デコーダと、該ロウ・メ
イン・デコーダと同じ論理段数で且つ同じゲート長およ
びゲート幅をもつトランジスタを有し、前記ロウ・プリ
・デコード配線上に前記信号群単位の複数のロウ・プリ
・デコード信号が出力された時に、該信号のうち最も遅
く到達する信号群に応答して該ロウ・メイン・デコーグ
のデコード機能をシミュレートする疑似ロウデコーダと
、前記ロウ・メイン・デコーダが選択するワード線のレ
ベルを所定レベルに駆動するワード線ドライバとを具備
し、前記疑似ロウデコーダが動作することにより前記ワ
ード線ドライバの動作が開始されるようになっているこ
とを特徴とする半導体メモリ装置が提供される。
上述した構成によれば、疑似ロウデコーダはロウ・メイ
ン・デコーダと同じ動作を行い、しかも該疑似ロウデコ
ーダの出力に応答してワード線ドライバの動作が開始さ
れるようになっている。つまり、ロウ・プリ・デコード
信号が出力されてからワード線ドライバが動作を開始す
るまでに必要とされる時間（待ち時間）は、疑似ロウデ
コーダの動作に依存して決定される。従って、プロセス
、温度のばらつき等に影響されることなく常に最適な待
ち時間を実現することができ、それによって、ワード線
選択の際の誤動作の可能性を排除し、アクセス時間の無
駄を無くすことが可能となる。
ン・デコーダと同じ動作を行い、しかも該疑似ロウデコ
ーダの出力に応答してワード線ドライバの動作が開始さ
れるようになっている。つまり、ロウ・プリ・デコード
信号が出力されてからワード線ドライバが動作を開始す
るまでに必要とされる時間（待ち時間）は、疑似ロウデ
コーダの動作に依存して決定される。従って、プロセス
、温度のばらつき等に影響されることなく常に最適な待
ち時間を実現することができ、それによって、ワード線
選択の際の誤動作の可能性を排除し、アクセス時間の無
駄を無くすことが可能となる。
また、チップ上で配線領域が占めるスペースはその他の
回路等が占めるスペースに比して比較的大きいことは知
られている。本発明の構成では、疑似ロウデコーダの回
路分だけスペースを必要とするが、該回路の人力となる
ロウ・プリ・デコード信号の配線はロウ・メイン・デコ
ーダ用のものと共用されているので、新しく信号配線領
域を設ける必要がない。従って、チップ上に占める装置
全体の面積を相対的に抑制することができる。
回路等が占めるスペースに比して比較的大きいことは知
られている。本発明の構成では、疑似ロウデコーダの回
路分だけスペースを必要とするが、該回路の人力となる
ロウ・プリ・デコード信号の配線はロウ・メイン・デコ
ーダ用のものと共用されているので、新しく信号配線領
域を設ける必要がない。従って、チップ上に占める装置
全体の面積を相対的に抑制することができる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第１図には本発明の一実施例としての半導体メモリ装置
の全体構成が概略的に示される。
の全体構成が概略的に示される。
同図において、１は複数のワード線ＷＬおよびビット線
ＢＬの交差部にメモリセルＭＣ，例えば１トランジスタ
・１キヤパシタのダイナミック型セルを備えたセルアレ
イ （ＭＣＡ＞ 、２はロウアドレス信号ＲＡに応答し
てプリ・デコードを行うロウ・ブリ・テ゛コーダ、３は
ロウ・ブリ・デコーダから出力されるロウ・プリ・デコ
ード信号を取り出すためのロウ・プリ・デコード配線（
ハンチングで示されている部分）、４はロウ・プリ・デ
コード配線上の所定の複数の信号の組み合わせに応答し
て複数のワード線のいずれかを選択するロウ・メイン・
デコーダ（ＲＭＤ） 、５はロウ・メイン・デコーダと
等価的に構成された疑似ロウデコーダ（ＰＳ−ＲＤ）
、６は疑似ロウデコーダの出力に応答して動作を開始し
、ロウ・メイン・デコーダを介して選択ワード線のレベ
ルを所定レベルに駆動するワード線ドライバ（ＷＤ）、
７はコラムアドレス信号ＣＡに応答して複数のビット線
のいずれかを選択し、また、選択セルからデータを読出
す時に該データのレベルを増幅するコラムデコーダおよ
びセンス増幅回路（ＣＤおよびＳ／Ａ） 、をそれぞれ
示す。
ＢＬの交差部にメモリセルＭＣ，例えば１トランジスタ
・１キヤパシタのダイナミック型セルを備えたセルアレ
イ （ＭＣＡ＞ 、２はロウアドレス信号ＲＡに応答し
てプリ・デコードを行うロウ・ブリ・テ゛コーダ、３は
ロウ・ブリ・デコーダから出力されるロウ・プリ・デコ
ード信号を取り出すためのロウ・プリ・デコード配線（
ハンチングで示されている部分）、４はロウ・プリ・デ
コード配線上の所定の複数の信号の組み合わせに応答し
て複数のワード線のいずれかを選択するロウ・メイン・
デコーダ（ＲＭＤ） 、５はロウ・メイン・デコーダと
等価的に構成された疑似ロウデコーダ（ＰＳ−ＲＤ）
、６は疑似ロウデコーダの出力に応答して動作を開始し
、ロウ・メイン・デコーダを介して選択ワード線のレベ
ルを所定レベルに駆動するワード線ドライバ（ＷＤ）、
７はコラムアドレス信号ＣＡに応答して複数のビット線
のいずれかを選択し、また、選択セルからデータを読出
す時に該データのレベルを増幅するコラムデコーダおよ
びセンス増幅回路（ＣＤおよびＳ／Ａ） 、をそれぞれ
示す。
疑似ロウデコーダ５は、ロウ・メイン・デコーダ４と同
じ論理段数で且つ同じゲート長およびゲート幅をもつト
ランジスタを有しており、後で詳述するようにロウ・プ
リ・デコード配線３上に信号群単位の複数のロウ・プリ
・デコード信号が出力された時に、該信号のうち最も遅
く到達する信号群に応答してロウ・メイン・デコーダ４
のデコード機能をシミュレートする機能を有している。
じ論理段数で且つ同じゲート長およびゲート幅をもつト
ランジスタを有しており、後で詳述するようにロウ・プ
リ・デコード配線３上に信号群単位の複数のロウ・プリ
・デコード信号が出力された時に、該信号のうち最も遅
く到達する信号群に応答してロウ・メイン・デコーダ４
のデコード機能をシミュレートする機能を有している。
次に、第１図における主要部の具体的な一構成例につい
て第２図を参照しながら説明する。
て第２図を参照しながら説明する。
第２図は、第１図の構成においてブロック分割されたう
ちの１ブロック分の回路構成を示すもので、説明の簡単
化のため、ロウアドレス信号ＲＡが６ビツトの場合を示
している。
ちの１ブロック分の回路構成を示すもので、説明の簡単
化のため、ロウアドレス信号ＲＡが６ビツトの場合を示
している。
第２図において、２Ａ〜２Ｃはロウ・ブリ・テ”ｍｌ
−ダであって、それぞれ２ビツトのロウアドレス信号Ａ
。、Ａ＋ 、Ａ２．Ａ３ 、Ａ＜、Ａｓの各ビットの論
理レベルの組み合わせに応答し、それぞれ４種類のブリ
・ロウデコード信号φ。。〜φ０３、φ１０〜φ、３、
φ２゜〜φ２３を出力する。この場合、４つの信号から
なる各信号群において、選択時には１つの信号のみが“
Ｈ″レベルなり、他の３つの信号については″シ″ルベ
ルとなるようにプリ・デコードが行われる。例えばアド
レスヒ゛ットＡ。、Ａ５．八２＋Ａ３＋＾１．Ａ、がそ
れぞれＬ′″、” Ｌ ”、ピ、” ｌ（”、” Ｈ”
、ピの時は、ブリ・ロウデコード信号としてφ。ｏ１φ
１１およびφ２□のみが” Ｈ”レベルとなる。
−ダであって、それぞれ２ビツトのロウアドレス信号Ａ
。、Ａ＋ 、Ａ２．Ａ３ 、Ａ＜、Ａｓの各ビットの論
理レベルの組み合わせに応答し、それぞれ４種類のブリ
・ロウデコード信号φ。。〜φ０３、φ１０〜φ、３、
φ２゜〜φ２３を出力する。この場合、４つの信号から
なる各信号群において、選択時には１つの信号のみが“
Ｈ″レベルなり、他の３つの信号については″シ″ルベ
ルとなるようにプリ・デコードが行われる。例えばアド
レスヒ゛ットＡ。、Ａ５．八２＋Ａ３＋＾１．Ａ、がそ
れぞれＬ′″、” Ｌ ”、ピ、” ｌ（”、” Ｈ”
、ピの時は、ブリ・ロウデコード信号としてφ。ｏ１φ
１１およびφ２□のみが” Ｈ”レベルとなる。
ロウ・メイン・デコーダ４は、２つのｐチャネル型ＭＯ
３）ランジスタ４１および４２と、５つのｎチャネル型
ＭＯ３）ランジスタ４３〜４７と、インノ１−夕４８と
から構成されている。
３）ランジスタ４１および４２と、５つのｎチャネル型
ＭＯ３）ランジスタ４３〜４７と、インノ１−夕４８と
から構成されている。
トランジスタ４３〜４５は直列に接続され、トランジス
タ４３のソースは電源ラインＶｓｓ（ＯＶ） に接続
されている。トランジスタ４５のドレインは、並列接続
されたトランジスタ４１および４２を介して電源ライン
νｃｃ（５Ｖ） に接続されると共に、インバータ４
８の入力端に接続されている。トランジスタ４３〜４５
のゲートはそれぞれ、ロウ・プリ・デコード配線３の各
信号群のうちの１つの信号線（図示の例ではφ。ｏ１φ
１１およびφ２２の３つの信号に対応する信号線）に接
続されている。
タ４３のソースは電源ラインＶｓｓ（ＯＶ） に接続
されている。トランジスタ４５のドレインは、並列接続
されたトランジスタ４１および４２を介して電源ライン
νｃｃ（５Ｖ） に接続されると共に、インバータ４
８の入力端に接続されている。トランジスタ４３〜４５
のゲートはそれぞれ、ロウ・プリ・デコード配線３の各
信号群のうちの１つの信号線（図示の例ではφ。ｏ１φ
１１およびφ２２の３つの信号に対応する信号線）に接
続されている。
一方、トランジスタ４１のゲートには、図示はしないが
、スタンバイ時に゛′Ｈ″レベルとなり、アクティブ時
に゛′Ｌ″ルベルとなるプリチャージ信号φ１が入力さ
れるようになっている。インバータ４８の出力端（出力
信号をｖ２とする）は、トランジスタ４２のゲートに接
続されると共に、トランジスタ４６を介してトランジス
タ４７のゲートに接続されている。トランジスタ４６の
ゲートには該トランジスタがオンする程度のレベルの信
号φ２が人力される。
、スタンバイ時に゛′Ｈ″レベルとなり、アクティブ時
に゛′Ｌ″ルベルとなるプリチャージ信号φ１が入力さ
れるようになっている。インバータ４８の出力端（出力
信号をｖ２とする）は、トランジスタ４２のゲートに接
続されると共に、トランジスタ４６を介してトランジス
タ４７のゲートに接続されている。トランジスタ４６の
ゲートには該トランジスタがオンする程度のレベルの信
号φ２が人力される。
トランジスタ４７のソースはワード線ドライバ６の出力
端に接続され、ドレインはワード線に接続されている。
端に接続され、ドレインはワード線に接続されている。
トランジスタ４７は、“′Ｈ゛ルベルのゲート信号（Ｖ
＋とする）に応答し、ワード線ドライバから出力される
゛Ｈ″レベルの信号φ３をワード線側に伝達し、ワード
線のレベルを立ち上げる機能を有している。このワード
線側に伝達される信号をφ４ とする。
＋とする）に応答し、ワード線ドライバから出力される
゛Ｈ″レベルの信号φ３をワード線側に伝達し、ワード
線のレベルを立ち上げる機能を有している。このワード
線側に伝達される信号をφ４ とする。
ロウ・メイン・デコーダ４は、３つのブリ・ロウデコー
ド信号φ。ｏ１φ１．およびφ２□に応答して否定論理
積（Ｎ Ａ Ｎ Ｄ）の論理を実行する。従って、各信
号φ。。、φ１１およびφ２２の論理レベルがすべて”
Ｈ”レベルの時にのみ、インバータ４８の入力端がＶ
ｓｓのレベル（”Ｌ”レベル）にひき下げられる。この
時、インバータ４８の出力信号ｖ２はパＨ′”レベルと
なり、その信号は、トランジスタ４６を介してワード線
ドライブ用のトランジスタ４７のゲートに印加される。
ド信号φ。ｏ１φ１．およびφ２□に応答して否定論理
積（Ｎ Ａ Ｎ Ｄ）の論理を実行する。従って、各信
号φ。。、φ１１およびφ２２の論理レベルがすべて”
Ｈ”レベルの時にのみ、インバータ４８の入力端がＶ
ｓｓのレベル（”Ｌ”レベル）にひき下げられる。この
時、インバータ４８の出力信号ｖ２はパＨ′”レベルと
なり、その信号は、トランジスタ４６を介してワード線
ドライブ用のトランジスタ４７のゲートに印加される。
この時点で、ワード線のレベルが立ち上がる（ワード線
の選択）。
の選択）。
疑似ロウデコーダ５は、２つのｐチャネル型ＭＯ３）ラ
ンジスタ５１および５２と、７つのｎチャネル型ＭＯ３
）ランジスタ５３Ａ、 ５３Ｂ、 ５３Ｃ，５３Ｄ、
５４．５５および５６と、インバータ５７とから構成さ
れている。
ンジスタ５１および５２と、７つのｎチャネル型ＭＯ３
）ランジスタ５３Ａ、 ５３Ｂ、 ５３Ｃ，５３Ｄ、
５４．５５および５６と、インバータ５７とから構成さ
れている。
トランジスタ５３Ａ〜５３０は並列に接続され、各トラ
ンジスタのソース側は電源ラインＶｓｓに接続され、ド
レイン側は、トランジスタ５４、トランジスタ５５、お
よび、並列接続されたトランジスタ５１および５２を介
して電源ラインＶｃｃに接続されている。トランジスタ
５５のドレインはインバータ５７の入力端に接続されて
いる。トランジスタ５３Ａ、 ５３８゜５３しおよび５
３Ｄのゲートはそれぞれ、ブリ・ロウ（１４〉 テ知−ド配線３上に出力された信号群単位の複数のロウ
・プリ・デコード信号のうちで最も遅く到達する信号群
に対応のライン（図示の例ではφ２゜〜φ２３の４つの
信号に対応する信号線）に接続されている。また、トラ
ンジスタ５１のゲートにはプリチャージ信号φ１が人力
され、トランジスタ５４および５５のゲートには該トラ
ンジスタがオンする程度のレベルの信号φ６が入力され
る。インバータ５７の出力端は、トランジスタ５２のゲ
ートに接続されると共に、トランジスタ５６を介してワ
ード線ドライバ６に接続されている。トランジスタ５６
のゲートにはトランジスタ４６と同じ信号φ２が入力さ
れる。トランジスタ５６のドレイン側の信号をφ５とす
る。
ンジスタのソース側は電源ラインＶｓｓに接続され、ド
レイン側は、トランジスタ５４、トランジスタ５５、お
よび、並列接続されたトランジスタ５１および５２を介
して電源ラインＶｃｃに接続されている。トランジスタ
５５のドレインはインバータ５７の入力端に接続されて
いる。トランジスタ５３Ａ、 ５３８゜５３しおよび５
３Ｄのゲートはそれぞれ、ブリ・ロウ（１４〉 テ知−ド配線３上に出力された信号群単位の複数のロウ
・プリ・デコード信号のうちで最も遅く到達する信号群
に対応のライン（図示の例ではφ２゜〜φ２３の４つの
信号に対応する信号線）に接続されている。また、トラ
ンジスタ５１のゲートにはプリチャージ信号φ１が人力
され、トランジスタ５４および５５のゲートには該トラ
ンジスタがオンする程度のレベルの信号φ６が入力され
る。インバータ５７の出力端は、トランジスタ５２のゲ
ートに接続されると共に、トランジスタ５６を介してワ
ード線ドライバ６に接続されている。トランジスタ５６
のゲートにはトランジスタ４６と同じ信号φ２が入力さ
れる。トランジスタ５６のドレイン側の信号をφ５とす
る。
疑似ロウデコーダ５は、メイン・ロウデコーダ４の構成
と比較すれば分かるように、同じ論理段数のトランジス
タ（図示の例ではトランジスタ４３．４４および４５と
、トランジスタ５３Ａ（またはトランジスタ５３Ｂ〜５
３Ｄ）、５４および５５とが対応している）を有してい
る。しかも、対応するトランジスタは同じゲート長およ
びゲート幅をもっているので、疑似ロウデコーダ５はメ
イン・ロウデコーダ４のデコード機能をシミュレートす
ることができる。
と比較すれば分かるように、同じ論理段数のトランジス
タ（図示の例ではトランジスタ４３．４４および４５と
、トランジスタ５３Ａ（またはトランジスタ５３Ｂ〜５
３Ｄ）、５４および５５とが対応している）を有してい
る。しかも、対応するトランジスタは同じゲート長およ
びゲート幅をもっているので、疑似ロウデコーダ５はメ
イン・ロウデコーダ４のデコード機能をシミュレートす
ることができる。
第３図（ａ）および（ｂ） にはそれぞれ、メイン・ロ
ウデコーダ４、疑似ロウデコーダ５における各信号の動
作タイミングが示される。
ウデコーダ４、疑似ロウデコーダ５における各信号の動
作タイミングが示される。
同図に示されるように、プリチャージ信号φ１がパＨ′
″レベルになった後、ロウ・プリ・デコード信号φ。。
″レベルになった後、ロウ・プリ・デコード信号φ。。
およびφ１１が′Ｈ′”レベルとなり、若干遅れてブリ
・ロウデコード信号φ２２が゛′Ｈ′″レベルとなる。
・ロウデコード信号φ２２が゛′Ｈ′″レベルとなる。
この時点で、インバータ４８および５７の入力端のレベ
ルは同時にｖＳＳのレベル（″ビレベル）にひき下げら
れる。これによってインバータの出力端は゛Ｈ″レベル
となり、それぞれトランジスタ４６．５６のドレイン側
、すなわち信号Ｖｌ、φ５のレベルはＩＩ Ｈ１１レベ
ルとなる。
ルは同時にｖＳＳのレベル（″ビレベル）にひき下げら
れる。これによってインバータの出力端は゛Ｈ″レベル
となり、それぞれトランジスタ４６．５６のドレイン側
、すなわち信号Ｖｌ、φ５のレベルはＩＩ Ｈ１１レベ
ルとなる。
信号ｖ１が” Ｈ”レベルになると、トランジスタ４７
がオンし得る状態となる。つまり、信号φ３のレベルが
゛Ｈ″レベルであれば、そのレベルをワード線側に伝達
して該ワード線のレベルを立ち上げることができる。従
って、信号Ｖ、がＩＩ ＨＩＴレベルになった時点でメ
イン・ロウデコーダのテ知−ドが完了する。このデコー
ド完了のタイミングは、ブリ・ロウデコード配線３上に
出力された信号群単位の複数のブリ・ロウデコード信号
のうちで最も遅く到達する信号群に含まれる信号φ２２
の到達時間によって決まるので、疑似ロウデコーダ側の
出力信毎φ５が１）ＩＩツベルになるタイミングと同じ
はずである。それ故、この信号φ、によってワード線ド
ライバ６を動作させるようにすれば、メイン・ロウデコ
ーダ側ではデコードが完了しているので、ワード線選択
の際の誤動作の可能性を完全に排除することができる。
がオンし得る状態となる。つまり、信号φ３のレベルが
゛Ｈ″レベルであれば、そのレベルをワード線側に伝達
して該ワード線のレベルを立ち上げることができる。従
って、信号Ｖ、がＩＩ ＨＩＴレベルになった時点でメ
イン・ロウデコーダのテ知−ドが完了する。このデコー
ド完了のタイミングは、ブリ・ロウデコード配線３上に
出力された信号群単位の複数のブリ・ロウデコード信号
のうちで最も遅く到達する信号群に含まれる信号φ２２
の到達時間によって決まるので、疑似ロウデコーダ側の
出力信毎φ５が１）ＩＩツベルになるタイミングと同じ
はずである。それ故、この信号φ、によってワード線ド
ライバ６を動作させるようにすれば、メイン・ロウデコ
ーダ側ではデコードが完了しているので、ワード線選択
の際の誤動作の可能性を完全に排除することができる。
また、遅延用インバータ列を用いた場合のようにプロセ
ス、温度のばらつき等を考慮して不必要な遅延をとる必
要もないので、アクセス時間の無駄を無くすことができ
る。さらに、ロウ・プリ・デコード配線３を疑似ロウデ
コーダ用とロウ・メイン・デコーダ用とで共用しており
、新しく信号配線領域を設ける必要がないので、チップ
上に占める装置全体の面積を相対的に抑制することが可
能となる。
ス、温度のばらつき等を考慮して不必要な遅延をとる必
要もないので、アクセス時間の無駄を無くすことができ
る。さらに、ロウ・プリ・デコード配線３を疑似ロウデ
コーダ用とロウ・メイン・デコーダ用とで共用しており
、新しく信号配線領域を設ける必要がないので、チップ
上に占める装置全体の面積を相対的に抑制することが可
能となる。
以上説明したように本発明の半導体メモリ装置によれば
、ワード線選択の際の誤動作を防止すると共にアクセス
時間の無駄を無くすことができ、同時にチップ上に占め
る全体の面積を抑制することもできる。
、ワード線選択の際の誤動作を防止すると共にアクセス
時間の無駄を無くすことができ、同時にチップ上に占め
る全体の面積を抑制することもできる。
第１図は本発明の一実施例としての半導体メモリ装置の
全体構成を概略的に示した図、第２図は第１図における
主要部の具体的な一構成例を示す回路図、 第３図（ａ）および（ｂ）は第２図回路によるアクセス
動作を説明するための動作タイミング図、である。 （符号の説明） １・・・セルアレイ、 ２．２Ａ〜２Ｃ・・・ロウ・ブリ・デコーダ、３・・・
ロウ・プリ・デコード配線、 ４・・・ロウ・メイン・デコーダ、 ５・・・疑似ロウデコーダ、 ６・・・ワード線ドライバ、 ＭＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＲＡ・・・ロウアドレス信号、 φｏｏ〜φ０３、φ１０〜φ１３、φ２ｏ〜φ２３・・
・ロウ・プリ・デコード信号。
全体構成を概略的に示した図、第２図は第１図における
主要部の具体的な一構成例を示す回路図、 第３図（ａ）および（ｂ）は第２図回路によるアクセス
動作を説明するための動作タイミング図、である。 （符号の説明） １・・・セルアレイ、 ２．２Ａ〜２Ｃ・・・ロウ・ブリ・デコーダ、３・・・
ロウ・プリ・デコード配線、 ４・・・ロウ・メイン・デコーダ、 ５・・・疑似ロウデコーダ、 ６・・・ワード線ドライバ、 ＭＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＲＡ・・・ロウアドレス信号、 φｏｏ〜φ０３、φ１０〜φ１３、φ２ｏ〜φ２３・・
・ロウ・プリ・デコード信号。
Claims (1)
- 【特許請求の範囲】 複数のワード線（ＷＬ）およびビット線（ＢＬ）の交差
部にメモリセル（ＭＣ）を備えたセルアレイ（１）と、
ロウアドレス信号（ＲＡ）に応答してプリ・デコードを
行い、該信号の所定ビット数の論理レベルの組み合わせ
に応じた数の信号群単位で複数のロウ・プリ・デコード
信号（φ＿０＿０〜φ＿０＿３；φ＿１＿０〜φ＿１＿
３；φ＿２＿０〜φ＿２＿３）を出力するロウ・プリ・
デコーダ（２；２Ａ〜２Ｃ）と、 前記信号群単位の複数のロウ・プリ・デコード信号を取
り出すためのロウ・プリ・デコード配線（３）と、 前記信号群単位の複数のロウ・プリ・デコード信号のそ
れぞれにおける１つの信号に応答して前記複数のワード
線のいずれかを選択するためのメイン・デコードを行う
ロウ・メイン・デコーダ（４）該ロウ・メイン・デコー
ダと同じ論理段数で且つ同じゲート長およびゲート幅を
もつトランジスタを有し、前記ロウ・プリ・デコード配
線上に前記信号群単位の複数のロウ・プリ・デコード信
号が出力された時に、該信号のうち最も遅く到達する信
号群（φ＿２＿０〜φ＿２＿３）に応答して該ロウ・メ
イン・デコーダのデコード機能をシミュレートする疑似
ロウデコーダ（５）と、 前記ロウ・メイン・デコーダが選択するワード線のレベ
ルを所定レベルに駆動するワード線ドライバ（６）とを
具備し、 前記疑似ロウデコーダが動作することにより前記ワード
線ドライバの動作が開始されるようになっていることを
特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130361A JP2525455B2 (ja) | 1988-05-30 | 1988-05-30 | 半導体メモリ装置 |
| US07/355,630 US4932000A (en) | 1988-05-30 | 1989-05-23 | Semiconductor memory device having pseudo row decoder |
| DE89109502T DE68911381D1 (de) | 1988-05-30 | 1989-05-26 | Halbleiterspeicheranordnung mit einem Pseudozeilendekodierer. |
| EP89109502A EP0344632B1 (en) | 1988-05-30 | 1989-05-26 | Semiconductor memory device having pseudo row decoder |
| KR1019890007169A KR930006838B1 (ko) | 1988-05-30 | 1989-05-29 | 의사 로우 디코더를 구비한 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130361A JP2525455B2 (ja) | 1988-05-30 | 1988-05-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300494A true JPH01300494A (ja) | 1989-12-04 |
| JP2525455B2 JP2525455B2 (ja) | 1996-08-21 |
Family
ID=15032539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130361A Expired - Lifetime JP2525455B2 (ja) | 1988-05-30 | 1988-05-30 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4932000A (ja) |
| EP (1) | EP0344632B1 (ja) |
| JP (1) | JP2525455B2 (ja) |
| KR (1) | KR930006838B1 (ja) |
| DE (1) | DE68911381D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214092A (ja) * | 1989-02-14 | 1990-08-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3299285B2 (ja) * | 1991-04-23 | 2002-07-08 | 株式会社日立製作所 | 半導体記憶装置 |
| US5386150A (en) * | 1991-11-20 | 1995-01-31 | Fujitsu Limited | Tracking pulse generator and RAM with tracking precharge pulse generator |
| KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
| KR100582357B1 (ko) * | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129488A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644189A (en) * | 1979-09-19 | 1981-04-23 | Hitachi Ltd | Semiconductor memory |
| US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-05-30 JP JP63130361A patent/JP2525455B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-23 US US07/355,630 patent/US4932000A/en not_active Expired - Lifetime
- 1989-05-26 DE DE89109502T patent/DE68911381D1/de not_active Expired - Lifetime
- 1989-05-26 EP EP89109502A patent/EP0344632B1/en not_active Expired - Lifetime
- 1989-05-29 KR KR1019890007169A patent/KR930006838B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129488A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214092A (ja) * | 1989-02-14 | 1990-08-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0344632A2 (en) | 1989-12-06 |
| EP0344632A3 (en) | 1991-09-11 |
| JP2525455B2 (ja) | 1996-08-21 |
| KR900019029A (ko) | 1990-12-22 |
| KR930006838B1 (ko) | 1993-07-24 |
| DE68911381D1 (de) | 1994-01-27 |
| US4932000A (en) | 1990-06-05 |
| EP0344632B1 (en) | 1993-12-15 |
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