KR100582357B1 - 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 - Google Patents

로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 Download PDF

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Abstract

본 발명은 태그블럭을 구비하여 고속으로 데이터를 억세스할 수 있는 메모리 장치에서 로우디코더를 하나만 사용하여 회로면적을 감소시키고, 제어회로부의 컨트롤을 보다 용이하게 할 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 각각 M개의 워드라인을 가지며, 입력되는 어드레스에 대응하도록 구비된 N개의 단위셀블럭에, 추가적으로 M개의 워드라인을 가지기 위해 추가의 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성되는 셀블럭; 상기 (N+1) ×M개의 워드라인 중에서, 적어도 어느 한 워드라인을 예비워드라인으로 할지의 여부에 대한 정보를 저장하기 위한 예비셀블럭 테이블; 상기 단위셀블럭에 구비되는 M개의 워드라인중 하나를 선택하기 위해, 상기 어드레스를 디코딩하여 출력하는 로우디코더; 상기 N개의 단위셀블럭중 하나를 선택하기 위해 입력된 논리적 셀블럭어드레스를 상기 로우디코더의 출력값을 이용하여, 상기 N+1개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하는 태그블럭; 상기 로우디코더에서 디코딩된 출력값에 대응하는 워드라인을 상기 물리적 셀블럭어드레스에 대응하는 단위셀블럭에서 활성화시키기 위한 디코딩 어드래스 래치부; 및 상기 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 상기 태그블럭과 상기 예비셀블럭 테이블을 제어하는 제어수단을 구비하는 메모리 장치를 제공한다.
반도체, 메모리, 예비워드라인, 태그메모리, 로우디코더.

Description

로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH TAG BLOCK FOR DECODING ROW ADDRESS EFFICIENTLY}
도1은 종래기술에 의한 메모리 장치의 블럭구성도.
도2는 도1에 도시된 태그블럭의 블럭구성도.
도3은 도1에 도시된 예비셀블럭 테이블의 블럭구성도.
도4는 도1에 도시된 메모리 장치의 동작을 나타내는 동작 흐름도.
도5는 도2에 도시된 태그블럭에서 하나의 태그메모리를 나타내는 블럭구성도.
도6은 도1의 메모리 장치에 구비되는 로우디코더를 나타내기 위한 도면이다.
도7은 도1의 메모리 장치에서 데이터 억세스를 위해 입력되는 로우어드레스를 디코딩하는 과정을 나타내는 흐름도.
도8은 본 발명의 바람직한 실시예에 따른 메모리 장치의 블럭구성도.
도9는 도8에 도시된 메모리 장치의 어드레스 래치블럭에 구비되는 제1 디코딩 어드레스 래치부를 나타내는 블럭구성도.
도10은 도9에 도시된 제1 디코딩 어드레스 래치부에 구비되는 어드레스 래치 의 일실시예에 따른 회로도.
도11은 도8에 도시된 메모리 장치에서 데이터 억세스를 위해 입력되는 로우어드레스를 디코딩하는 과정을 나타내는 흐름도.
도12는 도9에 도시된 제1 디코딩 어드레스 래치부에 구비되는 어드레스 래치의 다른 실시예에 따른 회로도.
* 도면의 주요부분에 대한 부호의 설명
700 : 로우디코더
800 : 디코딩 어드레스 래치부
500 : 셀블럭
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 태그메모리를 사용하여 고속으로 데이터 억세스가 가능한 반도체 장치의 초기화 동작에 관한 것이다.
근래에 중앙처리장치(CPU)의 동작속도는 메모리 장치(DRAM)의 동작속도를 능가할 정도로 현저히 향상되어 왔으며, 그 결과 메모리 장치의 동작속도가 중앙처리장치의 동작속도보다 상대적으로 느려 여러가지 문제점이 발생하고 있다. 이러한 문제점을 극복하기 위해 보다 고속으로 데이터를 입출력하기 위한 다양한 구조의 메모리 장치가 개발되고 있다.
도1은 본 출원인이 2003년 2월 21일에 출원한 태그블럭을 구비하여 고속으로 데이터 억세스가 가능한 메모리 장치(출원번호 2003-11121)의 블럭구성도이다.
도1을 참조하여 살펴보면, 고속으로 데이터 억세스가 가능한 메모리 장치는 각각 256개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 구비된 8개의 단위셀블럭에, 추가적으로 256개의 예비워드라인을 가지기 위해 추가의 단위셀블럭을 더 포함하여 9개의 단위셀블럭으로 구성되는 셀블럭(500)과, 셀블럭(500)에 구비되는 (8+1) ×256개의 워드라인 중에서, 적어도 어느 한 워드라인을 예비워드라인으로 할지의 여부에 대한 정보를 저장하기 위한 예비셀블럭 테이블(410)과, 상기 로우어드레스를 입력받아 8개의 단위셀블럭을 선택하기 위한 논리적 셀블럭어드레스를 감지하고, 이를 9개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하기 위한 태그블럭(430)과, 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 태그블럭(430)과 예비셀블럭 테이블(410)을 제어하는 제어부(420)를 구비한다.
여기서 제어부(420)는 9개의 단위셀블럭중에서 선택된 하나의 단위셀블럭에 연속적으로 제1 및 제2 데이터가 억세스될 때, 제1 데이터에 대한 재저장동작은 제1 데이터를 억세스하기 위해 활성화된 워드라인에 대응하여 지정된 예비워드라인을 통해 이루어지도록 제어하게 된다.
또한 도1에 도시된 메모리 장치는 8 ×256개의 워드라인에 대응하는 어드레 스가 입력되고, 추가의 단위셀블럭의 구비되는 워드라인의 수만큼인 256개의 워드라인을 예비워드라인으로 지정하게 된다. 예비워드라인은 한 단위셀블럭에 있는 256개의 워드라인으로 고정적으로 정해지는 것은 아니고 메모리 장치가 동작중에서 계속해서 위치가 변하게 되는데, 이에 대해서는 뒤에서 자세히 설명한다.
도2는 도1에 도시된 태그블럭의 블럭구성도이다.
도2를 참조하여 살펴보면, 태그블럭(430)은 9개의 단위셀블럭(510 ~ 590)에 각각 구비된 256개의 워드라인이 어떤 논리적 셀블럭에 대응되는 것인지를 각각 저장하고 있는 9개의 단위태그테이블(432a~432i)를 구비하게 된다.
여기서 각각의 단위태그테이블(432a~432i)은 256개의 레지스터를 구비하고, 논리적 셀블럭어드레스가 8개이므로 각각의 레지스터는 3비트로 구성된다. 예를 들어 제1 단위태그테이블(432a)은 제1 단위셀블럭에 구비된 256개의 워드라인이 어떤 논리적셀블럭에 대한 것인지를 저장하고 있고, 제2 단위태그테이블(432b)는 제2 단위셀블럭에 구비된 256개의 워드라인이 각각 어떤 논리적셀블럭에 대한 것인지를 저장하고 있는 것이다.
하나의 단위태그테이블(432a)를 살펴보면, 첫번째 레지스터(0)는 제1 단위셀블럭의 워드라인'WL0'의 논리적 셀블럭어드레스를 저장하고 두번째 레지스터(1)는 제1 단위셀블럭의 워드라인'WL1'의 논리적 셀블럭어드레스를 저장하고, 제256번째 레지스터(255)는 제1 단위셀블럭의 워드라인 'WL255'의 논리적 셀블럭어드레스를 저장한다.
예컨대 제1 단위태그테이블(432a)의 첫번째 레지스터에 저장된 데이터'0'으 로 인하여 제1 단위셀블럭의 워드라인(WL0)은 제2 논리적 단위셀블럭의 워드라인(WL0)에 대응하는 워드라인이라는 뜻이고, 255번째 레지스터에 저장된 데이터 '7'로 인하여, 제1 단위셀블럭의 워드라인(WL255)은 제8 논리적 단위셀블럭의 워드라인(WL255)에 대응하는 워드라인이라는 것이다.
도3은 도1에 도시된 예비셀블럭 테이블(410)의 블럭구성도이다.
도3을 참조하여 살펴보면, 예비셀블럭 테이블(410)은 256개의 예비워드라인이 9개의 물리적 단위셀블럭중에서 어떤 단위셀블럭에 있는지에 대한 정보를 저장하기 위한 256개의 레지스터(411)를 구비한다. 256개의 워드라인(WL)에 대한 예비워드라인 정보를 저장하기 위해 예비셀블럭 테이블(410)에는 256개의 레지스터(411)가 있고, 각각의 레지스터(411)는 9개의 단위셀블럭에 대한 물리적 셀블럭어드레스에 대한 정보를 저장해야 하기 때문에 각각 4비트로 구현된다.
예비셀블럭 테이블(410)에 저장된 내용을 살펴보면, 워드라인(WL0)의 예비워드라인은 제2 단위셀블럭의 워드라인 'WL0'이라는 것이고(첫번째 레지스터(0) 참조), 워드라인(WL3)의 예비워드라인은 제4 단위셀블럭의 워드라인 'WL3' 이라는 뜻이다(네번째 레지스터(3) 참조). 메모리 장치의 동작중에 레지스터(411)에 저장된 내용은 계속 업데이트되며, 업데이트 될 때마다 256개의 예비워드라인에 대한 정보는 계속 바뀌게 된다.
도4는 도1에 도시된 메모리 장치의 동작을 나타내는 동작 흐름도이다. 이하 도1 내지 도4를 참조하여 도1에 도시된 메모리 장치의 동작에 대해서 설명한다.
도4에서는 8+1개의 단위셀블럭중에서 제1 단위셀블럭에 연속적으로 데이터가 억세스되고, 입력되는 어드레스에 의해 워드라인 WL0, WL1이 연속해서 활성화되는 것으로 가정하였다.
도1에 도시된 메모리 장치는 입력되는 어드레스에 대응하는 단위셀블럭이 8개인 경우에 하나의 단위셀블럭을 더 구비하여 총 8+1개의 단위셀블럭을 구비하게 되는데, 추가적으로 구비되는 하나의 단위셀블럭은 동일한 단위셀블럭에 연속해서 데이터 억세스가 일어날 때 이전 명령어에 의해 억세스된 데이터의 재저장을 위한 것이다.
먼저 제1 명령어(CD0)에 의해 8+1개의 단위셀블럭 중에서 선택된 제1 단위셀블럭의 제1 워드라인(WL0)이 활성화된다. 이어서, 제1 워드라인(WL0)에 대응되는 K개의 데이터를 제1 단위셀블럭에 구비된 센스앰프로 감지 증폭한다. 이어서 제1 워드라인(WL0)에 대응하는 K개의 데이터를 데이터래치부(450)로 이동시켜 래치시킨다. 이어서, 제1 워드라인(WL0)에 대응하여 감지 증폭된 K개의 데이터가 래치된 제1 단위셀블럭의 센스앰프를 강제프리차지시킨다.
이어서 제1 명령어(CD0)가 리드명령어인 경우에는 데이터래치부(20)에 래치된 K개의 데이터중 선택된 하나의 데이터를 제1 명령어(CD0)에 대응하는 출력데이터로 출력시키고, 제1 명령어(CD0)가 라이트명령어인 경우에는 제1 명령어(CD0)에 대응하여 입력되는 데이터로 데이터래치부(20)에 래치된 K개의 데이터중 선택된 하나의 데이터를 덮어쓰게 된다.
이어서 제1 워드라인(WL0)에 대응하는 예비워드라인으로 지정된 제3 단위셀블럭의 워드라인(WL0)을 활성화시킨다. 이어서 데이터래치부(450)에 래치된 K개의 데이터를 제3 단위셀블럭의 워드라인(WL0)에 대응되는 K개의 단위셀에 재저장한다.
이어서 제2 명령어(CD1)에 대응하여 선택된 제1단위셀블럭의 제2 워드라인(WL1)을 활성화시킨다. 이어서 제2 워드라인(WL1)에 대응하는 K개의 데이터를 감지증폭한다.
여기서 제1 명령어(CD0)에 대응하여 감지, 증폭된 K개의 데이터가 재저장 동작과 제2 명령어(CD1)에 대응하여 K개의 데이터가 감지, 증폭되는 동작은 실질적으로 같은 타이밍에 이루어진다.
이렇게 데이터를 억세스 함으로서 이전명령어에 의해 감지, 증폭된 K개의 데이터가 재저장되는 타이밍에 상관없이 다음 명령어에 의해 데이터를 감지, 증폭할 수 있게 되어, 데이터 재저장시간만큼 데이터억세스 시간을 줄일 수 있게 되는 것이다.
한편 입력되는 명령어에 의해 활성화되는 워드라인에 대해서는 하나의 예비워드라인이 필요하게 되는데, 여기에 관한 정보는 예비셀블럭 테이블에 저장되어 있다. 예비워드라인으로 지정되는 워드라인의 수는 하나의 단위셀블럭에 있는 워드라인의 갯수인 256개이다. 하나에 단위셀블럭에 구비된 모든 워드라인이 예비워드라인이 고정되는 것이 아니고, 메모리 장치의 동작중에 계속 바뀌게 되는 것이다. 이는 어드레스에 대응하는 단위셀블럭보다 추가적으로 하나의 단위셀블럭을 더 구비함으로서 가능하게 된다.
이어서 제1 데이터 및 제2 데이터가 제1 및 제2 단위셀블럭에서 교대로 억세스되는 인터리빙모드로 동작하는 것에 대해서 살펴본다.
먼저 제1 데이터를 8+1개의 단위셀블럭중에서 선택된 제1 단위셀블럭에서 감지 증폭한 다음 데이터래치부(450)에 래치시킨다. 이어서 제1 단위셀블럭에 제1 데이터를 재저장시키고, 상기 재저장 타이밍과 실질적으로 동일한 타이밍에 상기 8+1개의 단위셀블럭중에서 선택된 제2 단위셀블럭에서 상기 제2 데이터를 감지 증폭하여 데이터래치부(450)에 래치시킨다.
따라서 도1에 도시된 바와 같이 태그블럭을 구비하는 메모리 장치는 데이터가 하나의 셀에 계속해서 억세스되는 경우에는 이전 데이터에 대한 재저장은 지정된 예비워드라인에 대응하는 단위셀에서 수행하고, 데이터가 단위셀에 교대로 억세스되는 경우에는 인터리빙모드로 동작함으로서, 억세스되는 패턴에 상관없이 고속으로 데이터를 억세스 할 수 있게 되는 것이다.
전술한 바와 같이 도1의 메모리 장치를 고속으로 동작시키려면, 입력되는 어드레스에 의해 억세스되는 단위셀블럭이 이전단계에 입력된 로우어드레스에 의해 억세스되는 단위셀블럭과 같은지 데이터 억세스 타이밍 마다 비교를 해야하고, 이를 비교하는 블럭이 태그블럭(430)이다.
한편, 태그블럭(430)에 구비되는 하나의 단위 태그메모리는 각각 3비트를 저장할 수 있는 256개의 레지스터가 필요한데, 하나의 단위 태그메모리는 도5 도시된 바와 같이 256개의 워드라인과 각각의 워드라인에 대응하여 3개의 단위셀(S1,S2,S3)이 구비된다.
도5을 참조하여 하나의 단위 태그메모리를 살펴보면, 단위 태그메모리는 통 상적인 디램의 단위셀블럭과 같은 구성으로 네개의 서브워드라인(SWL0~SWL3)당 하나의 메인 워드라인(TMWL0)이 구비된다. 256개의 서브워드라인은 각각 3개의 단위셀을 구비하게 되고, 따라서 256개의 워드라인에는 64개의 메인워드라인이 구비된다.
한편, 태그블럭(430)에서 이전단계에 억세스되는 단위셀블럭과 현재 단계에서 억세스되는 단위셀블럭을 비교하기 위해서는 별도의 로우디코더가 필요하게 된다.
도6은 도1의 메모리 장치에서 구비되는 로우디코더를 나타내기 위한 도면이다. 도6에 도시된 바와 같이 도1에 도시된 태그블럭을 구비하는 메모리 장치는 통상적인 셀블럭을 위한 로우디코더(470)와, 태그블럭을 위한 별도의 태그블럭용 로우디코더(460)가 구비된다.
태그메모리용 로우디코더(460)와 로우디코더(470)은 각각 상위 로우디코더(461,471)와 하위 로우디코더(462, 472)를 구비하고 있는데, 상위 로우디코더(461,471)는 64개의 메인워드라인중 하나를 선택하기 위한 것이고, 하위로우디코더(462,472)는 선택된 메인워드라인에 대응하는 4개의 서브워드라인중 하나를 선택하기 위한 것이다.
도7는 도1의 메모리 장치에서 데이터 억세스를 위해 입력되는 로우어드레스를 디코딩하는 과정을 나타내는 흐름도이다.
도7을 참조하여 살펴보면, 메모리 장치는 입력된 로우어드레스를 태그메모리용 로우디코더(460)에서 1차로 디코딩하여 태그블럭(430)으로 전달한다. 이어서 태 그블럭(430)은 태그메모리용 로우디코더(460)에서 디코딩된 값을 이용하여 현재 입력된 로우어드레스에 대응하여 억세스될 물리적 단위셀블럭을 찾는다. 이어서 태그블럭(430)에서 찾은 물리적 단위셀블럭이 활성화된다.
한편, 로우디코더(470)에서는 로우어드레스를 디코딩하여 출력하고 여기서 디코딩된 값에 의해 활성화된 단위셀블럭에 구비된 다수의 워드라인중 하나의 워드라인이 활성화된다. 이어서 활성화된 워드라인에 대응하는 단위셀에서 데이터의 억세스가 일어나게 되는 것이다.
이상에서 살펴보면 바와 같이, 태그를 구비하는 고속메모리 장치는 연속적으로 데이터를 억세스할 수 있어 고속으로 동작시킬 수 있지만, 로우디코더를 셀블럭용 로우디코더와 태그블럭용 로우디코더로 두개를 구비하야 하는 바, 회로면적이 증가되고, 두개의 로우 디코더를 제어하기 위해 제어부의 회로가 복잡하게 되는 단점을 가지고 있다.
본 발명은 태그블럭을 구비하여 고속으로 데이터를 억세스할 수 있는 메모리 장치에서 로우디코더를 하나만 사용하여 회로면적을 감소시키고, 제어회로부의 컨트롤을 보다 용이하게 할 수 있는 메모리 장치를 제공함을 목적으로 한다.
본 발명은 각각 M개의 워드라인을 가지며, 입력되는 어드레스에 대응하도록 구비된 N개의 단위셀블럭에, 추가적으로 M개의 워드라인을 가지기 위해 추가의 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성되는 셀블럭; 상기 (N+1) ×M개의 워드라인 중에서, 적어도 어느 한 워드라인을 예비워드라인으로 할지의 여부에 대한 정보를 저장하기 위한 예비셀블럭 테이블; 상기 단위셀블럭에 구비되는 M개의 워드라인중 하나를 선택하기 위해, 상기 어드레스를 디코딩하여 출력하는 로우디코더; 상기 N개의 단위셀블럭중 하나를 선택하기 위해 입력된 논리적 셀블럭어드레스를 상기 로우디코더의 출력값을 이용하여, 상기 N+1개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하는 태그블럭; 상기 로우디코더에서 디코딩된 출력값에 대응하는 워드라인을 상기 물리적 셀블럭어드레스에 대응하는 단위셀블럭에서 활성화시키기 위한 디코딩 어드래스 래치부; 및 상기 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 상기 태그블럭과 상기 예비셀블럭 테이블을 제어하는 제어수단을 구비하는 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도8은 본 발명의 바람직한 실시예에 따른 메모리 장치의 블럭구성도이다.
도8을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 각각 256개의 워 드라인을 가지며, 입력되는 어드레스에 대응하도록 구비된 8개의 단위셀블럭에, 추가적으로 256개의 워드라인을 가지기 위해 추가의 단위셀블럭을 더 포함하여 8+1개의 단위셀블럭으로 구성되는 셀블럭(500)와, 상기 (8+1) ×256개의 워드라인 중에서, 적어도 어느 한 워드라인을 예비워드라인으로 할지의 여부에 대한 정보를 저장하기 위한 예비셀블럭 테이블(410)와, 상기 8+1개의 단위셀블럭중에서 선택된 단위셀블럭에 구비되는 256개의 워드라인중 하나를 선택하기 위해, 상기 어드레스를 디코딩하여 출력하는 로우디코더(700)와, 상기 8개의 단위셀블럭중 하나를 선택하기 위해 입력된 논리적 셀블럭어드레스를 로우디코더(700)의 출력값을 이용하여, 8+1개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하는 태그블럭(430)과, 로우디코더(700)에서 디코딩된 출력값에 대응하는 워드라인을 상기 물리적 셀블럭어드레스에 대응하는 단위셀블럭에서 활성화시키기 위한 디코딩 어드래스 래치부(800)와, 상기 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 상기 태그블럭과 상기 예비셀블럭 테이블을 제어하는 제어부(420)를 구비한다.
태그블럭(430)은 8+1개의 단위셀블럭에 각각 대응하며, 단위셀블럭에 각각 구비된 256개의 워드라인이 어떤 논리적 셀블럭어드레스에 대응되는지를 저장하기 위한 9개의 단위 태그메모리를 구비한다. 하나의 태그메모리는 각각 3비트의 정보를 저장할 수 있는 256개의 레지스터를 구비한다.
디코딩 어드레스 래치블럭(800)은 태그블럭(430)에 구비되는 9개의 단위태그 테이블에 각각 대응하는 9개의 제1 내지 제9 디코딩 어드레스 래치부(810 ~ 890)를 구비한다.
도9는 도8에 도시된 메모리 장치의 제1 디코딩 어드레스 래치부(810)를 나타내는 블럭구성도이다.
도9를 참조하여 살펴보면, 제1 디코딩 어드레스 래치부(810)는 대응하는 단위셀블럭에 구비되는 256개의 워드라인에 각각 대응하며, 상기 물리적 셀블럭어드레스에 응답하여 활성화되어, 로우디코더(700)에서 출력되는 디코딩된 신호를, 대응하는 워드라인을 활성화시키는 신호로 출력하는 다수의 256개의 어드레스 래치를 구비한다.
도10은 도9에 도시된 디코딩 제1 어드레스 래치부(810)에 구비되는 하나의 어드레스 래치의 일실시예에 따른 회로도이다.
도10을 참조하여 살펴보면, 어드레스 래치(810_1)는 로우디코더(700)에서 출력되는 디코딩된 신호(/WL0_D)를 태그블럭(430)에서 출력되는 물리적 셀블럭어드레스 또는 내부제어신호(int)에 응답하여, 대응하는 워드라인의 활성화신호를 출력하는 노멀워드라인용 래치(810_1b)와, 로우디코더(700)에서 출력되는 디코딩된 신(/WL0_D)를 래치하여 예비워드라인을 활성화시키기 위한 신호(ex_BL0)에 응답하여 내부제어신호(int)를 출력하는 예비워드라인용 래치(810_1a)를 구비한다.
노멀워드라인용 래치(810_1b)는 물리적 셀블럭어드레스에 턴온되어 상기 디코딩된 신호를 전달하는 스위치용 모스트랜지스터(MN2)와, 스위치용 모스트랜지스터(MN1)에 의해 전달된 디코딩된 신호(/WL0_D)를 전달되거나 활성화된 내부제어신 호(int)에 의해 대응하는 워드라인의 활성화신호를 출력하는 신호전달부(811)를 구비한다.
노멀워드라인용 래치부(811)는 워드라인의 활성화신호의 출력이 유지되도록 출력단에 래치용 인버터(I3,I4)를 더 구비한다.
신호전달부(811)는 전원전압(VDD)에 일측이 연결되며, 타측으로는 스위치용 모스트랜지스터(MN2)를 통해 전달되는 신호(/WL0_D)를 인가받는 모스트랜지스터(MP1)와, 전원전압(VDD)에 일측이 연결되며, 타측으로는 모스트랜지스터(MP2)의 게이트에 접속되고, 게이트가 모스트랜지스터(MP1)의 타측과 연결된 모스트랜지스터(MP2)와, 게이트로 내부제어신호(int)를 입력받으며, 일측으로 모스트랜지스터(MP1)의 타측과 연결된 모스트랜지스터(MN3)와, 게이트로 예비워드라인의 활성화신호(ex_BL0)를 입력받으며, 모스트랜지스터(MN33)의 타측과 접지전원(VSS)을 연결하는 모스트랜지스터(MN4)와, 일측단이 모스트랜지스터(MP2)의 타측에 연결되며 타측이 접지전원(VSS)과 연결되며, 게이트로 리셋신호(r_BL0)를 입력받는 모스트랜지스터(MN5)를 구비한다.
도11은 도8에 도시된 메모리 장치에서 데이터 억세스를 위해 입력되는 로우어드레스를 디코딩하는 과정을 나타내는 흐름도이다. 이하에서는 도8 내지 도11을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
전술한 바와 같이 본 발명에 의한 메모리 장치는 입력되는 로우어드레스에 대응하는 단위셀블럭을 하나 더 구비하고 있고, 입력되는 로우어드레스 중에서 셀블럭을 선택하기 위한 셀블럭어드레스를 논리적 셀블럭 어드레스로 인식한다.
태그블럭(430)에서 논리적 셀블럭어드레스를 실제 데이터가 저장되어 있는 물리적인 셀블럭 어드레스로 변화시켜 출력하고, 태그블럭(430)에서 출력되는 물리적 셀블럭어드레스에 대응한 셀블럭을 활성화시키고, 활성화된 셀블럭에서 실행중인 명령에 대응하는 데이터를 억세스하게 된다.
계속해서 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
데이터 억세스를 위한 명령이 실행되면, 실행중인 명령에 대응하여 입력된 로우어드레스를 로우디코더(700)에서 입력받아 디코딩한다. 로우디코더(700)에서는 로우어드레스에서 단위셀블럭을 선택하기 위한 논리적 셀블럭 어드레스를 디코딩하여 출력하고, 한편으로는 하나의 셀블럭에 구비된 256개의 워드라인을 선택하기 위한 어드레스신호를 디코딩하여 워드라인 선택신호를 출력하게 된다.
태그블럭(430)은 로우디코더(700)에서 출력되는 워드라인 선택신호와 논리적셀블럭 어드레스를 이용하여, 현재 실행중인 명령에 대응하는 논리적셀블럭어드레스를 물리적 셀블럭어드레스로 변환하여 어드레스 래치블럭(800)으로 출력한다.
한편, 어드레스 래치블럭(800)에 구비되는 9개의 디코딩 어드래스 래치부(810 ~ 890)는 로우디코더(700)에서 출력되는 워드라인 선택신호를 각각 래치한다. 9개의 디코딩 어드래스 래치부는 각각 256개의 어드레스를 구비하고 있다.
9개의 하나의 디코딩 어드레스 래치부는 각각 9개의 단위셀블럭에 대응되고,하나의 디코딩 어드레스 래치부에 구비되는 256개의 어드레스 래치는 대응되는 단위셀블럭에 구비되는 256개의 워드라인에 대응된다.
이어서 태그블럭(430)에서 출력되는 물리적 셀블럭어드레스에 의해 어드레스 래치블럭(800)에 구비된 9개의 어드레스 래치부(810 ~ 890)중 하나가 활성화된다.
이어서 활성화된 어드레스 래치블럭(800)에서는 로우디코더(700)에서 출력하는 래치된 워드라인 선택신호를 셀블럭(500)으로 출력한다.
셀블럭(500)은 구비된 9개의 셀블럭중에서 대응하는 디코딩 어드레스 래치부에서 출력되는 신호에 의해 하나의 단위셀블럭이 선택되고, 선택된 단위셀블럭에 구비된 256개의 워드라인 중 하나가 활성화된다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 메모리 장치는 하나의 로우디코더를 사용하여 로우디코더(700)에서 디코딩한 값을 이용하여 먼저 태그블럭(430)에서 논리적 셀블럭어드레스를 물리적셀블럭어드레스로 변환하는데 사용하고, 이어서 디코딩어드레스 래치부에 로우디코더(700)에서 디코딩한 값을 래치하고 있다가, 태그블럭의 출력값에 대응하는 단위셀블럭의 워드라인이 활성화될 수 있도록 사용한다.
따라서 태그를 구비한 메모리 장치에서는 종래에 두개의 로우어드레스를 위한 디코더가 필요하였으나, 본 발명에 의해서 하나의 로우 어드레스 디코더만 구비하고, 구비된 로우어드레스 디코더(800)의 출력신호를 래치하는 래치부만 있으면, 본 출원이 최초에 제안안 태그를 구비하여 고속으로 동작이 가능한 메모리 장치를 구현할 수 있게 된다.
도11에는 본 실시예에 따른 메모리 장치의 로우어드레스 디코딩 과정이 도시되어 있는데, 입력된 로우어드레스를 디코딩하여 물리적 단위셀블럭을 선택한다. 이어서 디코딩된 로우어드레스에 의해서 각 디코딩 어드레스래치부에서 단위디코딩 어드레스 래치부를 선택한다. 이어서 선택된 단위셀블럭에 구비된 256개의 워드라인중 선택된 단위 디코딩어드레스 래치부에 대응하는 워드라인 활성화시킨다.
전술한 바와 같이, 하나의 디코딩 어드레스 레치부에 구비된 256개의 단위 디코딩어드레스중 선택된 하나의 단위 디코딩어드레스 래치부에 의해 대응하는 워드라인이 활성화되는 것이다. 따라 단위 디코딩 어드레스 래치부를 워드라인 드라이버로 사용할 수도 있다.
또한 하나의 디코딩 어드레스 래치부는 256개의 단위 어드레스 래치부를 구비하고 있으나, 종래기술에서 설명한 것 같이 64개의 메인워드라인을 위한 단위 디코딩 어드레스 래치부와, 4개의 로컬워드라인용 단위 디코딩 어드레스 래치부를 구비할 수도 있다.
이 때의 디코딩 어드레스 래치부는 64개의 단위디코딩 어드레스 래치부와 64개의 단위디코딩 어드레스 래치부에 대응하는 4개의 로컬워드라인용 단위디코딩 어드레스 래치부를 구비하게 된다.
계속해서 도10을 참조하여 하나의 어드레스 래치의 동작을 살펴본다.
도10에 도시된 어드레스래 래치에 입력되는 물리적셀블럭 선택신호(/compok_bl0)는 입력된 어드레스에 의해 물리적 단위셀블럭이 선택되면 활성화되어 입력되는 신호로서, 이 신호가 활성화되어 입력되었다는 것은 대응하는 물리적단위셀이 선택되었다는 것을 의미한다.
선택신호(/compok_bl0)가 입력되면 모스트랜지스터(MN2)가 턴온되고, 로우어드레스가 디코딩된 결과로 생성된 워드라인을 선택하기 위한 워드라인선택신호(/WL0_D)가 모스트랜지스터(MN2)를 통과하여 모스트랜지스터(Mp1,MP2)에 의해 래치된다. 여기서 워드라인선택신호(/WL0_D)는 로우레벨로 활성화되어 입력되는 신호이다. 따라서 인버터(I3)의 입력노드에는 로우레벨의 신호가 래치되어 있게 된다. 이어서 래치된 신호는 인버터(I3)에 의해 반전되어 하이레벨로 활성화된 상태로 워드라인을 활성화시키기 위한 신호(/WL0_BL0)로 출력된다.
한편, 워드라인활성화신호(/WL0_D)가 입력된 상태에서 예비워드라인선택신호(sel)가 입력되면, 예비워드라인용 래치(810_1a)의 모스트랜지스터(MN1)가 턴온되어 내부제어신호(int)가 하이레벨로 활성화된다.
내부제어신호(int)가 하이레벨로 활성화되면, 모스트랜지스터(MN3)가 턴온되며, 이 상황에서 다음 데이터 억세스시에도 같은 단위셀블럭을 억세스하게 되면 예비셀블럭선택신호(ex_BL0)가 하이레벨로 활성화되어 입력되며, 이 경우에는 선택신호(/compok_bl0)가 입력되지 않는 경우라도, 피모스트랜지스터(MP1,MP2)에 의해 생성된 래치에 로우레벨의 신호가 래치되고, 인버터에 의해 하이레벨의 신호(/WL0_BL0)로 이전 데이터 억세스에 의해 해당되는 워드라인이 출력된다.
준비신호(sel)와, 예비셀블럭선택신호(ex_BL0)는 본 출원인이 제안한 태그를 구비하는 메모리 장치에서 한 단위셀블럭에 연속해서 데이터가 억세스가 일어날 때 를 위한 신호이다.
준비신호(sel)는 데이터 억세스때마다 항상 어드레스를 래치하기 위한 신호이다. 예비셀블럭선택신호(ex_BL0)는 한 단위셀블럭에 연속해서 데이터가 억세스가 일어날 때 앞선 데이터에 대한 재저장을 위한 예비워드라인이 있는 단위셀블럭을 선택하기 위한 신호이다.
한 단위셀블럭에서 연속해서 데이터가 억세스되는 경우에는 이전 데이터의 재저장을 다른 단위셀블럭에서 수행하게 되는데, 언제 같은 단위셀블럭에서 데이터가 억세스될 지 모르기 때문에, 데이터 억세스때마다 항상 어드레스를 래치하기 위한 준비신호(sel)를 생성한 다음, 예비셀블럭선택신호(ex_BL0)가 입력되는 경우에 대응하는 단위셀블럭에 구비되는 예비워드라인에서 데이터재저장을 수행하도록 한다.
따라서 모스트랜지스터(MN2)를 턴온시키는 신호(/compok_BL0)가 입력되고, 모스트랜지스터(MN2)에 의해 워드라인선택신호(/WL0_D)가 전달됨으로서 로우레벨의 신호(/WL0_BL0)를 출력시키는 동작은 데이터를 억세스하기 위한 동작이다.
또한, 준비신호(sel)가 입력되고, 내부제어신호(int)가 입력된 상태에서 예비셀블럭선택신호(ex_BL0)가 입력됨으로서, 로우레벨의 신호(/WL0_BL0)를 출력시키는 동작은 연속해서 한 단위셀블럭에 데이터 억세스된 경우 이전 데이터에 대한 재저장을 위한 동작이다. 연속한 데이터 억세스가 한 단위셀블럭에서 이루어지면, 데이터 재저장은 예비워드라인이 있는 단위셀블럭에서 이루어지는데, 예비셀블럭 선택신호(ex_BL0)는 예비워드라인이 있는 단위셀블럭을 선택하기 위한 신호이다.
또한 모스트랜지스터(MN5)를 턴온시키는 신호(r_BL0)는 리셋신호이다.
도12는 도9에 도시된 디코딩 어드레스 래치부에 구비되는 어드레스 래치의 제2 실시예에 따른 회로도이다.
도12를 참조하여 살펴보면, 어드레스 래치(810_1)는 연속적인 데이터 같은 셀블럭에서 억세스될 때를 대비하여 억세스시미다 활성화되는 신호인 제어신호((sel)에 의해 턴온되어, 로우디코더(700)에서 출력되는 디코딩된 신호를 전달하는 전송게이트(T1)와, 전송게이트(T1)에 의해 전달된 신호를 래치하는 제1 래치용 인버터(I5,I6)와, 로우디코더(700)에서 출력되는 디코딩된 신호를 게이트로 입력받으며 일측이 전원전압에 접속된 모스트랜지스터(MP3)와, 일측이 모스트랜지스터(MP3)의 타측에 접속되고, 게이트로 물리적 셀블럭어드레스(/compok_BL0)를 입력받는 모스트랜지스터(MP4)와, 모스트랜지스터(MP3)의 타측과 접지전압(VSS)을 연결하고 게이트로 리셋신호를 입력받는 모스트랜지스터(MP4)와, 예비워드라인의 활성화신호(ex_BL0)를 게이트로 입력받고 인버터(I5)의 출력단과 모스트랜지스터(MP4)의 일측과 연결되는 모스트랜지스터(MP5)와, 모스트랜지스터(MP5)의 타측에 인가되는 신호를 래치하기 위한 제2 래치용 인버터(I7,I8)를 구비한다.
도12에 도시된 어드레스 래치(810_1)의 전체적인 동작은 도10에 도시된 어드레스 래치와 같으며, 다만 하나의 회로를 이용하여 내부제어신호(int)를 생성하지 않으면서 전술한 동작이 이루어지도록 구성한 경우이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 태그블럭을 구비하는 메모리 장치의 로우어드레스 디코더를 종래보다 하나만 사용하여 회로면적을 크게 줄이게 되었다.

Claims (9)

  1. 각각 M개의 워드라인을 가지며, 입력되는 어드레스에 대응하도록 구비된 N개의 단위셀블럭에, 추가적으로 M개의 워드라인을 가지기 위해 추가의 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성되는 셀블럭;
    상기 (N+1) ×M개의 워드라인 중에서, 적어도 어느 한 워드라인을 예비워드라인으로 할지의 여부에 대한 정보를 저장하기 위한 예비셀블럭 테이블;
    상기 N+1개의 단위셀블럭중에서 선택된 단위셀블럭에 구비되는 M개의 워드라인중 하나를 선택하기 위해, 상기 어드레스를 디코딩하여 출력하는 로우디코더;
    상기 N개의 단위셀블럭중 하나를 선택하기 위해 입력된 논리적 셀블럭어드레스를 상기 로우디코더의 출력값을 이용하여, 상기 N+1개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하는 태그블럭;
    상기 로우디코더에서 디코딩된 출력값에 대응하는 워드라인을 상기 물리적 셀블럭어드레스에 대응하는 단위셀블럭에서 활성화시키기 위한 디코딩 어드래스 래치부; 및
    상기 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 상기 태그블럭과 상기 예비셀블럭 테이블을 제어하는 제어수단
    을 구비하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 태그블럭은
    상기 N+1개의 단위셀블럭에 각각 대응하며, 단위셀블럭에 각각 구비된 256개의 워드라인이 어떤 논리적 셀블럭어드레스에 대응되는지를 저장하기 위한 N+1개의단위태그테이블을 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 디코딩 어드래스 래치부는
    상기 태그블럭에 구비되는 N+1개의 단위태그테이블에 각각 대응하는 N+1개의 단위 디코딩 어드레스 래치부를 구비하며,
    상기 단위 디코딩 어드레스 래치부는,
    대응하는 단위셀블럭에 구비되는 M개의 워드라인에 각각 대응하며, 상기 물리적 셀블럭어드레스에 응답하여 활성화되어, 상기 로우디코더에서 출력되는 디코딩된 신호를, 대응하는 워드라인을 활성화시키는 신호로 출력하는 다수의 M개의 어드레스 래치를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 디코딩 어드래스 래치부는
    상기 태그블럭에 구비되는 N+1개의 단위태그테이블에 각각 대응하는 N+1개의 단위 디코딩 어드레스 래치부를 구비하며,
    상기 단위 디코딩 어드레스 래치부는,
    대응하는 단위셀블럭에 구비되는 M/4개의 메인워드라인에 각각 대응하며, 상기 물리적 셀블럭어드레스에 응답하여 활성화되어, 상기 로우디코더에서 출력되는 디코딩된 신호를, 대응하는 메인워드라인을 활성화시키는 신호로 출력하는 다수의 M/4개의 메인워드라인용 어드레스 래치를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 어드레스 래치는
    상기 로우디코더에서 출력되는 디코딩된 신호를 상기 태그블럭에서 출력되는 상기 물리적 셀블럭어드레스 또는 내부제어신호에 응답하여, 대응하는 워드라인의 활성화신호를 출력하는 노멀워드라인용 래치; 및
    상기 로우디코더에서 출력되는 디코딩된 신호를 래치하여 상기 예비워드라인을 활성화시키기 위한 신호에 응답하여 상기 내부제어신호를 출력하는 예비워드라인용 래치를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 노멀워드라인용 래치는
    상기 물리적 셀블럭어드레스에 턴온되어 상기 디코딩된 신호를 전달하는 스위치; 및
    상기 스위치에 의해 전달된 상기 디코딩된 신호를 전달되거나 활성화된 상기 내부제어신호에 의해 대응하는 워드라인의 활성화신호를 출력하는 신호전달부를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 노멀워드라인용 래치는
    상기 워드라인의 활성화신호의 출력이 유지되도록 출력단에 래치를 더 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 신호전달부는
    전원전압에 일측이 연결되며, 타측으로는 상기 스위치를 통해 전달되는 신호를 인가받는 제1 모스트랜지스터;
    상기 전원전압에 일측이 연결되며, 타측으로는 상기 제1 모스트랜지스터의 게이트에 접속되고, 게이트가 상기 제1 모스트랜지스터의 타측과 연결된 제2 모스트랜지스터;
    게이트로 상기 내부제어신호를 입력받으며, 일측으로 상기 제1 모스트랜지스터의 타측과 연결된 제3 모스트랜지스터;
    게이트로 상기 예비워드라인의 활성화신호를 입력받으며, 상기 제3 모스트랜지스터의 타측과 접지전원을 연결하는 제4 모스트랜지스터; 및
    일측단이 상기 제2 모스트랜지스터의 타측에 연결되며 타측이 상기 접지전원과 연결되며, 게이트로 리셋신호를 입력받는 제5 모스트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제 3 항에 있어서,
    상기 어드레스 래치는
    대응하는 셀블럭에 연속적인 데이터 억세스가 일어날 때 턴온되어 상기 로우디코더에서 출력되는 디코딩된 신호를 전달하는 전송게이트;
    상기 전송게이트에 의해 전달된 신호를 래치하는 제1 래치;
    상기 로우디코더에서 출력되는 디코딩된 신호를 게이트로 입력받으며 일측이 전원전압에 접속된 제1 모스트랜지스터;
    일측이 상기 제1 모스트랜지스터의 타측에 접속되고, 게이트로 상기 물리적 셀블럭어드레스를 입력받는 제2 모스트랜지스터;
    상기 제2 모스트랜지스터의 타측과 접지전압을 연결하고 게이트로 리셋신호를 입력받는 제3 모스트랜지스터;
    상기 예비워드라인의 활성화신호를 게이트로 입력받고 상기 래치의 출력단과 상기 제3 모스트랜지스터의 일측과 연결되는 제4 모스트랜지스터; 및
    상기 제4 모스트랜지스터의 타측에 인가되는 신호를 래치하기 위한 제2 래치를 구비하는 것을 특징으로 하는 메모리 장치.
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