TWI252492B - Semiconductor memory device having advanced tag block - Google Patents

Description

1252492 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體裝置；更詳而言之，本 發明係關於一種用以減少一半導體記憶體裝置中資料存取 時間之標籤接線板區塊。 【先前技術】 一般而言，半導體記憶體裝置可爲隨機存取記憶體（RAM) 及唯讀記憶體（ROM)。 RAM包含動態隨機存取記憶體（DRAM)及靜態隨機存取 記憶體（SRAM)，其中DRAM之一胞具有一電晶體及一電 容，而SRAM之一胞則具有四個電晶體及兩個負載阻抗。 DRAM之使用較SRAM爲廣，因DRAM之晶片積集度及製 程較SRAM者爲有效率。 今日，中央處理單元（CPU)之操作速度的提升較DRAM 爲快，諸多問題因之而產生。爲解決此等問題，數種提升 記憶體裝置之資料傳輸速度的相關技術已被提出。 第1圖所示爲一傳統半導體記憶體中一記億庫之方塊 圖，其亦爲本發明申請人於2003年10月28日所申請，申 請案號爲 US 1 0/696，144，標題則爲"SEMICONDUCTOR MEMORY DEVICE WITH REDUCED DATA ACCESS TIME1'； 在此將該申請案倂入本案中，以供參閱。 如圖所示，該記憶庫包含一胞區1 〇、一標籤區塊3 〇、 一預定胞區塊表格20及一控制區塊40，其中該胞區100 具有N + 1個單元胞區塊及一資料閂鎖區塊70。此外，每一 單元胞區塊（如標號1 1 〇所指者）中有Μ條字元線耦接至複 1252492 數個單元胞上，其中N及Μ爲正整數，此處N爲8且Μ爲 25 6 ° 此外，除外加單元胞區塊外，記憶體之尺寸或記憶體之 容量亦被加計算，亦即記憶庫之尺寸爲Μ (字元線數）X Ν (單 元胞區塊數）x(位元線數）。預定胞區塊表格20包含複數個 暫存器，用以儲存預定回存胞區塊位址資訊，該預定回存 胞區塊位址資訊包含至少一預定回存胞區塊位址 (8 + 1 ) X 2 5 6個字元線位址。標籤區塊3 0依該預定回存胞區 塊位址資訊產生一對應一存取胞區塊位址之目標回存胞位 址。控制區塊40控制預定胞區塊表格20、該胞區100及該 標籤區塊30以支援一胞區塊間插（interleaving)模式，該間 插模式可使記憶體在兩資料存取動作依序在同一記憶庫中 進行時在不降低資料存取時間之條件下仍繼續進行高速操 作。 此處，胞區塊間插模式之定義爲一因應一目前指令而產 生之一目前資料被回存於原先胞區塊或另一胞區塊中時、 一因應一下一指令所產生之下一資料同時自同一胞區塊中 輸出。 此外，一輸入至記憶體裝置中之控制區塊4 0的列位址 對應8 X 2 5 6條字元線，其餘字元線（即外加胞區塊之2 5 6 條字元線）則被歸爲預定字元線；然而，該等預定字元線在 記憶體裝置操作時非爲固定而爲變動者。 第2圖爲第1圖中標籤區塊30之區塊圖。 如圖所示，標籤區塊30爲因應第一至第九單元胞區塊 110至190而包含8 + 1個單元標籤表格210A至2101。 1252492 此處，單元標籤表格210A至2101之每一者皆具有256 個暫存器，且一暫存器LBA包含三個位元，因邏輯胞區塊 位址之數目爲8之故。舉例而言，第一單元標籤表格21〇A 儲存邏輯胞區塊對應第一單元胞區塊中2 5 6條字元線之每 一者的資訊’而第二單元標籤表格2丨〇B儲存邏輯區塊則對 應第二單元胞區塊中25 6條字元線之每一者的資訊。 此外’在母 卓兀標鑛表格2i〇a至2101中’第一*暫存 器0因應每一單元胞區塊之字元線，WL〇·而儲存邏輯區塊位 址，第二暫存器1因應每一單元胞區塊之字元線，1^1·而儲 存邏輯區塊位址，而第256暫存器則因應每一單元胞區塊 之字元線’WL25 5'而儲存邏輯胞區塊位址。 舉例而言，第一單元標籤表格11 0A中的第一暫存器〇 儲存’Γ，而第255個暫存器255儲存·7’；亦即，第一單元 胞區塊中第一字元線WL0對應於第二邏輯單元胞區塊之第 一字元線WL0，而第25 5字元線WL2 5 5則對應第八邏輯單 元胞區塊之第25 5條字元線WL2 5 5。 第3圖爲第1圖中預定胞區塊表格20之方塊圖。 如圖所示，該預定胞區塊表格20包含25 6個暫存器，該 等暫存器之每一者具有預定回存胞區塊位址資訊，該回存 資訊各包含一預定回存胞區塊位址，該等位址則包含4位 元，此乃因實際單元胞區塊數爲9之故。該預定回存胞區 塊位址資訊代表一待回存之目的胞區塊，且該待回存之目 的胞區塊對應於單元胞區塊中一被存取之字元線。 以每一暫存器中所存之預定回存胞區塊位址爲例，一第 一暫存器0儲存，1，，一第二暫存器1則儲存亦即，一 1252492 第一字元線之一預定者WLO爲第二單元胞區塊之一第一字 元線WL0，而一第二字元線WL1之一預定者爲第四單元胞 之一第二字元線WL0，其中256個預定胞區塊表格之暫存 器在記憶體裝置操作時皆受連續更新。 第4圖爲第1圖中記憶體裝置之操作時序圖，其尤用以 描述一第一及一第二資料在第1圖中8 + 1個單元胞區塊中 一相同單元胞區塊內依序受存取時之內部胞區塊間插模 式。 以下將說明第1圖中傳統記憶體裝置之動作，請配合第 1圖至第4圖之圖式說明。 當第二資料依序在同一單元胞區塊中受存取時，外加單 元胞區塊用以儲存第一資料，如第4圖所示。第一資料儲 存於耦接至一第一字元線WL0之單元胞中，而第二資料則 儲存於耦接至同一單元胞區塊之一第二字元線的單元胞 中〇 首先，第一單元胞區塊110等之第一字元線WL0在一第 一時間T0時因應一第一指令CD0而被致動。接著，第一 資料因應第一字元線WL0而被感測及放大，該經放大之第 一資料則被送至資料閂鎖區塊70中。 若第一指令C D 0爲一讀取指令，則閂鎖於該資料閂鎖區 塊70之K筆資料中因應該第一指令C D0者被輸出；但若 第一指令CD0爲一寫入指令，則閂鎖於該資料閂鎖區塊70 中K筆資料中因應該第一指令CD0者爲一外部電路之輸入 資料所覆寫。 在一第二時間區間T1時，第一單元胞區塊110等之第 1252492 —及第二字元線WL1因應一第二指令CD1而受致動，且第 H單元胞區塊等之第一字元線WLO在同時受致動。 接著，第二資料因應第二字元線WL 1而被感測及放大； 同時’第一資料因應第三單元胞區塊之第一字元線WLO而 被回存至單元胞中。 如上所述’由於第二資料可在第一資料因應目前指令而 被回存時被下一指令感測及放大，故傳統記憶體裝置之資 料存取時間可真正排除資料回存時間。 因此’資料存取時間可有效降低而使記憶體裝置達高速 之操作。此外，傳統記憶體裝置中的資料回存操作可藉只 改變資料的胞區塊位址而受簡化。 另一方面’以下將說明一第三及一第四資料依序在8 + 1 個單元胞區塊（未顯示）中每一不同單元胞區塊中受存取時 的胞區塊間間插模式。 在第四資料自其他單元胞區塊輸出的同時，自一單元胞 區塊輸出之第三資料存於原先之單元胞區塊中，此與上述 之胞區塊間間插模式不同。 在本例中’傳統記憶體裝置之資料存取時間可真正排除 資料回存時間’因第四資料可在第三資料因應目前指令而 被回存時被感測及放大。 在傳統記憶體中，經輸入之胞區塊位址被當作該邏輯單 元胞區塊位址，即在8個單元胞區塊中選擇一者之位址， 但其真正包含8+ 1個單元胞區塊，故經輸入之胞區塊位址 被轉換成一實際單元胞區塊位址，此一轉換動作由控制區 塊40負責執行。 1252492 如上所述’爲在第1圖中傳統半導體記憶體裝置內執行 高速資料存取動作，標籤區塊430應對應一目前單元胞區 塊與一先前單元胞區塊，其中前者爲因應目前輸入位址而 受存取者’後者則係因應輸入位址而受存取者。 第5圖爲第2圖中21 0A等之標籤表格之方塊圖。 如圖所示’胞區表格包含25 6個暫存器，且每一暫存器 儲存該3位元碼，即每一暫存器由第一至第三位元51至S3 組成。此外’標籤表格包含64個主暫存器TMWL0至 TMWL6 3，每一主暫存器則具有4個子暫存器SWL0至 SV^L3，即總暫存數爲256，即64(主暫存器數）M(子暫存器 數）。 另一方面’標籤區塊30應包含一外加列解碼器，用以 比較目則單兀胞區塊及前一單元胞區塊，其中前者爲因應 目前輸入位址而受存取者，後者則係因應前一輸入位址而 受存取者。 第6圖爲第1圖中標籤區塊30之方塊圖。 如圖所示’標籤區塊3 0包含一標籤記憶體列解碼區塊 6 20、一列解碼區塊660及一標籤記憶.區塊64〇，其中標籤 s己丨思區塊640具有桌一至第九標籁表格210A至2101，如第 2圖所示。 標籤記憶體列解碼區塊620用以對一經輸入之列位址 RA進行解碼，以存取第一至第九標籤表格2i〇a至21〇1之 一者；列解碼區塊660用以對經輸入之列位址ra解碼，以 存取胞區100中的第一至第九胞區塊11〇至19〇。 更詳而Θ之’標記憶體列解碼區塊6 2 Q包含—^第一標 -10- 1252492 籤記憶體解碼器622及一第二標籤記憶體解碼器624，其中 前者622對經輸入之列位RA解碼，用以選擇64個主暫存 器TMWLO至TMWL63之一者； 後者624則對經輸入列 位址RA解碼，用以選擇前者622所選擇之主暫存器的4 個子暫存器SWLO至SWL3。 同樣地，列解碼區塊6 6 0包含一第一列解碼器6 6 2及一 第二列解碼器664，以因應該經輸入之列位址而致動胞區 100中之經選擇的單元胞區塊。 第7圖爲說明第6圖中半導體記憶體裝置之解碼動作的 流程圖。 如圖所示，一列位址首先被輸入至半導體記憶體裝置之 控制區塊40。接著，控制區塊40先對列位址解碼，以輸出 第一經解碼之列位址至標籤區塊30。 其後，標籤區塊3 0利用標籤記憶體列解碼區塊620及 標籤記憶體區塊640而搜尋目前之已輸入列位址所對應之 實際單元胞區塊，且該搜尋動作係依第一經解碼列位址而 爲。接著，標籤區塊30之列解碼區塊660致動胞區100中 之第一至第九單元胞區塊660的實際單元胞區塊。 另一方面，標籤記憶體30之列解碼區塊470對控制區 塊4 0輸出之第一加碼列位址加以解碼，用以因應該經輸入 至列位址而致動胞區1 00中之經選擇單元胞區塊的一字元 線。 接著，在標籤區塊3 0致動經選擇單元胞區塊之字元線 後，所得資料被加存取。 如上所述，固然具標籤區塊之半導體記憶體裝置可因每 -11- 1252492 一單元胞區塊中所存資料係連續受存取而得在高速下執行 一資料存取動作，但控制資料存取動作用之具一列位址解 碼區塊的標籤區塊卻遠較爲複雜，且其尺寸大大增加。 【發明內容】 因此，本發明之一目的即在於提出一種高速存取資料之 半導體記憶體裝置，其具有一由單一列解碼器組成之標籤 區塊；故，半導體記憶體裝置之電路尺寸得以縮小，且資 料存取動作之控制得以簡化。 在本發明之一態樣中，提出者爲一種半導體記憶體裝 置，其包含一列解碼區塊、一標籤區塊、一經解碼位址閂 鎖區塊及一胞區，其中該列解碼區塊用以解碼一經輸入位 址’藉以產生一邏輯單元胞區塊位址及一經解碼字元線位 4 ;該標籤區塊用以轉換該邏輯單元胞區塊位址成一實際 $ $胞區塊位址；該經解碼位址閂鎖區塊用以閂鎖該經解 @字元線位址，藉以因應該實際單元胞區塊而輸出該經解 %字元線位址成一字元線致動訊號；而該胞區用以因應該 > $線致動訊號而輸出存於其中的資料。 t鹙施方式】 以下將配合圖式詳述本發明之具一改進式標籤區塊之 $ _體記憶體裝置。 第8圖爲本發明之半導體記億體裝置之一方塊圖。 如圖所示，半導體記憶體裝置包含一控制區塊400、一 增逛胞區塊表格20、一列解碼區塊7 00、一標籤記憶體區 掩74〇、一經解碼位址閂鎖區塊800及一胞區1 000。 胞區1000具有N+1個單元胞區塊，如第一至第九單元 1252492 胞區塊，其中每一者皆包含256個字元線，用以對應一輸 入列位址。一列地址係被輸入以回應第八單元區塊。此外’ 胞區1000更包含外加單元胞區塊，預定胞區塊表格20用 以儲存資訊，其中（8 + 1)><256個字元線中至少超過一者藉使 用該資訊而被指定爲一預定可回存字兀線。該列解碼區塊 7 00用以解碼該列址，以選擇第一至第九單元胞區塊之一 者。標籤區塊7 4 0接收該列位址、感測一用以存取Ν個單 元胞區塊之一者的邏輯胞位址並轉換該邏輯胞區塊位址成 一實際胞區塊位址，其中該實際胞區塊位址用以存取該 Ν+1個單元胞區塊中一者，並輸出實際胞區塊位址。控制 單元400用以控制標籤區塊740列解碼區塊700及該預定 胞區塊表格20，以致動一單元胞區塊之一爲該實際胞區塊 位址所選擇之字元線，其中Ν爲8。 標籤區塊740包含一 8 + 1個標籤記憶體，即第一至第九 標籤記憶體，用以儲存邏輯單元胞區塊對應之8 + 1個單元 胞區塊之每一者中的2 5 6條字元線的資訊，其中每一標籤 記憶體之結構同於第2圖中之每一標籤表格。 解碼位址閂鎖區塊800包含第一至第九經解碼位址閂鎖 8 10至890，且每一者對應於第一至第九標籤記憶體之每一 者。 第9圖爲第8圖中第一經解碼位址閂鎖8 1 0等經解碼位 址問鎖之方塊圖。 如圖所示，第一經解碼位址閂鎖8丨〇包含複數個閂鎖區 塊，且該等閂鎖之個數爲2 5 6。亦即，第一經解碼位址閂鎖 810具有桌一至第256問鎖區塊810—1至810 — 256，且其每 1252492 一者皆對應第一至第九單元胞區塊之每一者的256條字元 線，並因應該實際胞區塊位址而受致動。如8 1 0_ 1之閂鎖 區塊的每一者用以接收列解碼區塊700輸出之一經解碼列 位址訊號，並用以因應該經解碼列位址訊號（如/WL0_D)而 致動一字元線。 第1 0圖爲第9圖中第一閂鎖區塊8 10_ 1等閂鎖區塊之 電路示意圖。 如圖所示，8 10_ 1等閂鎖區塊包含——般字元線閂鎖 810_1B及一預定字元線閂鎖810_1A，其中前者810_1B接 收經解碼列位址訊號/WL0_D，並因應一內部控制訊號INT 及標籤區塊740輸出之實際胞區塊位址產生一字元線致動 訊號/ WL0_BL0。此外，預定字元線閂鎖810_1 A接收經解 碼列位址訊號/WL0_D，並因應一字而元選擇訊號SEL輸出 成爲內部控制訊號INT。 更詳而言之，該預定字元線閂鎖8 1 0_ 1 A包含一第一 NMOS電晶體MN1及第一與第二反相器II及12,其中前者 MN1爲該字元選擇訊號SEL所控制，後者II及12則以環 狀相接，用以閂鎖該前者MN 1之一輸出訊號。 此外，一般字元線閂鎖8 10—1 B還包含一第二NMOS電 晶體MN2及一訊號傳輸區塊8 1丨，其中第二NM 0 S電晶體 Μ N 2有一閘極、一汲極及一源極，該閘極用以接收一胞區 塊致動訊號/C〇MPOK_BLO，而汲極及源極則接耦至至該經 解碼列位址訊號/WL0_D。 再者，訊號傳輸區塊811包含第一及第二PM0S電晶體 MP1與MP2、第三至第五NMOS電晶體MN3與MN5及第三 1252492 與第四反相器13及14，其中第一及第二PMOS電晶體MP1 及MP2皆具有一閘極、一汲極及一源極，該源極耦接至一 供應電壓VPP ;該第一 PMOS電晶體MP1之閘極耦接至該 第二PMOS電晶體MP2之汲極，而該第二PMOS電晶體MP2 之閘極則耦接至該第一 PMOS電晶體MP1之汲極；第三 NM〇S電晶體MN3之閘極接收內部控制訊號之外，其汲極 則耦接至該第一 PMOS電晶體MP1之汲極。 第四NM〇S電晶體MN4之閘極接收一預定字元線以致動 訊號EX_BL0，其源極則耦接至一地電壓VSS。此外，第五 NM〇S電晶體MN5之閘極用以接收一重置訊號R_BL0，其 源極則耦接至地電壓VSS;第三至第四反相器13及14以環 狀相接方式連接，用以保持字元線致動訊號/WL0_BL0之邏 輯狀態。 第1 1圖爲說明第8圖中半導體記憶體裝置之解碼動作 的流程圖，以下並將配合第8圖至第1 1圖之圖式說明詳述 半導體記憶體裝置之操作方式。 如上所述，本發明之半導體記憶體裝置除第一至第八單 元胞區塊等外還包含一外加單元胞區塊，如第九單元胞區 塊；其中，每一單元胞區塊皆對應該經輸入邏輯胞區塊位 址，標籤區塊740用以轉換該經輸入之邏輯胞區塊位址成 實際胞區塊位址，並用以因應該實際胞區塊位址而致動一 單元胞區塊。接著，受致動之單元胞區塊因應一主動命令 而執行資料存取動作。 半導體記憶體裝置之操作將繼續以更詳細的方式說明 如下。 -15- 1252492 若一命令輸入以進行一資料存取動作，則列解碼區塊 7 00對一經輸入之列位址進行解碼。之後，列解碼區塊7 〇〇 輸出一邏輯胞區塊位址及一經解碼列位址訊號至標籤區塊 7 40及經解碼位址閂鎖區塊800。 接著，標籤區塊740轉換該邏輯胞區塊位址成一實際胞 區塊位址，並係依邏輯胞區塊位址及經解碼列位址訊號爲 之，藉以輸出實際胞區塊位址至經解碼位址閂鎖區塊800。 另一方面，經解碼之位址閂鎖區塊800包含第一至第九 經解碼位址閂鎖區塊8 1 0至8 90，且每一經解碼位址閂鎖區 塊皆用以對列解碼區塊7 00輸出之經解碼列位址訊號加以 閂鎖。此外，第一至第九經解碼位址閂鎖區塊810至890 之每一者皆有第一至第256閂鎖區塊（即256個位址），其與 第一至第九單元胞區塊之每一者的25 6條字元線相對應。 標籤區塊740輸出之實際胞區塊位址致動經解碼位址閂 鎖區塊800中第一至第九經解碼位址閂鎖810至890之一 者。接著，閂鎖於經致動解碼位址閂鎖中的經解碼列位址 訊號被加反相，並成爲字元線致動訊號而輸出至胞區塊 1 0 00。因此，一單元胞區塊之25 6條字元線對應該經致動 解碼位址閂鎖之一者被致動。 如上所述，在一根據本發明的半導體記憶體裝置中，一 列解碼區塊700對經輸入列位址加以解碼，以產生邏輯胞 區塊位址及經解碼列位址訊號。接著，邏輯胞區塊位址由 標籤區塊7 4 0轉換成實際胞區塊位址，經解碼列位址訊號 則閂鎖於經解碼位址閂鎖區塊8 00中第一至第九經解碼位 址閂鎖8 1 0至8 9 0之每一者中。 -16 - 1252492 因此，較諸傳統半導體記憶體裝置中有二解碼區塊以因 應一輸入列位址而致動一字元線而言，本發明之半導體記 憶體裝置因具有一列解碼區塊及一經解碼位址問鎖區塊而 可在不降低高速操作的條件下實施之。

請參閱第11圖，實際胞區塊位址致動第一至第九經解 碼位址閂鎖8 1 0至890之一者。接著，一經致動解碼位址 訊號輸出之字元線致動訊號致動一單元胞區塊中對應經致 動解碼位址閂鎖之一字元線；亦即，第一至第九經解碼位 址閂鎖810至890之每一者對應胞區1000中第一至第九單 元胞區塊之每一者。 此外，第一至第九經解碼位址閂鎖之第一至第25 6個閂 鎖區塊的每一者皆與胞區1 000中第一至第九單元胞區塊之 每一者之256條字元線之每一者相匹配。因此，第一至第 256個閂鎖區塊之每一者可當作控制256條字元線之每一 者的一字元線驅動器。

如上所述，每一經解碼位址閂鎖皆包含25 6個閂鎖區 塊，即第一至第2 5 6閂鎖區塊。此外，每一經解碼位址閂 鎖可有一類似第5圖中標籤表格之結構；亦即，每一解碼 位址閂鎖可包含64個主閂鎖，每一暫存器則具有4個子閂 鎖；此時，暫存器總數爲256(即64(主閂鎖）χ4(子閂鎖））； 亦即，每一經解碼位址閂鎖之結構依列解碼區塊700之輸 出而定。 請參閱第10圖，其中詳述每一閂鎖區塊之動作。 胞區塊致動訊號/COMPOK_BLO依實際胞區塊位址致 動；亦即，若胞區塊致動訊號/C〇MPOK_BLO受致動，則第 -17· 1252492 一至第九單元胞區塊之將被致動之一者得以決定。 若第二 NMOS 電晶體 MN2 因應胞區塊致動訊號 /C〇MP〇K —BLO而導通，貝ij經解碼歹[J位址訊號/WLO一D爲第 一及第二PMOS電晶體MP1及MP2所閂鎖，其中經解碼列 位址訊號/WLO_D受致動爲低邏輯準位狀態。因此，若第二 NMOS電晶體NM2導通，則一低邏輯準位訊號輸入至第三 反相器I 3。接著，第三反相器I 3輸出一經輸入訊號之反相 狀態，即字元線選擇訊號/WLO_BLO受致動爲高邏輯準位狀 態。 另一方面，若字元線選擇訊號SEL在經解碼位址訊號 /WLO_D輸入時輸入，則該預定字元線閂鎖810_1 A中第一 NMOS電晶體MN1導通，且該內部控制訊號INT接著受致 動爲高邏輯準位狀態。 若內部控制訊號INT受致動爲高邏輯準位狀態，則第三 NMOS電晶體MN3導通。此時，若資料存取動作在同於 前次執行存取動作之單元胞區塊中進行，則預定字元線致 動訊號EX_BL0受致動爲高邏輯準位狀態，且第四NM〇S 電晶體NM4接著導通。在本例中，雖然胞區塊致動訊號 /COMPOK_BLO未受致動，但一低邏輯狀態訊號閂鎖於第一 及第二P Μ〇S電晶體Μ P 1及Μ P 2中，且字元線致動訊號 /WL_BL0爲第三反相器13致動爲高邏輯狀態。 此處，字元線選擇訊號SEL及預定字元線致動訊號 EX.BL0用於資料存取動作連續在本發明之半導體記憶體 裝置中一單元胞區塊內連續執行時。更詳而言之，字元線 選擇訊號S EL用以閂鎖每一資料存取動作之一輸入位址； -18- 1252492 在資料存取動作連續執行於一單元胞區填 線致動訊號EX —BLO用以選擇一單元胞區 存前一存取資料的預定字元線。 當資料存取動作連續於一單元胞區塊中 取資料回存於其它單元胞區塊中，即非原 中。因此，由於資料存取動作連續執行於一 故字兀線選擇訊號S E L永遠致動以閂鎖每 之輸入位址。接著，在預定字元線致動訊 時’前一存取資料回存至對應單元胞區塊 中 〇 亦即，爲執行資料存取動作，胞 /C〇MP〇K一BLO受致動，且經解碼歹[J位址| 輸入並被加反相，藉以輸出成爲字 /WLO_BLO ° 此外’爲在資料存取動作在同一單元胞 時回存一前一存取資料，字元線選擇訊號 訊號IN T及預定字元線致動訊號E X _ B L 0 元線致動信號EX_BLO輸出成爲低邏輯準 存取動作在相同單元胞區塊中連續執行時 作便執行於一具有對應一預定字元線之一 區塊中，其中該預定字元線致動訊號ΕΧ_ 具有對應一預定字元線之一字元線的單元 第1 2圖爲本發明之另一實施例中一 8 1 〇_ 1之閂鎖區塊的電路示意圖。 如圖所示，如810_1等之閂鎖區塊包 【之時，預定字元 【塊，其具有一回 執行時，前一存 本之單元胞區塊 •卓兀胞區塊中， 一資料存取動作 號EX—BLO輸入 之一預定字元線 區塊致動訊號 Η號/WLO_D接著 元線致動訊號 區塊中連續執行 SEL，內部控制 被加致動，且字 位狀態。當資料 ，一資料回存動 字元線的單位胞 BLO用以選擇該 胞區塊。 如第一閂鎖區塊 含一第一傳輸閘 1252492 ΤΙ、第五至第八反相器15至18、第三至第五PMOS電晶體 MP3至MP5及一第六NMOS電晶體MN6。 第一傳輸閘T 1因應字元線選擇訊號S EL而傳送經解碼列 位址訊號/WL0_D;第五反相器15用以對該經解碼列位址訊 號/WL0_D反相；第六反相器16與第五反相器15以環狀相 接，用以閂鎖經解碼列位址訊號/WL0_D ;第五PMOS電晶 體MP5之閘極用以接收預定字元線致動訊號EX_BL0，其 源極及汲極則接收第五反相器15之一輸出訊號。 此外，第三PM〇S電晶體MP3之閘極用以接收經解碼列 位址訊號/WL0_D，其源極則耦接至一供應電壓VPP ;第四 PMOS電晶體MP4之閘極用以接收胞區塊致動訊號 /COMPOK —BL0，其源極則親接至第三pm〇S電晶體MP3之 汲極；第六NMOS電晶體MN6之閘極用以接收重置訊號 R_BL而其源極耦接至地。 第七反相器17耦接至第五pm〇S電晶體MP5之源極與 汲極；第六NMOS電晶體MN6之汲極及第四PMOS電晶體 MP4之汲極用以產生字元致動訊號/WL〇_BL〇 ;第八反相器 18與第七反相器17以環狀相接，用以閂鎖字元線致動訊號 /WL0_BL0。 第1 2圖中Η鎖區塊8丨〇-丨的動作非常近於第1 〇圖中閂 鎖區塊的動作，然前者不需要內部控制訊號ΙΝ Τ。 因此，爲進行高速資料存取而具有單一列解碼器組成之 標籤區塊之半導體記憶體裝置的尺寸較小，其資料存取動 作的控制亦得簡化。 本申請案包含2003年12月29日提申之韓國申請案 1252492 2003-98502內相關之標的（subjectmatter)，該申請案之所有 內容引入本案中作爲本案之參考內容。 本發明已以數特定實施例描述於上，熟習該項技術者得 在不脫離本發明精神及範圍的條件下加以改變或修改，本 發明之精神及範圍定義如後附之申請專利範圍中。 【圖式簡單說明】 在詳閱過下述較佳實施例配合圖式之說明後，本發明之 上述及其它目的與特徵將變得更爲凸顯易懂。 第1圖所示爲一傳統半導體記憶體裝置中一區塊之方塊 圖； 第2圖爲第1圖中一標籤區塊之方塊範例圖； 第3圖爲第1圖中一預定胞區塊表格之方塊範例圖； 第4圖爲第1圖中記憶體裝置之操作時序圖； 第5圖爲第2圖中一標籤表格之方塊圖； 第6圖爲第1圖中標籤區塊30之方塊圖； 第7圖爲第6圖中半導體記憶體裝置之解碼動作流程 圖； 第8圖爲本發明之半導體記憶體裝置的方塊圖； 第9圖爲第8圖中經解碼位址閂鎖之方塊圖； 第1 0圖爲第9圖中經閂鎖區塊之電路示意圖； 第1 1圖爲第8圖中半導體記憶體裝置之解碼動作流程 圖；以及 第12圖爲本發明之另一實施例中如示於第9圖中的第一 閂鎖區塊8 1 0 _ 1之閂鎖區塊的電路示意圖。 【主要元件符號說明】 -21- 1252492

10、1000···胞區 20…預定胞區塊表格 30…標籤區塊 4 0··.控制區塊 70…資料閂鎖區塊 1 1 0 -1 9 0…單元胞區塊 210A-210L···單元標籤表格 47 0、660…列解碼區塊 620…標籤記憶體列解碼區塊 622···標籤記憶體解碼器 624…第二標籤記億體解碼器 640、740…標籤記憶體區塊 662···第一列解碼器 664···第二列解碼器 7 00···歹丨J解碼區塊 8 00···經解碼位址閂鎖區塊

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Claims (1)

1252492 十、申請專利範圍： 1 · 一種半導體記憶體裝置，其包含： 一列解碼區塊，用以解碼一經輸入位址，以產生一邏輯 單兀胞區塊位址及一經解碼字元線位址； 一標籤區塊，用以轉換該邏輯單元胞區塊位址成一實際 單元胞區塊位址； 一經解碼位址閂鎖區塊，用以閂鎖該經解碼字元線位 址’以因應該實際單元胞區塊而輸出該經解碼字元線位 址成一字元線致動訊號；及 一胞區，用以因應該字元線致動訊號而輸出該胞區中 儲存的一資料。 2. 如申請專利範圍第1項所述之半導體記億體裝置，其中 該胞區包含N+1個單元胞區塊，該等單元胞區塊之每一 者包含Μ條字元線，且其中該經輸入列位址用以存取N 個單元胞區塊中的資料，而該等單元胞區塊之每一者皆 包含Μ條字元線。 3. 如申請專利範圍第2項所述之半導體記憶體裝置，其中 輸入至該標籤區塊之該邏輯單元胞區塊位址對應於Ν個 單元胞區塊，且其中自該標籤區塊輸出之該實際單元胞 區塊位址對應Ν + 1個單元胞區塊。 4. 如申請專利範圍第3項所述之半導體記憶體裝置，其中 該經解碼位址閂鎖區塊包含Ν+ 1個經解碼位址閂鎖。 5 .如申請專利範圍第4項所述之半導體記憶體裝置，其中 對應於Μ條字元線之每一者之該經解碼位址具有Μ個Η 鎖區塊。 -23- 1252492 6.如申請專利範圍第5項所述之半導體記憶體裝置，其中 該閂鎖區塊包含： 一一般字元線閂鎖’用以接收該經解碼字元線位址， 並因應一內部控制訊號而產生該字元線致動訊號；及 一預定字元線閂鎖，用以接收經解碼字元線位址，以 因應一字元線選擇訊號從而輸出成爲內部控制信號及因 應該標籤區塊輸出之該內部控制信號與該實際胞區塊位 址而產生該一字元線致動信號。 7 ·如申請專利範圍第6項所述之半導體記憶體裝置，其中 該一般字元線閂鎖包含： 一第一 NMOS電晶體，用以因應該字元線選擇訊號而 傳輸該經解碼字元線位址； 一第一反相器，用以接收該經解碼字元線位址，並用 以輸出該經解碼字元線位址之一反相訊號成爲該內部控 制訊號；及 一第二反相器，以環狀相接之方式接至第一反相器， 用以閂鎖該第一 NMOS電晶體之一輸出訊號。 8 ·如申請專利範圍第6項所述之半導體記憶體裝置，其中 該預定字元線閂鎖包含： 一第二NMOS電晶體，具有一閘極、一汲極及一源極， 其中該閘極用以接收一胞區塊致動訊號，該源極/汲極則 轉接至該經解碼字元線位址； 第~及第二PMOS電晶體，該等電晶體之每一者皆具有 一閘極’一汲極及一源極，其中該源極耦接至一供應電 壓vpp ’該第一 PMOS電晶體之閘極耦接至第二PMOS電 1252492 晶體之汲極，該第二PM 0 S電晶體之閘極則耦接至該第一 PMOS電晶體之汲極； 一第三N Μ 0 S電晶體，具有一閘極、一汲極及一源極， 其中該閘極用以接收該內部控制訊號ΙΝΤ，該汲極則耦接 至該第一 PMOS電晶體之汲極； 一第四NMOS電晶體，具有一閘極、一汲極及一源極， 其中該閘極用以接收一預定字元線致動訊號，而該源極 耦接至地； 一第五NMOS電晶體，具有一鬧極、一汲極及一源極， 其中該閘極用以接收一重置訊號，而該源極耦接至地 VSS ；及 第三至第四反相器，互相呈環狀相接，以輸出該經解 碼字元線位址之反相訊號成爲該字元線致動訊號，並保 持該字元線致動訊號之邏輯狀態。 9.如申請專利範圍第5項所述之半導體記憶體裝置，其中 該等閂鎖區塊包含ζ 一第一傳輸閘，用以因應一字元線選擇訊號傳送該經 解碼字元線位址； 一第五反相器，用以反相該經解碼字元線位址； 一第六反相器，與該第五反相器以環狀相接，用以閂 鎖該經解碼字元線位址； 一第五PMOS電晶體，具有一閘極、一源極及一汲極， 其中該閘極用以接收一預定字元線致動訊號，而該源極/ 汲極用以接收該第五反相器之一輸出訊號； 一第二PMOS電晶體，具有一聞極、一源極及一汲極， 1252492 其中該閘極用以接收該經解碼字元線位址，而該源極耦 接至一供應電壓； 一第四PMOS電晶體MP4具有一閘極、一源極及一汲 極’其中該鬧極用以接收該胞區塊致動訊號，而該源極 耦接至該第三PMOS電晶體之一汲極； 一第五PMOS電晶體，具有一閘極 '一源極及一汲極， 其中該閘極用以接收該預定字元線致動訊號，而該源極/ 汲極係用於接收來自該第5反相器的該輸出信號； 一第六NMOS電晶體，具有一閘極、一源極及一汲極， 其中該閘極用以接收一重置訊號，而該源極耦接至地； 一第七反相器，耦接至該第五PMOS電晶體之源極/汲 極，該第六NMOS電晶體之汲極及該第四pm〇S電晶體 之汲極，以產生該字元線致動訊號；及 一第八反相器，與該第七反相器呈環狀相接，以閂鎖該 字元線致動訊號。 1 〇 ·如申請專利範圍第4項所述之半導體記憶體裝置，其中 對應Μ條字元線之每一者之該經解碼位址閂鎖具有p 個主閂鎖區塊，且每一主閂鎖區塊皆有Q個子閂鎖區 塊，其中M = PxQ。 -26-