JP3386687B2 - メモリ装置 - Google Patents
メモリ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置に係り、
特にタグＲＡＭとデータＲＡＭとを有する構成のキャッ
シュメモリにおいて、効率的にメモリセルの選択を行う
ようにした構造に特徴をもたせたメモリ装置に関する。
特にタグＲＡＭとデータＲＡＭとを有する構成のキャッ
シュメモリにおいて、効率的にメモリセルの選択を行う
ようにした構造に特徴をもたせたメモリ装置に関する。
【０００２】
【従来の技術】従来から、例えば、特開平５−２４８０
号公報に示されるようなタグ系と、データ系を有するメ
モリ構造が知られている。同公開公報には、デユアルポ
ート構造のキャッシュメモリのアドレス制御において、
タグ系とデータ系で、それぞれ個別にラッチ回路とアド
レスデコーダを備え、タグメモリとデータメモリでデユ
アルポートＲＡＭを形成した構造が開示されている。
号公報に示されるようなタグ系と、データ系を有するメ
モリ構造が知られている。同公開公報には、デユアルポ
ート構造のキャッシュメモリのアドレス制御において、
タグ系とデータ系で、それぞれ個別にラッチ回路とアド
レスデコーダを備え、タグメモリとデータメモリでデユ
アルポートＲＡＭを形成した構造が開示されている。
【０００３】このような構造によれば、ＣＰＵからの制
御信号を受けるラッチの後段にデータ系のメモリアレイ
をアクセスするデコーダを配置し、ＣＰＵからの論理ア
ドレスを物理アドレスに変換するアドレス変換手段から
のアドレスを受け取るラッチの後段にタグ系のメモリア
レイをアクセスするデコーダを配置し、タグ系とデータ
系に異なるアドレスをラッチして、タグ系のメモリとデ
ータ系のメモリを別々にアクセスすることを可能にして
いる。
御信号を受けるラッチの後段にデータ系のメモリアレイ
をアクセスするデコーダを配置し、ＣＰＵからの論理ア
ドレスを物理アドレスに変換するアドレス変換手段から
のアドレスを受け取るラッチの後段にタグ系のメモリア
レイをアクセスするデコーダを配置し、タグ系とデータ
系に異なるアドレスをラッチして、タグ系のメモリとデ
ータ系のメモリを別々にアクセスすることを可能にして
いる。
【０００４】このため、タグ系、データ系を個別にアク
セスできるので、メモリを操作する命令が連続するよう
な場合でも、ペナルティの発生を抑制でき、動作速度を
向上できるという特長がある。しかし、ラッチ系の後ろ
に別々にデコーダが配置されるため、構造が複雑になる
という問題点がある。
セスできるので、メモリを操作する命令が連続するよう
な場合でも、ペナルティの発生を抑制でき、動作速度を
向上できるという特長がある。しかし、ラッチ系の後ろ
に別々にデコーダが配置されるため、構造が複雑になる
という問題点がある。
【０００５】これに対して、図２に示すように、メイン
ロウデコーダ１から見て、タグアレイ６とデータアレイ
７をシリーズに配置したセルアレイ８の構造を持つキャ
ッシュメモリが知られている。このようなセルアレイの
構造に対しては、従来は、図３のブロック図に示すよう
なメモリ装置がその制御のために適用されてきた。
ロウデコーダ１から見て、タグアレイ６とデータアレイ
７をシリーズに配置したセルアレイ８の構造を持つキャ
ッシュメモリが知られている。このようなセルアレイの
構造に対しては、従来は、図３のブロック図に示すよう
なメモリ装置がその制御のために適用されてきた。
【０００６】図３において示すように、図示しない制御
系からセットアドレスＳＡを与えられているメインロウ
デコーダ１からの信号は、メインワードライン２を通じ
てタグアレイ６に与えられる。タグアレイ６にはローカ
ルワードライン選択線４を通じてセクションセレクト信
号が与えられている。つまり、この選択線４とメインワ
ード線２とにより、ノアゲートＮＯＲが選択され、この
ノアゲートＮＯＲに接続されたセルＣ，Ｃ，…が選択さ
れる。
系からセットアドレスＳＡを与えられているメインロウ
デコーダ１からの信号は、メインワードライン２を通じ
てタグアレイ６に与えられる。タグアレイ６にはローカ
ルワードライン選択線４を通じてセクションセレクト信
号が与えられている。つまり、この選択線４とメインワ
ード線２とにより、ノアゲートＮＯＲが選択され、この
ノアゲートＮＯＲに接続されたセルＣ，Ｃ，…が選択さ
れる。
【０００７】一方、メインワードライン２の信号は、ト
ランスファースイッチ回路９を通じてメインワードライ
ン３に接続されており、データアレイ７をアクセスする
ようになっている。なお、メインワードライン３にはラ
ッチ回路１１が接続されており、トランスファースイッ
チ回路９が閉じていても信号を保持するように構成され
る。データアレイ７にはローカルワードライン選択線５
を通じてセクションセレクト信号が与えられている。つ
まり、この選択線５とメインワード線３とによりノアゲ
ートＮＯＲが選択され、このノアゲートＮＯＲに接続さ
れたセルＣ，Ｃ，…が選択される。
ランスファースイッチ回路９を通じてメインワードライ
ン３に接続されており、データアレイ７をアクセスする
ようになっている。なお、メインワードライン３にはラ
ッチ回路１１が接続されており、トランスファースイッ
チ回路９が閉じていても信号を保持するように構成され
る。データアレイ７にはローカルワードライン選択線５
を通じてセクションセレクト信号が与えられている。つ
まり、この選択線５とメインワード線３とによりノアゲ
ートＮＯＲが選択され、このノアゲートＮＯＲに接続さ
れたセルＣ，Ｃ，…が選択される。
【０００８】以上のようなメモリ装置は、部分連想法で
のキャッシュメモリを構成しており、セットアドレスの
入力信号に対して、メインロウデコーダ１から出力され
る同一の信号を、メインワードライン２からトランスフ
ァースイッチ回路９を通じてメインワードライン３に導
くことにより、タグアレイ６とデータアレイ７を選択す
る融合型として知られている。
のキャッシュメモリを構成しており、セットアドレスの
入力信号に対して、メインロウデコーダ１から出力され
る同一の信号を、メインワードライン２からトランスフ
ァースイッチ回路９を通じてメインワードライン３に導
くことにより、タグアレイ６とデータアレイ７を選択す
る融合型として知られている。
【０００９】以上のような構成においては、メインロウ
デコーダ１からのメインワードライン２に対して直列に
メインワードライン３が接続され、タグアレイ６とデー
タアレイ７がこれに対応して直列にレイアウトされるた
め、メインワードライン２、３のタグアレイ６、データ
アレイ７の境界にトランスファースイッチ回路９を組み
込み、更にトランスファースイッチ回路９のデータアレ
イ７側にラッチ回路１１を設けることにより、タグアレ
イ６とデータアレイ７を分離独立させている。以上のよ
うな構成によれば、トランスファースイッチ回路９をオ
フにして、メインワードライン３の状態をラッチ回路１
１にラッチして、メインロウデコーダ１から見た場合の
データアレイ７を非選択状態にして、メインロウデコー
ダ１からメインワードライン２を通じてタグアレイ６だ
けを選択することができるようになる。
デコーダ１からのメインワードライン２に対して直列に
メインワードライン３が接続され、タグアレイ６とデー
タアレイ７がこれに対応して直列にレイアウトされるた
め、メインワードライン２、３のタグアレイ６、データ
アレイ７の境界にトランスファースイッチ回路９を組み
込み、更にトランスファースイッチ回路９のデータアレ
イ７側にラッチ回路１１を設けることにより、タグアレ
イ６とデータアレイ７を分離独立させている。以上のよ
うな構成によれば、トランスファースイッチ回路９をオ
フにして、メインワードライン３の状態をラッチ回路１
１にラッチして、メインロウデコーダ１から見た場合の
データアレイ７を非選択状態にして、メインロウデコー
ダ１からメインワードライン２を通じてタグアレイ６だ
けを選択することができるようになる。
【００１０】以上述べたような構成において、今、現
在、選択されているメインワードライン２に対して、ト
ランスファースイッチ回路９をオフとして、メインワー
ドライン３の状態をラッチ回路１１にラッチする。
在、選択されているメインワードライン２に対して、ト
ランスファースイッチ回路９をオフとして、メインワー
ドライン３の状態をラッチ回路１１にラッチする。
【００１１】この後、セットアドレスの入力信号が変化
しても、データアレイ７側は直前のデータを保持した状
態を保ち、タグアレイ６は、新しいセットアドレスの入
力信号により選択されたデータとなる。
しても、データアレイ７側は直前のデータを保持した状
態を保ち、タグアレイ６は、新しいセットアドレスの入
力信号により選択されたデータとなる。
【００１２】以上述べたようにして、ひとつのメインロ
ウデコーダ１からのメインワードライン２を、トランス
ファースイッチ回路９を通じてメインワードライン３側
に転送して、ラッチ回路１１にラッチして用いるように
することで、異なるアドレスのタグアレイ６とデータア
レイ７をアクセスすることが可能になる。
ウデコーダ１からのメインワードライン２を、トランス
ファースイッチ回路９を通じてメインワードライン３側
に転送して、ラッチ回路１１にラッチして用いるように
することで、異なるアドレスのタグアレイ６とデータア
レイ７をアクセスすることが可能になる。
【００１３】
【発明が解決しようとする課題】従来のメモリ装置は、
直列に配置されたタグアレイ６とデータアレイ７のアド
レスを別々に設定できるが、それはあくまでもデータア
レイ７のアドレスを保持したままの状態で、タグアレイ
６のアドレスを更新できるに留まっており、同じメイン
ロウデコーダ１からデータアレイ７のアドレスだけを更
新することができず、メモリアクセスの効率を低下させ
てしまうという問題点がある。
直列に配置されたタグアレイ６とデータアレイ７のアド
レスを別々に設定できるが、それはあくまでもデータア
レイ７のアドレスを保持したままの状態で、タグアレイ
６のアドレスを更新できるに留まっており、同じメイン
ロウデコーダ１からデータアレイ７のアドレスだけを更
新することができず、メモリアクセスの効率を低下させ
てしまうという問題点がある。
【００１４】また、メインワードライン２は、メインロ
ウデコーダ１に直結されるため、セットアドレスの変化
時には、メインロウデコーダ１からメインワードライン
２に不用意な信号が乗ったり、高インピーダンス状態に
なる事態も考えられ、メモリアクセスのリスクが完全に
は除去できないという問題点もある。
ウデコーダ１に直結されるため、セットアドレスの変化
時には、メインロウデコーダ１からメインワードライン
２に不用意な信号が乗ったり、高インピーダンス状態に
なる事態も考えられ、メモリアクセスのリスクが完全に
は除去できないという問題点もある。
【００１５】したがって本発明の目的は上記のような従
来技術の問題点を解消し、タグ系とデータ系で、それぞ
れ独立したメインワードラインを配置し、それぞれに独
立にアクセス信号を設定できるようにすることにより、
タグ系とデータ系を個別に、しかも効率的にセル選択で
きるようにした、簡単な構成で、制御性および信頼性に
優れたメモリ装置を提供することにある。
来技術の問題点を解消し、タグ系とデータ系で、それぞ
れ独立したメインワードラインを配置し、それぞれに独
立にアクセス信号を設定できるようにすることにより、
タグ系とデータ系を個別に、しかも効率的にセル選択で
きるようにした、簡単な構成で、制御性および信頼性に
優れたメモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、それぞれラッチ回路によりデータ保持可能とされた
複数のメインワードラインと、前記各メインワードライ
ンに接続される複数のローカルワードラインと、ある前
記メインワードラインに接続される前記各ローカルワー
ドラインに接続される複数のメモリセルからなるタグア
レイ系と、別の前記メインワードラインに接続される前
記各ローカルワードラインに接続される複数のメモリセ
ルからなるデータアレイ系と、前記タグアレイ系又はデ
ータアレイ系に対するセットアドレスに基づいて、アク
セス信号を発生する少なくとも一個のメインロウデコー
ダと、前記メインロウデコーダの出力信号を前記各メイ
ンワードラインに伝送するべく、前記各メインワードラ
イン毎に対応して設けられるトランスファースイッチ手
段と、を備えることを特徴とするメモリ装置を提供する
ものである。さらに、タグ系とデータ系を有するメモリ
装置であって、タグ系用のタグ系メインロウデコーダ
と、データ系用のデータ系メインロウデコーダであっ
て、前記タグ系メインロウデコーダと独立的に動作可能
な、データ系メインロウデコーダと、前記タグ系メイン
ロウデコーダからこれの出力側のタグ系メインワードラ
インへの出力を保持可能なタグ系ラッチ回路と、前記デ
ータ系メインロウデコーダからこれの出力側のデータ系
メインワードラインへの出力を保持可能なデータ系ラッ
チ回路と、を備え、タグ系のアクセス時には直前にアク
セスしたデータ系アドレスを、データ系のアクセス時に
は直前にアクセスしたタグ系のアドレスを、それぞれ次
のアドレス変化まで保持可能としたメモリ装置を提供す
るものである。
に、それぞれラッチ回路によりデータ保持可能とされた
複数のメインワードラインと、前記各メインワードライ
ンに接続される複数のローカルワードラインと、ある前
記メインワードラインに接続される前記各ローカルワー
ドラインに接続される複数のメモリセルからなるタグア
レイ系と、別の前記メインワードラインに接続される前
記各ローカルワードラインに接続される複数のメモリセ
ルからなるデータアレイ系と、前記タグアレイ系又はデ
ータアレイ系に対するセットアドレスに基づいて、アク
セス信号を発生する少なくとも一個のメインロウデコー
ダと、前記メインロウデコーダの出力信号を前記各メイ
ンワードラインに伝送するべく、前記各メインワードラ
イン毎に対応して設けられるトランスファースイッチ手
段と、を備えることを特徴とするメモリ装置を提供する
ものである。さらに、タグ系とデータ系を有するメモリ
装置であって、タグ系用のタグ系メインロウデコーダ
と、データ系用のデータ系メインロウデコーダであっ
て、前記タグ系メインロウデコーダと独立的に動作可能
な、データ系メインロウデコーダと、前記タグ系メイン
ロウデコーダからこれの出力側のタグ系メインワードラ
インへの出力を保持可能なタグ系ラッチ回路と、前記デ
ータ系メインロウデコーダからこれの出力側のデータ系
メインワードラインへの出力を保持可能なデータ系ラッ
チ回路と、を備え、タグ系のアクセス時には直前にアク
セスしたデータ系アドレスを、データ系のアクセス時に
は直前にアクセスしたタグ系のアドレスを、それぞれ次
のアドレス変化まで保持可能としたメモリ装置を提供す
るものである。
【００１７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。
明の実施の形態を説明する。
【００１８】図１は、本発明の実施例のメモリ装置のブ
ロック図である。メインロウデコーダ１Ｄからはトラン
スファースイッチ回路１０Ｄを通じてメインワードライ
ン１３Ｄが導出され、データセル部ＤＣＰのデータアレ
イ７をアクセスするようになっている。メインロウデコ
ーダ１Ｄはもっぱらデータアレイ７のアクセスのために
用いられる。また、メインワードライン１３Ｄにはラッ
チ回路１２Ｄが設けられ、トランスファースイッチ回路
１０Ｄがオフの場合に、メインワードライン１３Ｄの状
態を保持するように構成される。
ロック図である。メインロウデコーダ１Ｄからはトラン
スファースイッチ回路１０Ｄを通じてメインワードライ
ン１３Ｄが導出され、データセル部ＤＣＰのデータアレ
イ７をアクセスするようになっている。メインロウデコ
ーダ１Ｄはもっぱらデータアレイ７のアクセスのために
用いられる。また、メインワードライン１３Ｄにはラッ
チ回路１２Ｄが設けられ、トランスファースイッチ回路
１０Ｄがオフの場合に、メインワードライン１３Ｄの状
態を保持するように構成される。
【００１９】また、メインロウデコーダ１Ｔからはトラ
ンスファースイッチ回路１０Ｔを通じてメインワードラ
イン１３Ｔが導出され、タグセル部ＴＣＰのタグアレイ
６をアクセスするようになっている。メインロウデコー
ダ１Ｔはもっぱらタグアレイ６のアクセスのために用い
られる。また、メインワードライン１３Ｔにはラッチ回
路１２Ｔが設けられ、トランスファースイッチ回路１０
Ｄがオフの場合に、メインワードライン１３Ｔの状態を
保持するように構成される。
ンスファースイッチ回路１０Ｔを通じてメインワードラ
イン１３Ｔが導出され、タグセル部ＴＣＰのタグアレイ
６をアクセスするようになっている。メインロウデコー
ダ１Ｔはもっぱらタグアレイ６のアクセスのために用い
られる。また、メインワードライン１３Ｔにはラッチ回
路１２Ｔが設けられ、トランスファースイッチ回路１０
Ｄがオフの場合に、メインワードライン１３Ｔの状態を
保持するように構成される。
【００２０】図中、１４Ｄ，１４Ｔはローカルワード線
であり、Ｃはそれに接続されたセルである。
であり、Ｃはそれに接続されたセルである。
【００２１】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００２２】今、データアレイ７に対応したセットアド
レスをメインロウデコーダ１Ｄに与えると、セットアド
レスがデコードされる。メインロウデコーダ１Ｄでデコ
ードされた信号は、トランスファースイッチ回路１０Ｄ
をオンにすることによりメインワードライン１３Ｄに伝
達される。その結果、データアレイ７がアクセスされ
る。
レスをメインロウデコーダ１Ｄに与えると、セットアド
レスがデコードされる。メインロウデコーダ１Ｄでデコ
ードされた信号は、トランスファースイッチ回路１０Ｄ
をオンにすることによりメインワードライン１３Ｄに伝
達される。その結果、データアレイ７がアクセスされ
る。
【００２３】なお、データアレイ７側では、一本のメイ
ンワードライン１３Ｄ毎に４本のローカルワードライン
選択線５が動作対象となり、セクションセレクト信号に
よって１本のローカルワードライン選択線５が選択され
る。
ンワードライン１３Ｄ毎に４本のローカルワードライン
選択線５が動作対象となり、セクションセレクト信号に
よって１本のローカルワードライン選択線５が選択され
る。
【００２４】然る後に、トランスファースイッチ回路１
０Ｄをオフしても、その信号はラッチ回路１２Ｄにラッ
チされるので、データアレイ７の選択状態は変化しな
い。この間に、セットアドレスが変化しても、データア
レイ７は状態を保持する。
０Ｄをオフしても、その信号はラッチ回路１２Ｄにラッ
チされるので、データアレイ７の選択状態は変化しな
い。この間に、セットアドレスが変化しても、データア
レイ７は状態を保持する。
【００２５】一方、タグアレイ６に対応したセットアド
レスをメインロウデコーダ１Ｔに与えると、セットアド
レスがデコードされる。メインロウデコーダ１Ｔでデコ
ードされた信号は、トランスファースイッチ回路１０Ｔ
をオンにすることによりメインワードライン１３Ｔに伝
達される。その結果、タグアレイ６がアクセスされるこ
とになる。
レスをメインロウデコーダ１Ｔに与えると、セットアド
レスがデコードされる。メインロウデコーダ１Ｔでデコ
ードされた信号は、トランスファースイッチ回路１０Ｔ
をオンにすることによりメインワードライン１３Ｔに伝
達される。その結果、タグアレイ６がアクセスされるこ
とになる。
【００２６】なお、タグアレイ６側では、一本のメイン
ワードライン１３Ｔ毎に４本のローカルワードライン選
択線４が選択対象となり、セクションセレクト信号によ
って１本のローカルワードライン選択線４が選択され
る。
ワードライン１３Ｔ毎に４本のローカルワードライン選
択線４が選択対象となり、セクションセレクト信号によ
って１本のローカルワードライン選択線４が選択され
る。
【００２７】然る後に、トランスファースイッチ回路１
０Ｔをオフしても、その信号はラッチ回路１２Ｔにラッ
チされるので、タグアレイ６の選択状態は変化しない。
この間に、セットアドレスが変化しても、タグアレイ６
は状態を保持する。
０Ｔをオフしても、その信号はラッチ回路１２Ｔにラッ
チされるので、タグアレイ６の選択状態は変化しない。
この間に、セットアドレスが変化しても、タグアレイ６
は状態を保持する。
【００２８】したがって、タグアレイ６、データアレイ
７の片方は現在選択されているセルを継続して選択した
状態にしたまま、他方を次のセットアドレスの入力信号
によってセル選択する場合でも、他方に対応するトラン
スファースイッチ回路１０Ｄまたは１０Ｔを開いて、メ
インワードライン１３Ｄまたは１３Ｔの状態を変化させ
ることにより他方の状態を変化させることができる。
７の片方は現在選択されているセルを継続して選択した
状態にしたまま、他方を次のセットアドレスの入力信号
によってセル選択する場合でも、他方に対応するトラン
スファースイッチ回路１０Ｄまたは１０Ｔを開いて、メ
インワードライン１３Ｄまたは１３Ｔの状態を変化させ
ることにより他方の状態を変化させることができる。
【００２９】つまり、メインロウデコーダ１Ｄ、１Ｔに
与えられるセットアドレスの信号入力に対して、トラン
スファースイッチ回路１０Ｄ、１０Ｔのオンのタイミン
グを制御するだけで、セットアドレスに対応したデコー
ド信号を任意にメインワードライン１３Ｄ、１３Ｔに導
くことが可能となり、タグアレイ６、データアレイ７に
任意に選択的にアクセス信号を与えることができる。ま
た、アクセス信号は、ラッチ回路１２Ｄ、１２Ｔにより
保持できるので、タグアレイ６、データアレイ７共に、
一度アクセスされると、次にトランスファースイッチ回
路１０Ｄ、１０Ｔがオンして、新たなアクセス信号の入
力があるまで、現在の状態を保持できる。一方、アクセ
ス信号の更新も、セットアドレスの信号入力のセット状
態が確定してから、トランスファースイッチ回路１０
Ｄ、１０Ｔをオンしてメインワードライン１３Ｄ、１３
Ｔに導入できるので、メモリアクセスに伴う誤動作を未
然に防止することができる。
与えられるセットアドレスの信号入力に対して、トラン
スファースイッチ回路１０Ｄ、１０Ｔのオンのタイミン
グを制御するだけで、セットアドレスに対応したデコー
ド信号を任意にメインワードライン１３Ｄ、１３Ｔに導
くことが可能となり、タグアレイ６、データアレイ７に
任意に選択的にアクセス信号を与えることができる。ま
た、アクセス信号は、ラッチ回路１２Ｄ、１２Ｔにより
保持できるので、タグアレイ６、データアレイ７共に、
一度アクセスされると、次にトランスファースイッチ回
路１０Ｄ、１０Ｔがオンして、新たなアクセス信号の入
力があるまで、現在の状態を保持できる。一方、アクセ
ス信号の更新も、セットアドレスの信号入力のセット状
態が確定してから、トランスファースイッチ回路１０
Ｄ、１０Ｔをオンしてメインワードライン１３Ｄ、１３
Ｔに導入できるので、メモリアクセスに伴う誤動作を未
然に防止することができる。
【００３０】なお、上記実施例では、ひとつのメインワ
ードラインに対して、ローカルワードラインが４本の場
合を例示したが、これらの組み合わせは任意に設定でき
るものであることは言うまでもない。
ードラインに対して、ローカルワードラインが４本の場
合を例示したが、これらの組み合わせは任意に設定でき
るものであることは言うまでもない。
【００３１】また、上記実施例では、メモリ系として、
タグアレイ６とデータアレイ７の２系統の場合を例示し
たが、これは更に多くの系統であってもよく、同様の効
果を得ることができる。なお、この場合、メインワード
ライン、ラッチ回路、トランスファースイッチ回路など
は、メモリの系統数に応じて配置されることは言うまで
もない。
タグアレイ６とデータアレイ７の２系統の場合を例示し
たが、これは更に多くの系統であってもよく、同様の効
果を得ることができる。なお、この場合、メインワード
ライン、ラッチ回路、トランスファースイッチ回路など
は、メモリの系統数に応じて配置されることは言うまで
もない。
【００３２】
【発明の効果】以上述べたように、本発明のメモリ装置
は、タグアレイ系に設けたメインワードラインと、デー
タアレイ系に設けたメインワードラインを、トランスフ
ァースイッチ回路により分離し、それぞれのメインワー
ドラインの状態を、それぞれに設けたラッチ回路により
保持可能に構成したので、極めて簡単な構成において、
タグアレイ系とデータアレイ系を個別に任意に選択して
アクセスでき、また選択、非選択に伴うリスクや誤動作
を低減できる、制御性に優れた、信頼性の高いメモリ装
置を実現できる効果がある。
は、タグアレイ系に設けたメインワードラインと、デー
タアレイ系に設けたメインワードラインを、トランスフ
ァースイッチ回路により分離し、それぞれのメインワー
ドラインの状態を、それぞれに設けたラッチ回路により
保持可能に構成したので、極めて簡単な構成において、
タグアレイ系とデータアレイ系を個別に任意に選択して
アクセスでき、また選択、非選択に伴うリスクや誤動作
を低減できる、制御性に優れた、信頼性の高いメモリ装
置を実現できる効果がある。
【図１】本発明の実施例のメモリ装置の構成図である。
【図２】メモリ装置のブロック図である。
【図３】従来のタグ系とデータ系をシリーズ接続したセ
ルアレイの構成図である。
ルアレイの構成図である。
１、１Ｄ、１Ｔ メインロウデコーダ
２、３、１３Ｄ、１３Ｔ メインワードライン
４、５ ローカルワードライン選択線
６ タグアレイ
７ データアレイ
８ セルアレイ
９、１０Ｄ、１０Ｔ トランスファースイッチ回路
１１、１２Ｄ、１２Ｔ ラッチ回路
１４Ｔ，１４Ｄ ローカルワードライン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 野 沢 安 満
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会
社内
(56)参考文献 特開 平２−14492（ＪＰ，Ａ)
特開 平５−2480（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41 - 11/419
Claims (9)
- 【請求項１】それぞれラッチ回路によりデータ保持可能
とされた複数のメインワードラインと、 前記各メインワードラインに接続される複数のローカル
ワードラインと、ある前記メインワードラインに接続される 前記各ローカ
ルワードラインに接続される複数のメモリセルからなる
タグアレイ系と、別の前記メインワードラインに接続される前記各ローカ
ルワードラインに接続される複数のメモリセルからなる
データアレイ系と、 前記タグアレイ系又は前記データアレイ系 に対するセッ
トアドレスに基づいて、アクセス信号を発生する少なく
とも一個のメインロウデコーダと、 前記メインロウデコーダの出力信号を前記各メインワー
ドラインに伝送するべく、前記各メインワードライン毎
に対応して設けられるトランスファースイッチ手段と、 を備えることを特徴とするメモリ装置。 - 【請求項２】前記メインロウデコーダが前記メインワー
ドライン毎に対応して設けられる、請求項１のメモリ装
置。 - 【請求項３】前記タグアレイ系のメインロウデコーダ
と、前記データアレイ系のメインロウデコーダを備え
る、請求項１又は２のメモリ装置。 - 【請求項４】前記各タグアレイ系及び前記各データアレ
イ系は、それぞれ、少なくとも１本のローカルワードラ
インによりセクションセレクトされる、請求項１乃至３
の１つのメモリ装置。 - 【請求項５】タグ系とデータ系を有するメモリ装置であ
って、 タグ系用のタグ系メインロウデコーダと、 データ系用のデータ系メインロウデコーダであって、前
記タグ系メインロウデコーダと独立的に動作可能な、デ
ータ系メインロウデコーダと、 前記タグ系メインロウデコーダからこれの出力側のタグ
系メインワードラインへの出力を保持可能なタグ系ラッ
チ回路と、 前記データ系メインロウデコーダからこれの出力側のデ
ータ系メインワードラインへの出力を保持可能なデータ
系ラッチ回路と、 を備え、 タグ系のアクセス時には直前にアクセスしたデータ系ア
ドレスを、データ系のアクセス時には直前にアクセスし
たタグ系のアドレスを、それぞれ次のアドレス変化まで
保持可能としたメモリ装置。 - 【請求項６】前記タグ系メインワードラインは、このワ
ードラインをオン、オフするタグ系スイッチ回路と、 このタグ系スイッチ回路の後段側にアドレス保持用の前
記タグ系ラッチ回路とを有し、 前記データ系メインワードラインは、このワードライン
をオン、オフするデータ系スイッチ回路と、 このデータ系スイッチ回路の後段側にアドレス保持用の
前記データ系ラッチ回路とを有する、 請求項５のメモリ装置。 - 【請求項７】前記タグ系スイッチ回路及び前記データ系
スイッチ回路は、それぞれタグ系イネーブル信号によっ
て及びデータ系イネーブル信号によって、互いに独立的
にコントロールされる請求項５又は６のメモリ装置。 - 【請求項８】前記タグ系及びデータ系のメインロウデコ
ーダは交互に配置され、これらのメインロウデコーダの
出力と専用の選択信号の論理によってタグ系及びデータ
系のそれぞれのメモリセルが選択可能にされる、請求項
５乃至７の１つのメモリ装置。 - 【請求項９】前記タグ系及び前記データ系は、それぞれ
固有のアドレス系回路を有し、 前記タグ系及びデータ系が共に同一チップ上に形成され
た請求項５乃至８の１つのメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10768197A JP3386687B2 (ja) | 1997-04-24 | 1997-04-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10768197A JP3386687B2 (ja) | 1997-04-24 | 1997-04-24 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10302473A JPH10302473A (ja) | 1998-11-13 |
| JP3386687B2 true JP3386687B2 (ja) | 2003-03-17 |
Family
ID=14465283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10768197A Expired - Fee Related JP3386687B2 (ja) | 1997-04-24 | 1997-04-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3386687B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582357B1 (ko) | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 |
-
1997
- 1997-04-24 JP JP10768197A patent/JP3386687B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10302473A (ja) | 1998-11-13 |
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