JPS62103895A - 半導体メモリおよびその動作方法 - Google Patents
半導体メモリおよびその動作方法Info
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- JPS62103895A JPS62103895A JP61184389A JP18438986A JPS62103895A JP S62103895 A JPS62103895 A JP S62103895A JP 61184389 A JP61184389 A JP 61184389A JP 18438986 A JP18438986 A JP 18438986A JP S62103895 A JPS62103895 A JP S62103895A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
-
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はベージセードまたはスタティックカラム（列）
デコードモードのいずれかでアクセス可能な半導体メ七
りおよびその動作り法に関する。
デコードモードのいずれかでアクセス可能な半導体メ七
りおよびその動作り法に関する。
（従来の技術）
半導体技術の進歩は高密度、高速度の回路をもたらした
。動作速度すなわら応答時間によって情報が記憶位置か
らアクセスされたり、情報がそこに周込まれたりするこ
とが可能な最小時間が決定される。情報がメモリアレイ
においでアクセスでさる速度を決定するいくつかの要因
がある。それは、行ダ１アドレスに対する中間ラッチ、
タイミング信号の発生、バッファ遅延などである。これ
らの要因のうちには設計に依存づるものがあり、たとえ
ば、許されたアクセスの館に所定の数の論理ステップを
必要とする、メモリアレイにアクビスするのに用いられ
るタイミング信号の順序がその例である。応答時間に影
響を与える他の要因には回路そのものに起因するものが
ある。
。動作速度すなわら応答時間によって情報が記憶位置か
らアクセスされたり、情報がそこに周込まれたりするこ
とが可能な最小時間が決定される。情報がメモリアレイ
においでアクセスでさる速度を決定するいくつかの要因
がある。それは、行ダ１アドレスに対する中間ラッチ、
タイミング信号の発生、バッファ遅延などである。これ
らの要因のうちには設計に依存づるものがあり、たとえ
ば、許されたアクセスの館に所定の数の論理ステップを
必要とする、メモリアレイにアクビスするのに用いられ
るタイミング信号の順序がその例である。応答時間に影
響を与える他の要因には回路そのものに起因するものが
ある。
メしリアレイにアクセスする際には、列アドレスおよび
行アドレスを装置に入力し、通常は、それぞれｔｌＪア
ドレスストローブ（ＣＡＳ）および行アドレスストロー
ブ（ＲＡＳ）によって列ラッチおよび行ラップ−にス１
〜ローブされる。通常のメモリにおけるＲＡＳおよびＣ
ＡＳはそのメモリの１位置へのアクセスを可能にする。
行アドレスを装置に入力し、通常は、それぞれｔｌＪア
ドレスストローブ（ＣＡＳ）および行アドレスストロー
ブ（ＲＡＳ）によって列ラッチおよび行ラップ−にス１
〜ローブされる。通常のメモリにおけるＲＡＳおよびＣ
ＡＳはそのメモリの１位置へのアクセスを可能にする。
別の位置のためにはこのサイクルを固＋４の遅延をもっ
て繰返づことが必要である。ある特定の応用に対してア
クセス時間を増大させるためにこれまで用いられたいく
つかの七−ドがある。ひとつの方法は［ベージングＪで
あり、他の方法は［スタティックカラム（列）デコード
１ぐある。ページ〔−ドでは、行アドレスが行アドレス
ラッチにストローブされ、メ七り７レイ内の行を選択す
る。その後、特定のり１ｊにアクセスザるのにアドレス
によって追跡されるＣＡＳを発生りることが必要になる
にすぎない。
て繰返づことが必要である。ある特定の応用に対してア
クセス時間を増大させるためにこれまで用いられたいく
つかの七−ドがある。ひとつの方法は［ベージングＪで
あり、他の方法は［スタティックカラム（列）デコード
１ぐある。ページ〔−ドでは、行アドレスが行アドレス
ラッチにストローブされ、メ七り７レイ内の行を選択す
る。その後、特定のり１ｊにアクセスザるのにアドレス
によって追跡されるＣＡＳを発生りることが必要になる
にすぎない。
別のアドレスによって追跡される連続したＣΔＳ信号は
特定の行の各列が、所定の行においてアクセスされた各
メモリ位置に対づるＲＡＳを発生させなくと６アクセス
されるようにする。これによってＲＡＳの発生とＣＡＳ
の発生の間に要求される遅延が除かれ、これによってア
クレス速度が増大される。
特定の行の各列が、所定の行においてアクセスされた各
メモリ位置に対づるＲＡＳを発生させなくと６アクセス
されるようにする。これによってＲＡＳの発生とＣＡＳ
の発生の間に要求される遅延が除かれ、これによってア
クレス速度が増大される。
スタティックカラム（列）デコード［−ドでは、列アド
レスラッチは備えられない。逆に、列アドレスを列デコ
ーダに送ったまま、１−１７ドレスをラッチする行アド
レスラッチだけが協えられる。ｉテアドレスを行アドレ
スラッチにラッチＪることによって所定の行を選択した
後、列アドレスを非同期的に入力するだけでよい。列ア
ドレスが入力されるとすぐに、列デコーダはそれをデコ
ードし、列線の１つを活性化する。したがっｒ、）１デ
コーダの固自の遅延および各メ［リセルの固自のアクセ
ス詩間だｔ）によって列アドレスの発生と有効データの
遅延が決定される。列アドレスラッチまたはデータを効
宋的にラッチづるのに要求されるタイミング（５号の結
果として生じるｙｔ延はない。
レスラッチは備えられない。逆に、列アドレスを列デコ
ーダに送ったまま、１−１７ドレスをラッチする行アド
レスラッチだけが協えられる。ｉテアドレスを行アドレ
スラッチにラッチＪることによって所定の行を選択した
後、列アドレスを非同期的に入力するだけでよい。列ア
ドレスが入力されるとすぐに、列デコーダはそれをデコ
ードし、列線の１つを活性化する。したがっｒ、）１デ
コーダの固自の遅延および各メ［リセルの固自のアクセ
ス詩間だｔ）によって列アドレスの発生と有効データの
遅延が決定される。列アドレスラッチまたはデータを効
宋的にラッチづるのに要求されるタイミング（５号の結
果として生じるｙｔ延はない。
ページモードを用いるにはＲＡＳ入力とＣＡＳ人力の両
方と内部ラッチが必要であり、他方スタティック列デコ
ードモードを用いる場合はＲＡＳ入力だ【Ｊでよい。し
たがって、両方のモードは現存の回路では両立できるも
のではない。それ故、ページモード装置に対して要求さ
れるビンの数を増大させないで同じ装置上で集積ページ
モードおよびスタティックデコードモードを有するメモ
リが要望される。
方と内部ラッチが必要であり、他方スタティック列デコ
ードモードを用いる場合はＲＡＳ入力だ【Ｊでよい。し
たがって、両方のモードは現存の回路では両立できるも
のではない。それ故、ページモード装置に対して要求さ
れるビンの数を増大させないで同じ装置上で集積ページ
モードおよびスタティックデコードモードを有するメモ
リが要望される。
（発明の概要）
本明細書で開示され、特許請求の範囲に示されている本
発明はページモードまたはスタティックカラム（列）デ
コードモードのいずれかで動作可能な半導体メモリに関
する。メモリは行列状に配列された素子のアレイからな
り、メモリ素子へのアクセスは行または列の１つを選択
することによって与えられる。行はＲＡＳの受信に応答
して行アドレスラッチに行アドレスを受け、ラッチし、
そのラッチされたアドレスをアレイの語線の１つを活性
化することによってアクセスされる。列はページモード
、または透明な列アドレスラッチを用いたスタデイツク
タ１１γ］−ドモードのいずれかによってアクセスされ
る１、透明ラッチはページモードで動作可能で、夕１１
アドレスストローブの受信に応答して列デコーダによっ
てデ］〜ドするために列アドレスをラッチするものであ
る。スタティック列デコードモードでは、透明ラッチは
透明になっていて、アクセスが列アドレスが存在する間
Ｉご【ノ維持されるように列アドレスを列デコーダに与
える。ＲＡＳとＣＡＳの順序を検出して透明ラッチを制
御する順序検出器が備えられる。ＲＡＳがＣＡＳより先
に来る場合はベージ゛モードが選択され、ＣＡＳがＲＡ
Ｓより先に来る場合はスタティック列デコードモードが
選択される。
発明はページモードまたはスタティックカラム（列）デ
コードモードのいずれかで動作可能な半導体メモリに関
する。メモリは行列状に配列された素子のアレイからな
り、メモリ素子へのアクセスは行または列の１つを選択
することによって与えられる。行はＲＡＳの受信に応答
して行アドレスラッチに行アドレスを受け、ラッチし、
そのラッチされたアドレスをアレイの語線の１つを活性
化することによってアクセスされる。列はページモード
、または透明な列アドレスラッチを用いたスタデイツク
タ１１γ］−ドモードのいずれかによってアクセスされ
る１、透明ラッチはページモードで動作可能で、夕１１
アドレスストローブの受信に応答して列デコーダによっ
てデ］〜ドするために列アドレスをラッチするものであ
る。スタティック列デコードモードでは、透明ラッチは
透明になっていて、アクセスが列アドレスが存在する間
Ｉご【ノ維持されるように列アドレスを列デコーダに与
える。ＲＡＳとＣＡＳの順序を検出して透明ラッチを制
御する順序検出器が備えられる。ＲＡＳがＣＡＳより先
に来る場合はベージ゛モードが選択され、ＣＡＳがＲＡ
Ｓより先に来る場合はスタティック列デコードモードが
選択される。
（実施例）
第１図には、ページモードおよびスタティック列デコー
ド（ＳＣＤ）モードでメ〔す７レイ１０にアクセス動作
可能な半導体メモリの概略ブ［１ツク図が示されている
。メモリアレイ１０は行列状に配列されたメモリ素子の
従来のアレイである。
ド（ＳＣＤ）モードでメ〔す７レイ１０にアクセス動作
可能な半導体メモリの概略ブ［１ツク図が示されている
。メモリアレイ１０は行列状に配列されたメモリ素子の
従来のアレイである。
これは、リードオンリメモリ（ＲＯＭ）でもラングｌ−
アクセスメモリ（ＲＡＭ）でよい。ＲＡＭアレイの１つ
の例は、１９７６年２月２４日、北用に付与された米国
特許第３．９４０．７４７号おＪ：び１９７８年３月２
０、ホワイト（Ｗｈｉｔｅ ）等に付与された米国特許
第４．０８１．７０１＠（両方ともテキサスインスツル
メンツ社に譲渡されでいる）に開示されている。アレイ
１０のメモリ素子は行を選択する複数語線１２の１つお
よび所雫の列（単数又は複数）を選択する複数Ｙデコー
ド線（図示せず〉の１つを活性化（起動）することによ
ってアクセスされる。
アクセスメモリ（ＲＡＭ）でよい。ＲＡＭアレイの１つ
の例は、１９７６年２月２４日、北用に付与された米国
特許第３．９４０．７４７号おＪ：び１９７８年３月２
０、ホワイト（Ｗｈｉｔｅ ）等に付与された米国特許
第４．０８１．７０１＠（両方ともテキサスインスツル
メンツ社に譲渡されでいる）に開示されている。アレイ
１０のメモリ素子は行を選択する複数語線１２の１つお
よび所雫の列（単数又は複数）を選択する複数Ｙデコー
ド線（図示せず〉の１つを活性化（起動）することによ
ってアクセスされる。
アドレスはアドレス線１４から７ドレスバス１６に入力
される。アドレスバス１６は行アドレスラッチ１８に入
力され、また列アドレス透明ラッチ２０にも入力される
。線１４上のアドレスは多重化されて、まず行アドレス
が行アドレスラッチに人力され、次に列アドレスが列ア
ドレスラッチ２０に入力される。行アドレスラッチ１８
は次にバス２２を介して行ノ゛コード回路２な出力され
、その回路の出力番、Ｌ語線１２を含んでいる。同様に
して、列７ドレスラツチ２０はラッチ７ドレスバス２８
を介して列デコーダ２６の入力に列アドレスをラッチす
る。次に述べるように、列アドレスラッチ２０は２つの
動作モードを有している。第１のモードでは、列アドレ
スス１〜１１−ブの受信に応答してデータをラッチする
ラツ升として動作し、第２のモードではアドレスバス１
６とラッチ７／ドレスバス２８を結合して「透明」とな
る。第１のモードはページングを可能にし、第２のモー
ドはスタティック列デコードモード“”ＳＣＤ”ｒの動
作を可能にする。列アドレスラッチ２０は、ＲＡＳおよ
びＣＡＳ信号を受信し、１でＡｓがＣＡＳに先行するか
、ＣＡＳがＲＡＳに先行するかを決定するＲ Ａ Ｓ
／ ＣＡ Ｓ順序検出回路によって制御される。検出器
３０は、ＲＡＳが先行づるときに高で、ＣＡＳが先行す
るときに低であるＲ Ｂ Ｇ信号を出力する。ＲＢ Ｇ
は、行アドレスラッチ２０の動作モードを決めるように
その動作を制御するＹ１ネーブル回路３１に入力される
。
される。アドレスバス１６は行アドレスラッチ１８に入
力され、また列アドレス透明ラッチ２０にも入力される
。線１４上のアドレスは多重化されて、まず行アドレス
が行アドレスラッチに人力され、次に列アドレスが列ア
ドレスラッチ２０に入力される。行アドレスラッチ１８
は次にバス２２を介して行ノ゛コード回路２な出力され
、その回路の出力番、Ｌ語線１２を含んでいる。同様に
して、列７ドレスラツチ２０はラッチ７ドレスバス２８
を介して列デコーダ２６の入力に列アドレスをラッチす
る。次に述べるように、列アドレスラッチ２０は２つの
動作モードを有している。第１のモードでは、列アドレ
スス１〜１１−ブの受信に応答してデータをラッチする
ラツ升として動作し、第２のモードではアドレスバス１
６とラッチ７／ドレスバス２８を結合して「透明」とな
る。第１のモードはページングを可能にし、第２のモー
ドはスタティック列デコードモード“”ＳＣＤ”ｒの動
作を可能にする。列アドレスラッチ２０は、ＲＡＳおよ
びＣＡＳ信号を受信し、１でＡｓがＣＡＳに先行するか
、ＣＡＳがＲＡＳに先行するかを決定するＲ Ａ Ｓ
／ ＣＡ Ｓ順序検出回路によって制御される。検出器
３０は、ＲＡＳが先行づるときに高で、ＣＡＳが先行す
るときに低であるＲ Ｂ Ｇ信号を出力する。ＲＢ Ｇ
は、行アドレスラッチ２０の動作モードを決めるように
その動作を制御するＹ１ネーブル回路３１に入力される
。
メモリは、ＲＡＳ、ＣΔＳ信号を受信し種々のタイミン
グ信号を発生り゛るクロック発生器制御回路３２に発生
されるその種々のタイミング信号によって制御される。
グ信号を発生り゛るクロック発生器制御回路３２に発生
されるその種々のタイミング信号によって制御される。
これらのタイミング信号はＣＡＳ ２または１で△Ｓの
遅延表示でもよく、また、一般的に７レイ１０へのアク
セスを制御する発生しｌこ種々のタイミング信号の論理
関数でもよい。
遅延表示でもよく、また、一般的に７レイ１０へのアク
セスを制御する発生しｌこ種々のタイミング信号の論理
関数でもよい。
人力／出力ｉｉ制御回路（Ｉｌｏ）３４は人力データを
出力データにインタフェース覆るために備えられ、ＲＥ
ＡＤ／ＷＲｔ ＴＥ信Ｑ （Ｒ／Ｗ） ニＪ：ツて制御
されて、データがメモリアレイ１０へ入力されるのかそ
れとｂそこから出力されるのかを制υ１１ツる。ここで
メモリアレイ１０はＲＡＭである。
出力データにインタフェース覆るために備えられ、ＲＥ
ＡＤ／ＷＲｔ ＴＥ信Ｑ （Ｒ／Ｗ） ニＪ：ツて制御
されて、データがメモリアレイ１０へ入力されるのかそ
れとｂそこから出力されるのかを制υ１１ツる。ここで
メモリアレイ１０はＲＡＭである。
動イ１の際には、順序検出回路３０ Ｇ、ｔ ＲＡ Ｓ
と０ΔＳの順序の関数としてＲＢＣを発生するように設
計される。ＲＡＳがＣＡＳに先行づ−る場合は、回路は
ページモードで動作し、ＲＢＧは高である。
と０ΔＳの順序の関数としてＲＢＣを発生するように設
計される。ＲＡＳがＣＡＳに先行づ−る場合は、回路は
ページモードで動作し、ＲＢＧは高である。
Ｙ］−ネーブル信号が連続的なＣＡＳＡｓ信号信に応答
しＣ発生し、新アドレスをラッチづる。しかＳ ＣＤ
Ｕ−ドで動作し、行アドレスラッチ２０は透明形状にど
かれて連続した列アドレスが列デ二］−ダ２６に非同期
的に入力できるようになる。
しＣ発生し、新アドレスをラッチづる。しかＳ ＣＤ
Ｕ−ドで動作し、行アドレスラッチ２０は透明形状にど
かれて連続した列アドレスが列デ二］−ダ２６に非同期
的に入力できるようになる。
第２図には、ページモードの動作のタイミング図が示さ
れている。ページモードでは、移行３６によって示され
るＪ：うに、ＲＡＳは［ＲＡＳＡｓ信号理高から論理低
に変化させることによって最初に発生づる。この移行３
６によって、因果関係矢印４０によって示されるような
低状態から高状態へ移行３８すなわら信号Ｒ１２を含む
移ｆｉ ３８が発生する。信号Ｒ１２はバ延反転ＲＡ
Ｓ信号で、行アドレスラッチ１８を制御してそこにアド
レスをラッチする様動作できる。行アドレスラッチ１８
にラッチされたアドレスはアドレスＸｏによって表わさ
れる。ざらに、移行３８ぐの［で１２によってＹエネー
ブル信号（ＶＡＮ）が高から低へ移行して列アドレスを
列デコーダ２６に）ａ続させられる。
れている。ページモードでは、移行３６によって示され
るＪ：うに、ＲＡＳは［ＲＡＳＡｓ信号理高から論理低
に変化させることによって最初に発生づる。この移行３
６によって、因果関係矢印４０によって示されるような
低状態から高状態へ移行３８すなわら信号Ｒ１２を含む
移ｆｉ ３８が発生する。信号Ｒ１２はバ延反転ＲＡ
Ｓ信号で、行アドレスラッチ１８を制御してそこにアド
レスをラッチする様動作できる。行アドレスラッチ１８
にラッチされたアドレスはアドレスＸｏによって表わさ
れる。ざらに、移行３８ぐの［で１２によってＹエネー
ブル信号（ＶＡＮ）が高から低へ移行して列アドレスを
列デコーダ２６に）ａ続させられる。
Ｉ（Ａｓ信号の発生後、ＣＡＳＡｓ信号移行４２によっ
て示されているように、ＣＡＳの論理状態を高から低へ
変化ｃ５’ｔ！ることによって発生する。
て示されているように、ＣＡＳの論理状態を高から低へ
変化ｃ５’ｔ！ることによって発生する。
移行４２によって、遅延反転ＣＡＳＡｓ信号る信号Ｃ２
上に移行４３が発生する。Ｃ２信号は、ＶＡＮを高にさ
け、アドレスをラッチ２０にラッチさせる。その後、Ｃ
ＡＳは高にされ、次に移行４なよって示されるように低
にされる。ＶＡＮはＣＡＳによって再び低に引かれ（ト
グルされ）列アドレスＹ１を列アドレスラッチ２０にラ
ッチされる。その後、次の９１１アドレスＹ２〜Ｙｏは
列アドレスラッチ２０にラッチされ、残りの列位置を行
Ｘ。にアドレス指定Ｊ゛る。ページの最後には、移行４
６によって示されるように再び高にされ、その次にＲＡ
Ｓが移行４８によって示されるように高にされる。
上に移行４３が発生する。Ｃ２信号は、ＶＡＮを高にさ
け、アドレスをラッチ２０にラッチさせる。その後、Ｃ
ＡＳは高にされ、次に移行４なよって示されるように低
にされる。ＶＡＮはＣＡＳによって再び低に引かれ（ト
グルされ）列アドレスＹ１を列アドレスラッチ２０にラ
ッチされる。その後、次の９１１アドレスＹ２〜Ｙｏは
列アドレスラッチ２０にラッチされ、残りの列位置を行
Ｘ。にアドレス指定Ｊ゛る。ページの最後には、移行４
６によって示されるように再び高にされ、その次にＲＡ
Ｓが移行４８によって示されるように高にされる。
ＲＡＳがＣＡＳに先行する場合、ＣＡＳの前にＲＡＳを
示ｔ Ｒ１３Ｃは移行５０によって示されるように低か
ら高に［げられる。次に説明するように、この信号は一
部でＶＡＮ信号の動性を決定する。書込信号（Ｗ）も、
メモリが書込モードにあるか、読取モードにあるかを決
定するその状態で発生する。読取モードぐはＷは高にさ
れ、書込モードではＷは低にされる。図示されてはいな
いが、通常のタイミングでは、デコーダＪ３よび（れに
関連したアクセス回路の整定を許づ一定量の遅延の後に
データがアクセスメモリ位置に書込まれることが必要で
ある。
示ｔ Ｒ１３Ｃは移行５０によって示されるように低か
ら高に［げられる。次に説明するように、この信号は一
部でＶＡＮ信号の動性を決定する。書込信号（Ｗ）も、
メモリが書込モードにあるか、読取モードにあるかを決
定するその状態で発生する。読取モードぐはＷは高にさ
れ、書込モードではＷは低にされる。図示されてはいな
いが、通常のタイミングでは、デコーダＪ３よび（れに
関連したアクセス回路の整定を許づ一定量の遅延の後に
データがアクセスメモリ位置に書込まれることが必要で
ある。
第３図にはＳ ＣＤモードのタイミング図が示されてい
る。このモードでは、まずＣＡＳが、移行５２よって示
されるように低にされ、その後で、ＲＡ Ｓが移行５な
よって示されるように低にされる。移行５なよって１で
１２は移行５６によって示されるように高にされる。語
線１２のうちの１本を選択するために、移行５６によっ
てアドレスバス１６上のアドレスＸ。が行アドレスラッ
チ１８にラッチされる。一定量の遅延の後で、ＶＡＮは
、移行５８ににって示されるように１で１２および移行
５６によって低にされ、低のまま続く。この間、Ｙｏ〜
Ｙ１１がアドレスバス１６に実同期的に人力される。こ
のモードにおける行アドレスラッチ２０は、９月デコー
ダ２６がバス２８を介してアドレスバス１６に直線接続
されるように「透明」である。したがって、アクセス遅
延は、透明ラッチ２０、列デコーダ２６およびメモリア
レイ１０の内部遅延だけの関数である。第２図のページ
モードで必要であったような、ＣＡＳを発生し、一定時
間待機し、バス上にアドレスを置くという要求から生じ
るタイミング遅延は存在しない。ＳＯＤ七−ドでは、Ｃ
ＡＳがＲＡＳに先行するからＲＢＧは低に維持される。
る。このモードでは、まずＣＡＳが、移行５２よって示
されるように低にされ、その後で、ＲＡ Ｓが移行５な
よって示されるように低にされる。移行５なよって１で
１２は移行５６によって示されるように高にされる。語
線１２のうちの１本を選択するために、移行５６によっ
てアドレスバス１６上のアドレスＸ。が行アドレスラッ
チ１８にラッチされる。一定量の遅延の後で、ＶＡＮは
、移行５８ににって示されるように１で１２および移行
５６によって低にされ、低のまま続く。この間、Ｙｏ〜
Ｙ１１がアドレスバス１６に実同期的に人力される。こ
のモードにおける行アドレスラッチ２０は、９月デコー
ダ２６がバス２８を介してアドレスバス１６に直線接続
されるように「透明」である。したがって、アクセス遅
延は、透明ラッチ２０、列デコーダ２６およびメモリア
レイ１０の内部遅延だけの関数である。第２図のページ
モードで必要であったような、ＣＡＳを発生し、一定時
間待機し、バス上にアドレスを置くという要求から生じ
るタイミング遅延は存在しない。ＳＯＤ七−ドでは、Ｃ
ＡＳがＲＡＳに先行するからＲＢＧは低に維持される。
それ故、ページモードおよびＳＣＤモードの両方が、Ｒ
ＡＳおよびＣＡＳが発生する順序によって決定されるモ
ード選択で甲−の装置に存在する。
ＡＳおよびＣＡＳが発生する順序によって決定されるモ
ード選択で甲−の装置に存在する。
第４図には、第１図の順序検出回路３０の拡大ブロック
図が示されている。ＣＡＳとＲ１２が３人力ＮＯＲゲー
ト７０の２人力に人力され、ＮＡＮＤゲート６０の出力
は２人力ＮＯＲゲート７０の１人力に接続される。Ｎへ
ＮＯゲート６２の出力は２つの直列接続のインバータ６
４および６５を介して出力Ｒ８Ｇに入力される。
図が示されている。ＣＡＳとＲ１２が３人力ＮＯＲゲー
ト７０の２人力に人力され、ＮＡＮＤゲート６０の出力
は２人力ＮＯＲゲート７０の１人力に接続される。Ｎへ
ＮＯゲート６２の出力は２つの直列接続のインバータ６
４および６５を介して出力Ｒ８Ｇに入力される。
ＮΔＮＤゲート６２の出力はまた、２人力Ｎ Ａ Ｎ
＋）ゲート６８の１人力に入力され、他の入力は１く１
２に接続される。、、ＮＡＮＤゲート６８の出力はＮＡ
ＮＯゲート６２の他方の入力、およびＮＡＮＤゲート７
０の１人力に接続される。
＋）ゲート６８の１人力に入力され、他の入力は１く１
２に接続される。、、ＮＡＮＤゲート６８の出力はＮＡ
ＮＯゲート６２の他方の入力、およびＮＡＮＤゲート７
０の１人力に接続される。
ＮＡＮＤゲート６２の出力はまた、ＮＯＲゲート７２の
１人力に入力され、ＮＯＲゲート７２の出力はＮＡＮＤ
ゲート６０の第３人力に接続される。
１人力に入力され、ＮＯＲゲート７２の出力はＮＡＮＤ
ゲート６０の第３人力に接続される。
ＮＯＲグー１−７４は、信号Ｒ１１に接続された１人力
と、ＮＯＲグー１−７２の他方の入力およびＮＯＲゲー
ト７６の１人力の両方に接続された出力を有している。
と、ＮＯＲグー１−７２の他方の入力およびＮＯＲゲー
ト７６の１人力の両方に接続された出力を有している。
信号Ｒ１１はＲＡＳの起延形式であり、Ｒ１２に対して
反転されＣいる。Ｎ Ｏ＋’？ゲート７６の出力はＮ
ＯＲゲート７４の他方入力に接続される。
反転されＣいる。Ｎ Ｏ＋’？ゲート７６の出力はＮ
ＯＲゲート７４の他方入力に接続される。
ＮＯＲゲート７０の出力はｎチャンネルトランジスタ７
８およびｎチャンネルトランジスタ８゜のゲートに接続
される。「１チヤンネル８０は接地されたソースおよび
ノード８２（これはＯＲゲート７６の他方入力に接続さ
れている）に接続されたドレインを有している。ｎチャ
ンネルトランジスタ８４はそのゲートをＲ１１に接続し
てノード８２と大地の間に接続される。ノード８２は２
つの直列接続のｎチ１７ンネルトランジスタ８６および
８８を介して接地され、トランジスタ８８のゲートはＶ
ｃｃに接続され、トランジスタ８６のゲートはＣＡ Ｓ
１．： ＪＥ続されている。トランジスタ７８はノー
ド８２に接続されたドレインとｎチャンネルトランジス
タ９０のドレインに接続されたソースをイ１している。
８およびｎチャンネルトランジスタ８゜のゲートに接続
される。「１チヤンネル８０は接地されたソースおよび
ノード８２（これはＯＲゲート７６の他方入力に接続さ
れている）に接続されたドレインを有している。ｎチャ
ンネルトランジスタ８４はそのゲートをＲ１１に接続し
てノード８２と大地の間に接続される。ノード８２は２
つの直列接続のｎチ１７ンネルトランジスタ８６および
８８を介して接地され、トランジスタ８８のゲートはＶ
ｃｃに接続され、トランジスタ８６のゲートはＣＡ Ｓ
１．： ＪＥ続されている。トランジスタ７８はノー
ド８２に接続されたドレインとｎチャンネルトランジス
タ９０のドレインに接続されたソースをイ１している。
１ヘランジスタ９０はＣＡＳに接ＩＡされたゲートとｎ
チャンネルトランジスタ９２のドレインに接続されたソ
ースを有している。トランジスタ９２はＲ１１に接続さ
れたゲートとＶＣＣに接続されたソースを有している。
チャンネルトランジスタ９２のドレインに接続されたソ
ースを有している。トランジスタ９２はＲ１１に接続さ
れたゲートとＶＣＣに接続されたソースを有している。
動作に際しては、第４図の回路はＲＡＳがＣＡＳの前に
生じるときに１つのモードで動作し、ＣＡ Ｓ ／Ｊ＜
ＲＡ Ｓの前に生じるときは別のモードで動作する。
生じるときに１つのモードで動作し、ＣＡ Ｓ ／Ｊ＜
ＲＡ Ｓの前に生じるときは別のモードで動作する。
第１の七−ド（これはページモードである）ではＲＢＣ
は低から高になる。第２のモードでは、ＣＡＳがＲＡ
Ｓの前に起ることの結果といずれかが変化Ｊる以前は、
ＲＢＣはＮＡＮＤゲ−ｌ−６２の出力が低であることの
結果として低である。これ（よＮΔＮＤゲート６２の入
力が両方とｂＯである）ζめである。したがって、ＮＡ
ＮＤゲート６０の出力は高ｅある。ＮＡＮＤゲート６０
の出力はＣＡＳの反転たるＲ１２が低であるため１！′
Ｓに維持される。Ｒ１２が変化するまでＮＡＮＤゲート
６０の出力は高に糾持される。［＜ΔＳが変化する＋ｆ
ｉ口よＲ１２は高であるからＮＡＮＤゲート６０の出力
は両方とら低である。これによってＮ Ａ Ｎ ＋）ゲ
ート７ｏの他方入力は高に維持される。
は低から高になる。第２のモードでは、ＣＡＳがＲＡ
Ｓの前に起ることの結果といずれかが変化Ｊる以前は、
ＲＢＣはＮＡＮＤゲ−ｌ−６２の出力が低であることの
結果として低である。これ（よＮΔＮＤゲート６２の入
力が両方とｂＯである）ζめである。したがって、ＮＡ
ＮＤゲート６０の出力は高ｅある。ＮＡＮＤゲート６０
の出力はＣＡＳの反転たるＲ１２が低であるため１！′
Ｓに維持される。Ｒ１２が変化するまでＮＡＮＤゲート
６０の出力は高に糾持される。［＜ΔＳが変化する＋ｆ
ｉ口よＲ１２は高であるからＮＡＮＤゲート６０の出力
は両方とら低である。これによってＮ Ａ Ｎ ＋）ゲ
ート７ｏの他方入力は高に維持される。
さらに、これによってＮＡＮＤゲート７０の−・方入力
を高にＪ゛る。ＮＯＲゲート７４はＲ１１人力′Ｃ高で
、それによって出力が低になる。この低出力はＮＯＲゲ
ート７２およびＮｏｔざゲート７６の両方に入力される
。ＮＯＲゲート７２はまた、ＮＡＮＤゲート６２の出力
から受【ノた低入力を有し、そのため出力は高になり、
それがＮＡＮＤゲーｊ・６０の入力と’ｔＫる。ＣＡＳ
は高で、トランジスタ８６がターンオンされ、ノード８
２が接地ざれ、イれに五つＣＮ ＯＲゲート７６の他方
入力が低と（ｉる。ぞれによってその出力が高となり、
続いＵＮＯＲグー１へ７４の他方入力が高となる。
を高にＪ゛る。ＮＯＲゲート７４はＲ１１人力′Ｃ高で
、それによって出力が低になる。この低出力はＮＯＲゲ
ート７２およびＮｏｔざゲート７６の両方に入力される
。ＮＯＲゲート７２はまた、ＮＡＮＤゲート６２の出力
から受【ノた低入力を有し、そのため出力は高になり、
それがＮＡＮＤゲーｊ・６０の入力と’ｔＫる。ＣＡＳ
は高で、トランジスタ８６がターンオンされ、ノード８
２が接地ざれ、イれに五つＣＮ ＯＲゲート７６の他方
入力が低と（ｉる。ぞれによってその出力が高となり、
続いＵＮＯＲグー１へ７４の他方入力が高となる。
ＮΔＮＤゲー１−６２の出力状態を変化させるためには
、ＮΔＮ ｌ）ゲート６０の３つの入力全部高にされｈ
１ノれば／Ｉ′らない。ＣＡＳが低になる前に高になる
と、Ｎ Ａ Ｎ Ｄゲート６０の３人力全部高になり、
その出力は低となる。ＮΔＮＤゲート６０の出が低たと
、ＮＡＮＤゲート６２の出力が高どなり、さらにＲＢ
Ｃが高になる。ＮＡＮＤグー１−６２の高出力ｉ、ＬＮ
Ａ Ｎ Ｄゲート６８に入力され、他方の入力はＲ１
２が高になる結果として高になる。ＮＡＮＤグー１−６
８の出力はＮＡＮＤゲート６２の出力からの高入力の結
果とじて低となり、ぞの低出力がラッチされる。ＮＡＮ
Ｄゲート６８からの（ＩＸ出力はＮＡＮＤゲート７０に
も入力され、その出力を低から高へ変化させ、トランジ
スタ８０をターンオンしてノード８０を低に維持する。
、ＮΔＮ ｌ）ゲート６０の３つの入力全部高にされｈ
１ノれば／Ｉ′らない。ＣＡＳが低になる前に高になる
と、Ｎ Ａ Ｎ Ｄゲート６０の３人力全部高になり、
その出力は低となる。ＮΔＮＤゲート６０の出が低たと
、ＮＡＮＤゲート６２の出力が高どなり、さらにＲＢ
Ｃが高になる。ＮＡＮＤグー１−６２の高出力ｉ、ＬＮ
Ａ Ｎ Ｄゲート６８に入力され、他方の入力はＲ１
２が高になる結果として高になる。ＮＡＮＤグー１−６
８の出力はＮＡＮＤゲート６２の出力からの高入力の結
果とじて低となり、ぞの低出力がラッチされる。ＮＡＮ
Ｄゲート６８からの（ＩＸ出力はＮＡＮＤゲート７０に
も入力され、その出力を低から高へ変化させ、トランジ
スタ８０をターンオンしてノード８０を低に維持する。
さらに、「ぐ１１が倶になると、ＮＯＲゲート７４の−
１）入力が低となる。しかし、ＮＯＲゲート７４の出力
（，１変化しない３、したがって［〈１２によってＲＢ
Ｃが高になる。Ｎ Ｏ）＜ゲートはまた、ＮＡＮＤゲ
ー１−６２の出力が高になる結果としてその出力状態を
高から低へ変える。これによってＮＡＮＤグー１−６０
の出力が八に戻り、ＮＡＮＤグー１−６２の高出力をラ
ッチηる。
１）入力が低となる。しかし、ＮＯＲゲート７４の出力
（，１変化しない３、したがって［〈１２によってＲＢ
Ｃが高になる。Ｎ Ｏ）＜ゲートはまた、ＮＡＮＤゲ
ー１−６２の出力が高になる結果としてその出力状態を
高から低へ変える。これによってＮＡＮＤグー１−６０
の出力が八に戻り、ＮＡＮＤグー１−６２の高出力をラ
ッチηる。
ＣＡＳが低になると、トランジスタ８６はターンオフさ
れ、トランジスタ９０はターンオフされる。１で１１も
低だから、トランジスタ９２がオンで、トランジスタ８
４はオフとなる。しかし、ＮＡＮＤゲート７０はトラン
ジスタ８ｏをオフに保ら、ノード８２を低に保つ。ｌＲ
１２が低に戻ると、ＮＡＮＤゲート６８の出力は高に戻
り、ＮＡＮＤ’７’−１−６２（７）入カバ両方とｂｎ
となり、その出力は低となる。これにＪ、ってＲＢＣが
効果的にリセットされる。
れ、トランジスタ９０はターンオフされる。１で１１も
低だから、トランジスタ９２がオンで、トランジスタ８
４はオフとなる。しかし、ＮＡＮＤゲート７０はトラン
ジスタ８ｏをオフに保ら、ノード８２を低に保つ。ｌＲ
１２が低に戻ると、ＮＡＮＤゲート６８の出力は高に戻
り、ＮＡＮＤ’７’−１−６２（７）入カバ両方とｂｎ
となり、その出力は低となる。これにＪ、ってＲＢＣが
効果的にリセットされる。
ＣＡＳがＲＡＳの前に変化づると、ＮＡＮＤグー（−６
０の出力は高に維持されることになって、ＮΔＮＤゲー
ト６２の出力状態が変化するのが防止される。これによ
ってＲＢＣが低に保たれる。
０の出力は高に維持されることになって、ＮΔＮＤゲー
ト６２の出力状態が変化するのが防止される。これによ
ってＲＢＣが低に保たれる。
さ１−）に、ノード８２が高となり、これによってＮ
ＯＲゲート７６の出力状態が低に変化する。
ＯＲゲート７６の出力状態が低に変化する。
ＲＡ Ｓ カｆｉ”ｔＥ −４−ルト、Ｒ１１が低とな
り、ＮＯＲケ−１〜７４の入力は２つとも低になり、そ
の出力は１つ１どなる。この高出力はＮＯＲゲート７２
に入力され、その出力は低となる。これによってＮＡＮ
Ｄゲート６０はＲＡＳが再び高になるまで禁１１−状態
に保たれることになる。したがって、１く△Ｓがその後
に続＜ＣＡＳの発生によってＲ１３ＣはＲＡ Ｓか再び
高になるまで低にラッチされる。
り、ＮＯＲケ−１〜７４の入力は２つとも低になり、そ
の出力は１つ１どなる。この高出力はＮＯＲゲート７２
に入力され、その出力は低となる。これによってＮＡＮ
Ｄゲート６０はＲＡＳが再び高になるまで禁１１−状態
に保たれることになる。したがって、１く△Ｓがその後
に続＜ＣＡＳの発生によってＲ１３ＣはＲＡ Ｓか再び
高になるまで低にラッチされる。
第５図には、第１図のＹエネーブル回路３１の概略図が
示されている。ＣＡ ＳはＯＲゲート９６の−・六入力
に人力され、他方入力は遅延手段９８を介してＲＡＳに
接続され、遅延を形成する。このことは１ぐ１１６同じ
である。ＯＲゲート９６の出力は遅延手段１０２を介し
てインバータ１００に人力される。インバータ１００の
出力はＮ Ａ Ｎ ＋）ゲー１へ１０４の一方入力に入
力される。
示されている。ＣＡ ＳはＯＲゲート９６の−・六入力
に人力され、他方入力は遅延手段９８を介してＲＡＳに
接続され、遅延を形成する。このことは１ぐ１１６同じ
である。ＯＲゲート９６の出力は遅延手段１０２を介し
てインバータ１００に人力される。インバータ１００の
出力はＮ Ａ Ｎ ＋）ゲー１へ１０４の一方入力に入
力される。
ＮＡＮＤグー１−１０４の出力は３人力ＮＡＮＯゲー１
へ１０６の一つの入力に入力され、それの他の入力は遅
れた回込信号（ＬＷ）およびＲ１２に接続される、Ｎ
Ａ Ｎ ｌ）ゲート１０６の出力は２つの直列接続イン
バータ１１０および１１２を介してノード１０８に接続
される。ノード１０８は反転Ｙ−エネーブル信号ＶＡＮ
を含む。ノード１０８は、出力がＹ−エネーブル信号Ｖ
Ａ Ｎを含むインバータ１１４の人力にも接続される
。
へ１０６の一つの入力に入力され、それの他の入力は遅
れた回込信号（ＬＷ）およびＲ１２に接続される、Ｎ
Ａ Ｎ ｌ）ゲート１０６の出力は２つの直列接続イン
バータ１１０および１１２を介してノード１０８に接続
される。ノード１０８は反転Ｙ−エネーブル信号ＶＡＮ
を含む。ノード１０８は、出力がＹ−エネーブル信号Ｖ
Ａ Ｎを含むインバータ１１４の人力にも接続される
。
動作においＣは、ＮＡＮＤゲート・１０４の出力の初期
状態は、Ｒｒ３ Ｃが始め低で、インバータ１００の出
力が初め低だから高Ｃある。、ＯＲゲート９６、ν延手
段１０２およびインバータ１００から＜Ｋる回路は、Ｒ
ＡＳが低のとき、反転遅延ＣＡＳを与え、それを信号“
’ Ｃ２”という。Ｌ Ｗは木造リイクルを除いて通常
島である。１で１２は最初は低だからＮＡＮＤグー１へ
１０６の出力は高に維持され、ＶＡＮは高にＶＡＮは低
に維持される。ＲＡＳが低になると、Ｒ１２は所定の遅
延後高となる。これによってＮＡＮＤグー１〜１０６は
低に、ＶＡＮも低にトグルされる。このことは第２図の
移行１１６によって表わされている。
状態は、Ｒｒ３ Ｃが始め低で、インバータ１００の出
力が初め低だから高Ｃある。、ＯＲゲート９６、ν延手
段１０２およびインバータ１００から＜Ｋる回路は、Ｒ
ＡＳが低のとき、反転遅延ＣＡＳを与え、それを信号“
’ Ｃ２”という。Ｌ Ｗは木造リイクルを除いて通常
島である。１で１２は最初は低だからＮＡＮＤグー１へ
１０６の出力は高に維持され、ＶＡＮは高にＶＡＮは低
に維持される。ＲＡＳが低になると、Ｒ１２は所定の遅
延後高となる。これによってＮＡＮＤグー１〜１０６は
低に、ＶＡＮも低にトグルされる。このことは第２図の
移行１１６によって表わされている。
ＶＡＮはＬＷが低になるか（ＮＡＮＤゲート１０４が低
になるまで低に維持される。ＮＡＮＤゲート１０４はＲ
ＢＣ，Ｃ２の両方とも高になるとき高になる。これはペ
ージモードだけで起こる。したがって、Ｓ ＣＤモード
では、第３図の移行５８によって示されるように、ＶＡ
ＮはＲＢ Ｃが常に低であるから低に保たれる。ＶＡＮ
はＲＡＳが高になり、Ｒ１２が低になるまで低のままで
ある。
になるまで低に維持される。ＮＡＮＤゲート１０４はＲ
ＢＣ，Ｃ２の両方とも高になるとき高になる。これはペ
ージモードだけで起こる。したがって、Ｓ ＣＤモード
では、第３図の移行５８によって示されるように、ＶＡ
ＮはＲＢ Ｃが常に低であるから低に保たれる。ＶＡＮ
はＲＡＳが高になり、Ｒ１２が低になるまで低のままで
ある。
第６図には、アドレスＡＹＯ〜ＡＹ７に対する列アドレ
ス透明ラッチ２０の概略図が示され、便宜上ビットＡＹ
Ｏに関連したラッチ回路の部分だ１プが示されている。
ス透明ラッチ２０の概略図が示され、便宜上ビットＡＹ
Ｏに関連したラッチ回路の部分だ１プが示されている。
ビットＡＹＯはＮＯＲゲート１２０〈それの他方入力は
ＶＡＮに接続されている）に入力される。Ｎ ＯＲゲー
ト１２０の出力はインバータ１２４を介してノード１２
２に接続される。ｎチャンネルパストランジスタ１２６
は、そのゲートをＶＡＮに接続してノード１２２とノー
ド１２８の間に接続される。ｐチャンネルパストランジ
スタ１３０１．１そのゲートをＶＡＮに接続してノード
１２２どノー１’ １２８の間に接続される。２つの直
列１と続インバータ１３２ Ｊ３よび１３４はノード１
２８とノード１３６の間に接続される。「）チャンネル
パストランジスタ１３８はそのグー１−をＹへＮｋ：接
続しτノード１２８どノード１３６の間に接続され、ｐ
チャンネル１−ランジスタ１４０はそのゲートをＶＡＮ
に接続してノード１２８とノード１３６の間に接続され
る。ノード１３６は、２つの１列接続のインバータ１４
２お、にび１４４を介してビットＡＹＯに対する列アド
レスラッチ２０の出力に接続される。
ＶＡＮに接続されている）に入力される。Ｎ ＯＲゲー
ト１２０の出力はインバータ１２４を介してノード１２
２に接続される。ｎチャンネルパストランジスタ１２６
は、そのゲートをＶＡＮに接続してノード１２２とノー
ド１２８の間に接続される。ｐチャンネルパストランジ
スタ１３０１．１そのゲートをＶＡＮに接続してノード
１２２どノー１’ １２８の間に接続される。２つの直
列１と続インバータ１３２ Ｊ３よび１３４はノード１
２８とノード１３６の間に接続される。「）チャンネル
パストランジスタ１３８はそのグー１−をＹへＮｋ：接
続しτノード１２８どノード１３６の間に接続され、ｐ
チャンネル１−ランジスタ１４０はそのゲートをＶＡＮ
に接続してノード１２８とノード１３６の間に接続され
る。ノード１３６は、２つの１列接続のインバータ１４
２お、にび１４４を介してビットＡＹＯに対する列アド
レスラッチ２０の出力に接続される。
動イ′１に際しては、Ｙ Ａ Ｎ ｔ、を最初は高だか
ら、パストランジスタ１２６および１３０がターンオフ
され、トランジスタ１３８および１４０がターンＡ−ン
される。これによつＣ１インバータ１３２の入力状態が
ノード１３６にラッチされ、その状態はアドレスラッチ
２０から出力ＡＹＯにラッチされることになる。ＶＡＮ
が低になると、トランジスタ１２６および１３０はター
ンオンされ、トランジスタ１３８および１４０はターン
オフされ、ＡＹＯの論理状態がノード１２８に首かれる
。このｔ−ドでは、ラップは「°透明」である。ＶＡＮ
がページモードで？Ｘ＆ｌ戻ると、ビットＡＹＯの論理
状態はインバータ１３２および１３４、パストランジス
タ１３８おＪ二び１４０でラッチされる。
ら、パストランジスタ１２６および１３０がターンオフ
され、トランジスタ１３８および１４０がターンＡ−ン
される。これによつＣ１インバータ１３２の入力状態が
ノード１３６にラッチされ、その状態はアドレスラッチ
２０から出力ＡＹＯにラッチされることになる。ＶＡＮ
が低になると、トランジスタ１２６および１３０はター
ンオンされ、トランジスタ１３８および１４０はターン
オフされ、ＡＹＯの論理状態がノード１２８に首かれる
。このｔ−ドでは、ラップは「°透明」である。ＶＡＮ
がページモードで？Ｘ＆ｌ戻ると、ビットＡＹＯの論理
状態はインバータ１３２および１３４、パストランジス
タ１３８おＪ二び１４０でラッチされる。
こうして、ぺ〜ジ１−ドまたはスタティック列デコード
モードのい１１゛れかで動作できる半導体メモリが提供
される。１−−ドはＲＡＳおよびＣＡＳが発生する順序
によ′）で選択される。ＲＡＳとＣＡ Ｓの順序を検出
１する回路が備えられ、この回路は透明な列アドレスラ
ッチを動作ざＶる。透明列アドレスラップは列アドレス
を列アドレスデコーダに継続的にＩり続１Ｊ−るか、ペ
ージモードでの動作のためにＣＡ Ｓのトグルに応答し
てデコーダに情報をラッチするために動作できる。
モードのい１１゛れかで動作できる半導体メモリが提供
される。１−−ドはＲＡＳおよびＣＡＳが発生する順序
によ′）で選択される。ＲＡＳとＣＡ Ｓの順序を検出
１する回路が備えられ、この回路は透明な列アドレスラ
ッチを動作ざＶる。透明列アドレスラップは列アドレス
を列アドレスデコーダに継続的にＩり続１Ｊ−るか、ペ
ージモードでの動作のためにＣＡ Ｓのトグルに応答し
てデコーダに情報をラッチするために動作できる。
好適実施例を耳組に説明した【ノれども、種々の変更、
置換、修１Ｆが特許請求の範囲によって画定された本発
明の精神、範囲から−１れることなくなしうろことが理
解されるべきである。
置換、修１Ｆが特許請求の範囲によって画定された本発
明の精神、範囲から−１れることなくなしうろことが理
解されるべきである。
以上の説明に関連しＣ史に以−トの項を開示覆る３゜（
１） ページモードまたはスタティックカラムデコー
ドｔ−ドのいずれかでアクセス可能な半導体メモリであ
って、 行列状に配列されたメしり素子アレイ、外部行アドレス
を受け、外部行アドレスストローブ信号の受信に応答し
て該行アドレスによって画定された前記メモリ素子の１
行をアクセスし、前記行アドレスが除去された後でもそ
の行へのアクセスを維持づる行アクレス装置、 外部列アドレスを受け、その列アドレスによって画定さ
れた前記メモリ本子の１列をアクセスし、第１のページ
モードまたは第２のスタティック列デ］−ドモードで動
作可能な列アクレス装置、前記列アドレスおよび外部列
アドレスストロ−ブイ８号の受信に応答して前記列のメ
七り素子にアクセスするために前記第１モードで動作可
能で、０η記列アドレスが除去された後でも前１：Ｃ第
１モードでアクセスを維持する前記列アクセス装置、前
記外部アドレスの受信に応答して前記列のメモリ素子に
アクセスするために前記第２のモードぐ動作可能で、前
記列アドレスが存在する場合にのみアクセスを維持する
ｒｆＱ記列アクセス装置、および 外部信号を受信し、前記列アクセス装２が働らく面記第
１または第２モードの一方を選択するモード装置、 を備えたことを特徴とする前記半導体メモリ。
１） ページモードまたはスタティックカラムデコー
ドｔ−ドのいずれかでアクセス可能な半導体メモリであ
って、 行列状に配列されたメしり素子アレイ、外部行アドレス
を受け、外部行アドレスストローブ信号の受信に応答し
て該行アドレスによって画定された前記メモリ素子の１
行をアクセスし、前記行アドレスが除去された後でもそ
の行へのアクセスを維持づる行アクレス装置、 外部列アドレスを受け、その列アドレスによって画定さ
れた前記メモリ本子の１列をアクセスし、第１のページ
モードまたは第２のスタティック列デ］−ドモードで動
作可能な列アクレス装置、前記列アドレスおよび外部列
アドレスストロ−ブイ８号の受信に応答して前記列のメ
七り素子にアクセスするために前記第１モードで動作可
能で、０η記列アドレスが除去された後でも前１：Ｃ第
１モードでアクセスを維持する前記列アクセス装置、前
記外部アドレスの受信に応答して前記列のメモリ素子に
アクセスするために前記第２のモードぐ動作可能で、前
記列アドレスが存在する場合にのみアクセスを維持する
ｒｆＱ記列アクセス装置、および 外部信号を受信し、前記列アクセス装２が働らく面記第
１または第２モードの一方を選択するモード装置、 を備えたことを特徴とする前記半導体メモリ。
（２） 第（１）項記載の半導体メモリであって、前
記外部信号は前記行および列アドレスス１−ローブ信号
を含み、前記モード装置は前記行および列アドレススト
ローブ信号の順序、前記第１モードを選択する第１の順
序Ｊ３よび前記第２モードを選択する第２の反転類１ｆ
を検出する装置を含むことを特徴とするメモリ装置。
記外部信号は前記行および列アドレスス１−ローブ信号
を含み、前記モード装置は前記行および列アドレススト
ローブ信号の順序、前記第１モードを選択する第１の順
序Ｊ３よび前記第２モードを選択する第２の反転類１ｆ
を検出する装置を含むことを特徴とするメモリ装置。
（３） 第（１）Ｉ′ｒｉ記載の半導体メモリであっ
て、前記列アドレス装置は、 前記外部アドレス信号を受信し、前記第１モードＣ動作
し前記列アドレスストローブ信号の受信に応答して前記
受信列アドレス信号をその出力の！こめにラッチ、格納
し、また前記第２モードで動作して前記１ｊアドレス１
．４号に対してｊ古明となる込明列アドレスシッｆ、Ｊ
３よび 前記透明クリアドレスラップによって前記列アドレス出
力を受【ノ、その列アドレスを検出し、その列アドレス
によって画定される１′Ｉ；ｉ記メモリ索ｒの選択列に
アクセス装る列デニ１−ド装ｆ７（。
て、前記列アドレス装置は、 前記外部アドレス信号を受信し、前記第１モードＣ動作
し前記列アドレスストローブ信号の受信に応答して前記
受信列アドレス信号をその出力の！こめにラッチ、格納
し、また前記第２モードで動作して前記１ｊアドレス１
．４号に対してｊ古明となる込明列アドレスシッｆ、Ｊ
３よび 前記透明クリアドレスラップによって前記列アドレス出
力を受【ノ、その列アドレスを検出し、その列アドレス
によって画定される１′Ｉ；ｉ記メモリ索ｒの選択列に
アクセス装る列デニ１−ド装ｆ７（。
（４） 第（３）項に記載の半七′２体メモリであっ
て、前記外部信号は所定の順序Ｃ生じる前記行おにび９
１１アドレスストロ一ブ信号を含み、＋ｉｉｉ記［−一
ド装〜は、 前記行および列アドレスス１−ローブ信号の受信の順序
を検出し、第１順序が検出されたときには第１の状態に
あり第２反対順序が検出されたときには第２状態にある
順序信号を発生・ｊる順序検出装置および 前記順序信号が第１状態にあるときは前記ラッチモード
で動作し、第２状態にあるとき１．Ｌ ＋’＋ｒｒ記透
明モードで動作するように前記透明ラップを制罪するエ
ネーブル装置、 を含むことを特徴とする前記半導体、メモリ。
て、前記外部信号は所定の順序Ｃ生じる前記行おにび９
１１アドレスストロ一ブ信号を含み、＋ｉｉｉ記［−一
ド装〜は、 前記行および列アドレスス１−ローブ信号の受信の順序
を検出し、第１順序が検出されたときには第１の状態に
あり第２反対順序が検出されたときには第２状態にある
順序信号を発生・ｊる順序検出装置および 前記順序信号が第１状態にあるときは前記ラッチモード
で動作し、第２状態にあるとき１．Ｌ ＋’＋ｒｒ記透
明モードで動作するように前記透明ラップを制罪するエ
ネーブル装置、 を含むことを特徴とする前記半導体、メモリ。
（５） 第（４）項記載の半導体メモリであって、前
記第１モードは前記行アドレスス１−ローブ信号が前記
列アドレスス１−ローブ信シ；に先行するときに選択さ
れ、面記第２モードは前記列アドレスストローブ信号が
前記行アドレスストローブ信号に先行するときに選択さ
−れることを特徴とＩｊる前記半導体メモリ。
記第１モードは前記行アドレスス１−ローブ信号が前記
列アドレスス１−ローブ信シ；に先行するときに選択さ
れ、面記第２モードは前記列アドレスストローブ信号が
前記行アドレスストローブ信号に先行するときに選択さ
−れることを特徴とＩｊる前記半導体メモリ。
（６） 第（！ｌ） ］ｌ’ｌ記載の半導体メモリで
あって、その半七゛Ｉ体メモリは、＋ｉｆｆ記列アドレ
スストローブ信舅が名１に前記行アドレスストローブ信
号に先行するよ−）にその列アドレスストローブ信号を
能１初状態に１１ツタすることにＪ：つて第２ｔ−ドに
保たれることを特徴とする前記半導体メモリ。
あって、その半七゛Ｉ体メモリは、＋ｉｆｆ記列アドレ
スストローブ信舅が名１に前記行アドレスストローブ信
号に先行するよ−）にその列アドレスストローブ信号を
能１初状態に１１ツタすることにＪ：つて第２ｔ−ドに
保たれることを特徴とする前記半導体メモリ。
（７） ページ［−ドまたはスタティックカラム（列
）デコードモードのいずれかでアクセス可能な半導体メ
モリであって、 行１Ｊ１１状に配列されメモリ素子の７レーｒであって
、各素子はそれに関連した前記行おＪ：び列の１つを選
択することによってアクセスされるｌｌａ記アレアレイ
記列の１つを選択りるために外部的に発生した行アドレ
スをデニ１−ドする？ｊデて１−ダ、前記行デコーダへ
の出力のために１１ａ記行アドレスを受信、格納し、外
部行アドレススＩ〜ローブ信号の受信に応答して出力の
ために前記１１アドレスを格納する行アドレスラップ、 外部的に発生した列アドレスを受（：）し、それによっ
て画定される前記列の選択された列をアクセスし、ペー
ジモードまたはスタティックカラム（列）デコードモー
ドで前記アレイ中の前記列の選択された列にアクセスす
るよう動作可能な列アクセス装置、 前記列アドレスを受信、格納し、前記列アドレスが所定
の時間の間だけ要求されるに引ざないように前記外部発
生列アドレスが除去された後でｂ前記選択列へのアクセ
スを維持づるページモードの前記列アクセス装置、 前記アレイ中の前記”Ｓ １７＜列を受信、アクビスし
、７クゼスは前記列アドレスがｒ’ｔイ［する間だ（〕
犀（１持され、＋Ｍｉ記列アドレスの変化によって、そ
れによって画定される別の列のアクセスが生じる、前記
スタティック列デ：１−ドモードの前記列アクセス装置
、および 外部信号に応答して前記列アクセス装置の前記ページモ
ードまたは前記スタティック列デコード［−ドを選択す
るモード装置 を備えたことを特徴とする前記半導体メモリ。
）デコードモードのいずれかでアクセス可能な半導体メ
モリであって、 行１Ｊ１１状に配列されメモリ素子の７レーｒであって
、各素子はそれに関連した前記行おＪ：び列の１つを選
択することによってアクセスされるｌｌａ記アレアレイ
記列の１つを選択りるために外部的に発生した行アドレ
スをデニ１−ドする？ｊデて１−ダ、前記行デコーダへ
の出力のために１１ａ記行アドレスを受信、格納し、外
部行アドレススＩ〜ローブ信号の受信に応答して出力の
ために前記１１アドレスを格納する行アドレスラップ、 外部的に発生した列アドレスを受（：）し、それによっ
て画定される前記列の選択された列をアクセスし、ペー
ジモードまたはスタティックカラム（列）デコードモー
ドで前記アレイ中の前記列の選択された列にアクセスす
るよう動作可能な列アクセス装置、 前記列アドレスを受信、格納し、前記列アドレスが所定
の時間の間だけ要求されるに引ざないように前記外部発
生列アドレスが除去された後でｂ前記選択列へのアクセ
スを維持づるページモードの前記列アクセス装置、 前記アレイ中の前記”Ｓ １７＜列を受信、アクビスし
、７クゼスは前記列アドレスがｒ’ｔイ［する間だ（〕
犀（１持され、＋Ｍｉ記列アドレスの変化によって、そ
れによって画定される別の列のアクセスが生じる、前記
スタティック列デ：１−ドモードの前記列アクセス装置
、および 外部信号に応答して前記列アクセス装置の前記ページモ
ードまたは前記スタティック列デコード［−ドを選択す
るモード装置 を備えたことを特徴とする前記半導体メモリ。
（８） 第（７）項に記載の半導体メモリであって、
前記ページモードにある前記列アクセス装置は、外部列
アドレスストローブ信号の受信に応答して出力のために
前記列アドレスをラッチすることを特徴とする前記半導
体メモリ。
前記ページモードにある前記列アクセス装置は、外部列
アドレスストローブ信号の受信に応答して出力のために
前記列アドレスをラッチすることを特徴とする前記半導
体メモリ。
（９） 第（１）項に記載の半導体メモリであって、
前記外部信号は前配列アドレスストローブ、前記行アド
レスストローブ、その発生順序を含み、前記モード装置
は、前記発生順序、前記ページモードを選択する第１の
所定発生順序および前記スタティック列デコードモード
を選択する第２の反対順序を検出する装置を含むことを
特徴とする前記半導体メモリ。
前記外部信号は前配列アドレスストローブ、前記行アド
レスストローブ、その発生順序を含み、前記モード装置
は、前記発生順序、前記ページモードを選択する第１の
所定発生順序および前記スタティック列デコードモード
を選択する第２の反対順序を検出する装置を含むことを
特徴とする前記半導体メモリ。
（１０）第（８）項記載の半導体メモリであって、前記
列アクセス装置は、 前記１１１７ドレスを受信、デコードし、その列アドレ
スによって画定される、前記アレイの前記列のうりの１
つの列を選択する列デコーダおよび、ページモードで動
作して、前記列アドレスストローブ信号の発生に応答し
て出力のために前記列アドレスをラップし、スタフ４フ
９列デコードモードで動作可能で、前記列アドレス／ｆ
ｔ 前記列デコーダの入力に連続して与えられるように
前記列アドレスに透明となる、前記モード装置によって
制御される透明ラッチ、 を含むことを特徴とする前記半導体メモリ。
列アクセス装置は、 前記１１１７ドレスを受信、デコードし、その列アドレ
スによって画定される、前記アレイの前記列のうりの１
つの列を選択する列デコーダおよび、ページモードで動
作して、前記列アドレスストローブ信号の発生に応答し
て出力のために前記列アドレスをラップし、スタフ４フ
９列デコードモードで動作可能で、前記列アドレス／ｆ
ｔ 前記列デコーダの入力に連続して与えられるように
前記列アドレスに透明となる、前記モード装置によって
制御される透明ラッチ、 を含むことを特徴とする前記半導体メモリ。
（１１）第（１０）項記載の半導体メモリであって、前
記モード装置は、 前記行アドレスストローブおよび前記列アドレスストロ
ーブの発生順序を検出し、順序検出信号を発生し、その
順序検出信号は前記行アドレスストローブが前記列アド
レスストロ−Ｉに先行するとぎ前記ページモードに対応
する第１の状態にあり、前記列アドレスストローブが前
記行アドレスストーブーブに先行するとき前記スタティ
ック列デコードセードに対応する第２の状態にある、行
アドレスストローブ／列アドレスストローブ順序検出器
、および 前記順序検出信号が前記列アドレスストローブの受信に
応答して前記列アドレスをラッチする第１の状態にある
どぎにページモードで動作し、前記順序検出信号が第２
の状態にあるときに透明回路としてスタティック列デコ
ードモードで動作するように１１を記透明ラッチを制御
するように前記順序検出信号および前記列アドレススト
ローブに応答ψるエネーブル装置、 を含むことを特徴とする前記半導体メモリ。
記モード装置は、 前記行アドレスストローブおよび前記列アドレスストロ
ーブの発生順序を検出し、順序検出信号を発生し、その
順序検出信号は前記行アドレスストローブが前記列アド
レスストロ−Ｉに先行するとぎ前記ページモードに対応
する第１の状態にあり、前記列アドレスストローブが前
記行アドレスストーブーブに先行するとき前記スタティ
ック列デコードセードに対応する第２の状態にある、行
アドレスストローブ／列アドレスストローブ順序検出器
、および 前記順序検出信号が前記列アドレスストローブの受信に
応答して前記列アドレスをラッチする第１の状態にある
どぎにページモードで動作し、前記順序検出信号が第２
の状態にあるときに透明回路としてスタティック列デコ
ードモードで動作するように１１を記透明ラッチを制御
するように前記順序検出信号および前記列アドレススト
ローブに応答ψるエネーブル装置、 を含むことを特徴とする前記半導体メモリ。
（１２）第（１０）項に記載の半導体メモリであって。
前記列デコードモードは、前記列ラッチが透明であるよ
うに前記列アドレスストローブ信号を能動状態にロック
することによってメモリにロックすることができる前記
半導体メモリ。
うに前記列アドレスストローブ信号を能動状態にロック
することによってメモリにロックすることができる前記
半導体メモリ。
（１３）ページモードまたはスタティック列デコードセ
ードのいずれかで半導体メモリを動作させるｈ法であっ
て、 メ（り素子の１つの選択は関連した行および列の選択に
よってなしうるようにして、それらのメモリ系子を行列
アレイに配列すること、外部的に発生した行アドレスお
よび外部行アドレスストローブ信号の受信に応答して、
その外部発生行アドレスを出力のためにラッチにラッチ
すること、 ラッチされた行アドレスをデコードし、その行アドレス
によって画定された行を選択すること、列アドレス入力
と前記）アレイの間に透明なラッチ／デコーダを配置し
て、外部発生列アドレスを受番ノ、アレイの列の１つを
選択すること、ページモードまたはスタディツク列デコ
ードモードのいずれかで動作するように前記ラッチ・デ
二１−ダを制御するＪと、 ページモードの動作は、列アドレスストローブの受信に
応答して列アドレスのデコードのために列アドレスを格
納するように前記ラッチ／デコーダを制御することによ
って容易にされ、アクセスは９１］アドレスの継続的な
受信が必要ないように列アドレスが除去された後ひも維
持されること、Ｊ３よび スタティック列デコードモードの動作は、前記ラッチ／
デコーダが前記列アドレスを透過するようにａ、１Ｉｔ
ｌｌして列アドレスの継続的受信がアレイの選択列に対
するアクセスを維持するために必要になるようにするこ
とによって容易にされること、を含むことを特徴とづる
ＩＦｊ記方法。
ードのいずれかで半導体メモリを動作させるｈ法であっ
て、 メ（り素子の１つの選択は関連した行および列の選択に
よってなしうるようにして、それらのメモリ系子を行列
アレイに配列すること、外部的に発生した行アドレスお
よび外部行アドレスストローブ信号の受信に応答して、
その外部発生行アドレスを出力のためにラッチにラッチ
すること、 ラッチされた行アドレスをデコードし、その行アドレス
によって画定された行を選択すること、列アドレス入力
と前記）アレイの間に透明なラッチ／デコーダを配置し
て、外部発生列アドレスを受番ノ、アレイの列の１つを
選択すること、ページモードまたはスタディツク列デコ
ードモードのいずれかで動作するように前記ラッチ・デ
二１−ダを制御するＪと、 ページモードの動作は、列アドレスストローブの受信に
応答して列アドレスのデコードのために列アドレスを格
納するように前記ラッチ／デコーダを制御することによ
って容易にされ、アクセスは９１］アドレスの継続的な
受信が必要ないように列アドレスが除去された後ひも維
持されること、Ｊ３よび スタティック列デコードモードの動作は、前記ラッチ／
デコーダが前記列アドレスを透過するようにａ、１Ｉｔ
ｌｌして列アドレスの継続的受信がアレイの選択列に対
するアクセスを維持するために必要になるようにするこ
とによって容易にされること、を含むことを特徴とづる
ＩＦｊ記方法。
（１４）第（１３）項に記載のｈ法であって、前記制御
スアツブは、 １１７′ドレススト１１−ブおよび列アドレスストロー
ゾの発生の順序を検出し、行アドレスストローブが夕１
１アドレスス１〜〔１−ブに先行ザるときページモード
を選択し、＆ｌＩアドレスストローブが行アドレススト
ーブーブに先行するときスタティック列デコードモード
が選択するようにすること、を含むことを特徴とする前
記方法。
スアツブは、 １１７′ドレススト１１−ブおよび列アドレスストロー
ゾの発生の順序を検出し、行アドレスストローブが夕１
１アドレスス１〜〔１−ブに先行ザるときページモード
を選択し、＆ｌＩアドレスストローブが行アドレススト
ーブーブに先行するときスタティック列デコードモード
が選択するようにすること、を含むことを特徴とする前
記方法。
第１図は、ページモードまたはスタティック列デ：１−
ド［−ドのいＪ゛れかで動作づる、本発明のメモリの概
略ゾ）］ツク図である。 第２図はページモードの動作のタイミング図である。 第３図はスタティック列フ゛］−ド［−ドの動作のタイ
ミング図である。 第４図はＲＡＳ／ＣＡＳ連続検出回路の１１１８ブ【］
ツク図である。 第５図はＹエネーブル回路の論理図である。 第６図は透明列ラッチの論理図である。
ド［−ドのいＪ゛れかで動作づる、本発明のメモリの概
略ゾ）］ツク図である。 第２図はページモードの動作のタイミング図である。 第３図はスタティック列フ゛］−ド［−ドの動作のタイ
ミング図である。 第４図はＲＡＳ／ＣＡＳ連続検出回路の１１１８ブ【］
ツク図である。 第５図はＹエネーブル回路の論理図である。 第６図は透明列ラッチの論理図である。
Claims (1)
- （１）ページモードまたはスタティックカラム（列）デ
コードモードのいずれかでアクセス可能な半導体メモリ
であつて、 行列状に配列されたメモリ素子アレイ、 外部行アドレスを受け、外部行アドレスストローブ信号
の受信に応答して該行アドレスによつて画定された前記
メモリ素子の１行をアクセスし、前記行アドレスが除去
された後でもその行へのアクセスを維持する行アクセス
装置、 外部列アドレスを受け、その列アドレスによつて画定さ
れた前記メモリ素子の１列をアクセスし、第１のページ
モードまたは第２のスタティック列デコードモードで動
作可能な列アクセス装置、前記列アドレスおよび外部列
アドレスストローブ信号の受信に応答して前記列のメモ
リ素子にアクセスするために前記第１モードで動作可能
で、前記列アドレスが除去された後でも前記第１モード
でアクセスを維持する前記列アクセス装置、前記外部ア
ドレスの受信に応答して前記列のメモリ素子にアクセス
するために前記第２のモードで動作可能で、前記列アド
レスが存在する場合にのみアクセスを維持する前記列ア
クセス装置、および 外部信号を受信し、前記列アクセス装置が働らく前記第
１または第２モードの一方を選択するモード装置、 を備えたことを特徴とする前記半導体メモリ。（２）ペ
ージモードまたはスタティック列デコードモードのいず
れかで半導体メモリを動作させる方法であつて、 メモリ素子の１つの選択は関連した行および列の選択に
よつてなしうるようにして、それらのメモリ素子を行列
アレイに配列すること、 外部的に発生した行アドレスおよび外部行アドレススト
ローブ信号の受信に応答して、その外部発生行アドレス
を出力のためにラッチにラッチすること、 ラッチされた行アドレスをデコードし、その行アドレス
によつて画定された行を選択すること、列アドレス入力
と前記アレイの間に透明なラッチ／デコーダを配置して
、外部発生列アドレスを受け、アレイの列の１つを選択
すること、 ページモードまたはスタティック列デコードモードのい
ずれかで動作するように前記ラッチ／デコーダを制御す
ること、 ページモードの動作は、列アドレスストローブの受信に
応答して列アドレスのデコードのために列アドレスを格
納するように前記ラッチ／デコーダを制御することによ
つて容易にされ、アクセスは列アドレスの継続的な受信
が必要ないように列アドレスが除去された後でも維持さ
れること、および スタティック列デコードモードの動作は、前記ラッチ／
デコーダが前記列アドレスを透過するように制御して列
アドレスの継続的受信がアレイの選択列に対するアクセ
スを維持するために必要になるようにすることによつて
容易にされること、を含むことを特徴とする前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US763483 | 1985-08-07 | ||
| US06/763,483 US4750839A (en) | 1985-08-07 | 1985-08-07 | Semiconductor memory with static column decode and page mode addressing capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103895A true JPS62103895A (ja) | 1987-05-14 |
| JPH0529989B2 JPH0529989B2 (ja) | 1993-05-06 |
Family
ID=25067950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184389A Granted JPS62103895A (ja) | 1985-08-07 | 1986-08-07 | 半導体メモリおよびその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4750839A (ja) |
| EP (1) | EP0213395B1 (ja) |
| JP (1) | JPS62103895A (ja) |
| DE (1) | DE3677672D1 (ja) |
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| EP0213395B1 (en) | 1991-02-27 |
| US4750839A (en) | 1988-06-14 |
| JPH0529989B2 (ja) | 1993-05-06 |
| DE3677672D1 (de) | 1991-04-04 |
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