JPH07211062A

JPH07211062A - 半導体記憶装置

Info

Publication number: JPH07211062A
Application number: JP6001012A
Authority: JP
Inventors: Tadaaki Yamauchi; 忠昭山内
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-01-10
Filing date: 1994-01-10
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】センスアンプをキャッシュとして用い、セン
スアンプからデータを直接読出したり、メモリセルから
イコライズされたビット線を介して高速にデータを読出
すことができるような半導体記憶装置を提供することで
ある。【構成】この半導体記憶装置は、センスアンプ部Ａ
ｉ、メモリセルアレイＭＣｉ、コラムデコーダ２５、ロ
ウ系アレイ制御回路およびロウデコーダ２７、タグメモ
リ部２９、行アドレスバッファ３１、列アドレスバッフ
ァ３３、およびクロック発生回路３５を含む。タグメモ
リ部２９に入力される内部行アドレスとタグメモリ部２
９が保持しているセンスアンプ部Ａｉに対応する行アド
レスとが一致した場合には、センスアンプ部Ａｉから直
接データが読出される。一方、一致しない場合には、メ
モリセルアレイＭＣｉのデータがイコライズされたビッ
ト線を介してセンスアンプ部Ａｉで増幅およびストアさ
れて読出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、センスアンプをキャッシュメモリとして使用
することができるような半導体記憶装置に関する。

【０００２】

【従来の技術】図２２は、従来の４．５Ｍｂｉｔダイナ
ミック（Ｄ）ＲＡＭ半導体記憶装置の概略ブロック図で
あって、ＩＥＩＣＥＴＲＡＮＳ．ＥＬＥＣＴＲＯ
Ｎ，ＶＯＬＥ７６Ｃ，ＮＯ５ＭＡＹ１９９３
ＰＰ．８３０〜８３７におけるＦｉｇ．４に対応した
図であり、図２３は、図２２の入出力端子ＤＱｉ（ｉ＝
０，１，…，８）に対応して設けられる５１２ｋセルア
レイを示した概略ブロック図である。

【０００３】図２２を参照して、この半導体記憶装置
は、入出力端子ＤＱｉ（ｉ＝０，１，…，８）と、ロウ
系回路１３と、コラム系回路１５と、制御回路１７と、
クロックおよび制御回路１９と、入出力（Ｉ／Ｏ）回路
２１とを含む。

【０００４】入出力端子ＤＱ０から入出力端子ＤＱ８
は、番号の順に並んで設けられている。その並んだ入出
力端子の一端側にロウ系回路１３は設けられている。そ
の並んだ入出力端子の他端側にコラム系回路１５は設け
られている。ロウ系回路１３、コラム系回路１５および
入出力端子ＤＱ０に近接してロウ系回路１３等を制御す
るための制御回路１７が設けられている。ロウ系回路１
３、入出力端子ＤＱｉ、コラム系回路１５および制御回
路１７は、ＤＲＡＭコアを形成している。

【０００５】クロックおよび制御回路１９はコラム系回
路１５の中心部に近接して設けられている。そのクロッ
クおよび制御回路１９の両側には、コラム系回路１５に
沿ってＩ／Ｏ回路２１が設けられている。クロックおよ
び制御回路１９およびＩ／Ｏ回路２１は、インターフェ
イスロジックを形成している。

【０００６】入出力端子ＤＱｉに対応して設けられる５
１２ｋセルアレイ３は、２５６ｋサブアレイ５ａと、２
５６ｋサブアレイ５ｂと、ロウデコーダ７ａ，７ｂと、
センスアンプ９ａ，９ｂと、コラムデコーダ１１とを含
む。

【０００７】２５６ｋサブアレイ５ａ，５ｂは、それぞ
れ２５６の行および１２４０の列に対応して設けられる
メモリセルを有する。２５６ｋサブアレイ５ａ，５ｂに
よって５１２ｋの記憶容量が形成され、図２２に示すよ
うな入出力端子が９本あるので語構成が９の全記憶容量
４．５Ｍｂｉｔの半導体記憶装置が形成されている。

【０００８】２５６ｋサブアレイ５ａの行方向の一端側
にはロウデコーダ７ａが設けられ、２５６ｋサブアレイ
５ｂの行方向の一端側にはロウデコーダ７ｂが設けられ
ている。２５６ｋサブアレイ５ａの列方向の一端側には
センスアンプ９ａが設けられ、２５６ｋサブアレイ５ｂ
の列方向の一端側にはセンスアンプ９ｂが設けられてい
る。センスアンプ９ａとセンスアンプ９ｂとの間にはコ
ラムデコーダ１１が設けられている。センスアンプ９
ａ，９ｂは、２５６ｋサブアレイ５ａ，５ｂの列の数で
ある１０２４個のセンスアンプを有する。

【０００９】図２２に示す入出力端子ＤＱｉのそれぞれ
に対して、読出時には、各５１２ｋセルアレイ３から１
つずつメモリセルが選択されてデータが読出される。し
たがって、２５６ｋサブアレイ５ａをバンクＡとし、２
５６ｋサブアレイ５ｂをバンクＢとすると、２バンク構
成を形成したバンクＡ，Ｂは、異なるロウ系の制御信号
で制御される。そして、各バンクから独立にデータがア
クセスされる。すなわち、たとえばバンクＡが選択され
ているときは、各５１２ｋセルアレイのバンクＡ側の２
５６ｋサブアレイ５ａからデータが１つずつ読出されて
入出力端子ＤＱｉに出力される。逆に、たとえばバンク
Ｂが選択されたときは、バンクＢ側の２５６ｋサブアレ
イ５ｂからデータが読出される。

【００１０】データは読出された後、たとえばそのデー
タがセンスアンプ９ａに蓄えられたままで、次の読出時
も同じ行が選択されると、ワード線が活性化されて読出
されるのではなく、センスアンプ９ａから直接読出され
る。このように、センスアンプから直接読出されること
をリードヒットと呼ぶ。リードヒットの場合、ワード線
を活性化して読出す場合に比べて早くデータが読出され
る。

【００１１】一方、前の読出時と異なる行が選択される
リードミス時では、たとえばセンスアンプ９ａに蓄えら
れたデータをリセットする一連のプリチャージ動作が必
要となる。すなわち、前の読出時に選択されて活性化さ
れたままになっているワード線は立下げられ、さらにビ
ット線対はイコライズされ、センスアンプ９ａのデータ
がリセットされる必要がある。そして、新しいアドレス
に対する読出が行なわれる。

【００１２】

【発明が解決しようとする課題】しかしながら、センス
アンプのデータがリセットされるための一連のプリチャ
ージ動作が必要とされるリードミス時では、通常必要と
されるＲＡＳアクセス時間ｔＲＡＣにプリチャージ時間
が加えられた時間が必要である。このｔＲＡＣにプリチ
ャージ時間を加えた時間は、ＲＡＳのサイクルタイムに
等しい。たとえばｔＲＡＣ＝５０ｎｓの場合には、サイ
クルタイム＝９０ｎｓとなっており、結果的にプリチャ
ージ時間＝４０ｎｓ遅くなる。このことは、リードミス
時の読出時間が遅くなることを意味する。

【００１３】ゆえに、本発明は、センスアンプをキャッ
シュとして用い、かつリードミス時においても通常のＲ
ＡＳアクセス時間ｔＲＡＣに限りなく近い時間で高速に
データを読出すことができるような半導体記憶装置を提
供することである。

【００１４】次に、他の問題点を説明する。センスアン
プ９ａ，９ｂは、各バンク毎に配置されているので、た
とえばバンクＡ側が動作しているときバンクＡ側に配置
されたセンスアンプ９ａのみがキャッシュとしての機能
を果たす。逆にバンクＢ側が動作するとき、バンクＢ側
のセンスアンプ９ｂがキャッシュとしての機能を果た
す。したがって、センスアンプは、２ラインＸ１ｋｂｙ
ｔｅキャッシュとしての機能を果たしている。

【００１５】しかし、キャッシュの容量に対して、ブロ
ックサイズには最適値がある。たとえば、ブロックサイ
ズが大きいと（一度にデータが置換される単位が大きい
と）、ライン数が少ない場合にキャッシュとしてのヒッ
ト率が低くなることが知られている。

【００１６】ゆえに、この発明の他の目的は、キャッシ
ュとしての機能を果たすセンスアンプのライン数を多く
して、ヒット率を向上することができるような半導体記
憶装置を提供することである。

【００１７】

【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、複数のメモリセルが行および列方向に
配設されたメモリセルアレイと、各メモリセルの列方向
に対応して設けられた複数のビット線対と、各メモリセ
ルの行方向に対応して設けられた複数のワード線と、各
ビット線対に接続され、かつ所定の行方向に配設された
メモリセルに対応するデータを保持する複数のセンスア
ンプを有するセンスアンプ部と、各センスアンプが保持
しているデータに対応する行アドレスと入力される行ア
ドレスとが同じであるか否かを判定する第１の判定手段
と、各センスアンプに接続される入出力線対と、入力さ
れる列アドレスに応じて、各センスアンプを入出力線対
に接続するコラムデコーダと、入力される行アドレスに
応じて、行方向に配設されたメモリセルを指定するため
にワード線を活性化するロウデコーダと、列アドレスお
よび行アドレスが入力される前において、各センスアン
プと各メモリセルとを分離するとともに、ビット線対を
イコライズ状態にし、さらに、第１の判定手段の出力に
応じて、各センスアンプと各メモリセルとを接続するか
否かを制御し、ビット線対をイコライズ状態にするか否
かを制御する制御手段とを備えている。

【００１８】請求項２では、請求項１の制御手段は、第
１の判定手段が読出のために入力される行アドレスと各
センスアンプに保持されているデータに対応する行アド
レスとが同じであると判定したことに応じて、各センス
アンプと各メモリセルとを分離するとともに、ビット線
対をイコライズ状態にし、コラムデコーダは、各センス
アンプと入出力線対とを接続する。

【００１９】請求項３では、請求項１の制御手段は、第
１の判定手段が読出のために入力される行アドレスと各
センスアンプに保持されているデータに対応する行アド
レスとが異なると判定したことに応じて、各センスアン
プと各メモリセルとを接続し、コラムデコーダは、各セ
ンスアンプと入出力線対とを接続する。

【００２０】請求項４では、請求項１の制御手段は、第
１の判定手段が書込のために入力される行アドレスと各
センスアンプに保持されているデータに対応する行アド
レスとが同じであるまたは異なると判定したことに応じ
て、各センスアンプと各メモリセルとを接続し、コラム
デコーダは、各センスアンプと入出力線対とを接続す
る。

【００２１】請求項５では、請求項１の制御手段は、第
１の判定手段が書込のために入力される行アドレスと各
センスアンプに保持されているデータに対応する行アド
レスとが同じであると判定したことに応じて、各センス
アンプと各メモリセルとを分離するとともに、ビット線
対をイコライズ状態にし、コラムデコーダは、各センス
アンプと入出力線対とを接続する。

【００２２】請求項６では、請求項１または５の半導体
記憶装置は、さらに、各センスアンプに保持されている
データと各メモリセルに保持されているデータとが同じ
であるか否かを判定する第２の判定手段とを備え、制御
手段は、第１の判定手段が書込または読出のために入力
される行アドレスと各センスアンプに保持されているデ
ータに対応する行アドレスとが異なると判定したことに
応じて、かつ第２の判定手段が各センスアンプに保持さ
れているデータと各メモリセルに保持されているデータ
とが同じであると判定したことに応じて、各センスアン
プと各メモリセルとを接続し、コラムデコーダは、各セ
ンスアンプと入出力線対とを接続する。

【００２３】請求項７では、請求項６の制御手段は、各
メモリセルおよび各センスアンプに対してデータの書込
または読出が行なわれた後、各センスアンプと各メモリ
セルとを分離するとともに、ビット線対をイコライズ状
態にする。

【００２４】請求項８では、請求項１または５の半導体
記憶装置は、さらに、各センスアンプに保持されている
データと各メモリセルに保持されているデータとが同じ
であるか否かを判定する第２の判定手段とを備え、制御
手段は、第１の判定手段が書込または読出のために入力
される行アドレスと各センスアンプに保持されているデ
ータに対応する行アドレスとが異なると判定したことに
応じて、かつ第２の判定手段が各センスアンプに保持さ
れているデータと各メモリセルに保持されているデータ
とが異なると判定したことに応じて、各センスアンプと
各メモリセルとを接続し、各センスアンプに保持された
データを各メモリセルに書込む。

【００２５】請求項９では、請求項８の制御手段は、各
センスアンプに保持されたデータが各メモリセルに書込
まれた後、各センスアンプと書込または読出のために入
力される行アドレスに対応したメモリセルとを接続し、
コラムデコーダは、各センスアンプと入出力線対とを接
続する。

【００２６】請求項１０では、請求項１から９いずれか
のセンスアンプ部に対して隣接して複数のメモリセルア
レイが設けられる。

【００２７】請求項１１では、請求項１０のセンスアン
プ部は、隣接して設けられた複数のメモリセルアレイの
いずれかのデータを保持する。

【００２８】請求項１２では、請求項１から９いずれか
の半導体記憶装置において、複数のメモリセルアレイの
それぞれの間に、隣接して共有されるセンスアンプ部が
設けられる。

【００２９】請求項１３では、請求項１２のセンスアン
プ部は、共有されるメモリセルアレイのいずれかのデー
タを保持できる。

【００３０】請求項１４では、請求項１３の半導体記憶
装置は、さらに、各メモリセルアレイに隣接して、かつ
共有される複数のセンスアンプ部のうち最近アクセスさ
れたセンスアンプ部を判定する第３の判定手段とを備
え、第３の判定手段が最近アクセスされていないと判定
したセンスアンプ部に各メモリセルアレイのデータが書
込まれる。

【００３１】請求項１５では、請求項１から１４いずれ
かの半導体記憶装置は、さらに、外部行アドレスが入力
される行アドレスバッファと、入出力データが入出力さ
れる入出力バッファと、行アドレスバッファに外部行ア
ドレスを入力するための入力端子と、入出力バッファに
入出力データを入出力するための入出力端子とを備え、
入力端子と入出力端子は、同じである。

【００３２】

【作用】この発明に係る半導体記憶装置は、列アドレス
および行アドレスが入力される前において、データを保
持しているセンスアンプとメモリセルとを分離するとと
もに、メモリセルに接続されるビット線対をイコライズ
状態にしており、たとえば、センスアンプに保持されて
いるデータに対応する行アドレスと読出のために入力さ
れる行アドレスとが同じである場合には、メモリセルと
分離されたセンスアンプから直接データを入出力線対に
読出すことができる。さらに、たとえば、センスアンプ
に保持されているデータに対応する行アドレスと読出の
ための入力される行アドレスとが異なる場合には、メモ
リセルとセンスアンプが接続され、メモリセルのデータ
が入出力線対に読出される。

【００３３】

【実施例】図１は、この発明の第１の実施例による半導
体記憶装置の全体を示す概略ブロック図である。

【００３４】図１を参照して、この半導体記憶装置は、
センスアンプ部Ａｉ（ｉ＝０，１，…，７）と、メモリ
セルアレイＭＣｉ（ｉ＝０，１，…，７）と、コラムデ
コーダ２５と、ロウ系アレイ制御回路およびロウデコー
ダ２７と、クロック発生回路３５と、タグメモリ部（図
面ではＴＡＧ）２９と、列アドレスバッファ３３と、行
アドレスバッファ３１とを含む。

【００３５】センスアンプ部Ａｉは、センスアンプが行
方向に並んだセンスアンプ列および入出力線対とビット
線対とを接続する制御回路を含んでいる。メモリセルア
レイＭＣｉは、行方向および列方向に配線されたワード
線およびビット線に対応して配設される複数のメモリセ
ルを有している。このセンスアンプ部Ａｉとメモリセル
アレイＭＣｉは、それぞれｉに対応してブロック♯ｉを
形成し、本実施例の場合には、♯０〜♯７の８つのブロ
ックに分割されている。

【００３６】列アドレスバッファ３３には、外部列アド
レスＹ０〜Ｙ（ｉ−１）信号が入力され、行アドレスバ
ッファ３１には、外部行アドレスＸ０〜Ｘ（ｉ−１）信
号が入力されている。行アドレスバッファ３１は、内部
行アドレスＡＸ０〜ＡＸ（ｉ−１）信号をロウ系アレイ
制御回路およびロウデコーダ２７に出力し、下位３ビッ
トを除いた内部行アドレスＡＸ３〜ＡＸ（ｉ−１）をタ
グメモリ部２９に出力している。列アドレスバッファ３
３は、内部列アドレスＡＹ０〜ＡＹ（ｉ−１）をコラム
デコーダ２５に出力している。

【００３７】クロック発生回路３５には、外部制御信号
Ｅｘｔ．ＺＣＡＳ，Ｅｘｔ，ＺＲＡＳが入力されてい
る。クロック発生回路３５は、列アドレスバッファ３３
に外部列アドレスＹ０〜Ｙ（ｉ−１）を取り込むことを
指示する信号を出力している。さらにクロック発生回路
３５は、コラムデコーダ２５にクロック信号φ₂を出力
し、ロウ系アレイ制御回路およびロウデコーダ２７にク
ロック信号φ₁を出力している。このクロック信号
φ₁，φ₂は、タグメモリ部２９にも入力されている。

【００３８】タグメモリ部２９は、センスアンプ部Ａｉ
に保持されているデータに対応した行アドレスを記憶し
ている。したがって、行アドレスバッファ３１によって
入力される内部行アドレスＡＸ３〜ＡＸ（ｉ−１）と記
憶している行アドレスとを比較し、一致するか否かを表
わす信号ＭＩＳＳ＜０：７＞をロウ系アレイ制御回路お
よびロウデコーダ２７とクロック発生回路３５とに出力
している。この信号ＭＩＳＳ＜０：７＞は、一致した場
合がＬレベルの信号であり、不一致の場合がＨレベルの
信号である。

【００３９】ロウ系アレイ制御回路およびロウデコーダ
２７は、ロウ系アレイ制御回路とロウデコーダとに後で
説明するように分割されており、ロウ系アレイ制御回路
から制御信号Ｓ１，ＢＬＥＱ，Ｓ２Ｎ，Ｓ２Ｐがセンス
アンプ部Ａｉに入力されている。ロウ系アレイ制御回路
からロウデコーダには、図示していないが信号ＲＤＥも
入力されている。ロウデコーダは、メモリセルアレイＭ
Ｃｉに対してワード線を活性化するための信号ＷＬを出
力している。

【００４０】以下、この発明の動作を図１を用いて簡単
に説明する。この装置が動作する前の待機時において
は、♯０〜♯７のそれぞれのブロックにおけるセンスア
ンプ部ＡｉとメモリセルアレイＭＣｉとは分離されてい
る。この分離されているか否かは、ロウ系制御回路から
出力される制御信号Ｓ１によって制御されている。そし
て、それぞれのセンスアンプ部Ａｉのセンスアンプは、
所定の行方向のメモリセルに対応したデータを保持して
いる。そのため、タグメモリ部２９は、それぞれのセン
スアンプに蓄えられているデータに対応する行アドレス
を記憶している。

【００４１】各センスアンプ部Ａｉに保持されたデータ
が読出されるために、まず、外部行アドレスＸ０〜Ｘ
（ｉ−１）が行アドレスバッファ３１に入力され、外部
列アドレスＹ０〜Ｙ（ｉ−１）が列アドレスバッファ３
３に入力される。行アドレスバッファ３１から下位３ビ
ットを除いた内部行アドレスＸ３〜ＡＸ（ｉ−１）が８
ラインのタグメモリ部２９に入力される。タグメモリ部
２９に蓄えられたアドレスと、入力された行アドレスと
が一致すると、メモリセルアレイＭＣｉとセンスアンプ
部Ａｉとは分離されたまま、コラムデコーダ２５が動作
する。そのため、行アドレスで選択されたセンスアンプ
列にあるデータが直接コラム選択線で選択されて入出力
線対に読出される。この場合は、リードヒットと呼ば
れ、ワード線を活性化してからメモリセルのデータを読
出すわけではないので、読出時間が短くなっている。

【００４２】一方、タグメモリ部２９に記憶している行
アドレスと入力された行アドレスとが不一致の場合に
は、行アドレスに対応するブロック♯ｉの信号ＭＩＳＳ
＜ｉ＞はＨレベルになる。このＨレベルの信号ＭＩＳＳ
＜ｉ＞が入力されるロウ系アレイ制御回路およびロウデ
コーダ２７は、センスアンプ部Ａｉに対してセンスアン
プ部のデータをリセットするための信号Ｓ２Ｎ，Ｓ２Ｐ
を出力する。さらに、ロウ系アレイ制御回路およびロウ
デコーダ２７からメモリセルアレイＭＣｉとセンスアン
プ部Ａｉとを接続するための信号Ｓ１を出力する。これ
によって、センスアンプ部Ａｉのデータはリセットさ
れ、メモリセルアレイＭＣｉのメモリセルからデータが
読出され、センスアンプで増幅およびストアされる。こ
こで、メモリセルアレイＭＣｉのすべてのビット線対
は、待機時において信号ＢＬＥＱによってイコライズ状
態であったので、リードミスにおける読出時間のロスは
殆どなくなっている。

【００４３】このことについて説明すると、ビット線
は、通常抵抗が大きく、寄生容量も大きいものが使用さ
れている。そのため、従来例のようにビット線がイコラ
イズされていない場合には、約１０〜２０ｎｓ程度の時
間がかかっていた。これに対し、本発明では、ビット線
がイコライズ状態であったので、約１０〜２０ｎｓ程度
の時間が短縮されている。一方、センスアンプは、寄生
容量もビット線と比べると数分の１（１／３〜１／５）
であり、抵抗も小さい。したがって、センスアンプ部の
イコライズ時間としては、１ｎｓ程度で十分であり、セ
ンスアンプ部におけるリードミス時の読出時間のロスは
殆どないと考えてよい。すなわち、従来例に比べて待機
時にビット線がイコライズされたことにより、リードミ
ス時とリードヒット時の読出時間の差を極力抑えること
ができる。

【００４４】なお、読出時において、８つに分割された
ブロックｉのうち１つのブロックのみが動作するが、そ
の他の７つの待機状態にあるセンスアンプ列にはデータ
が保持されているので、図１に示すような構成のセンス
アンプは、８ラインのキャッシュとしての機能を果たし
ている。

【００４５】図２は、図１のセンスアンプ部Ａｉ（ｉ＝
０，１，…，７）およびメモリセルアレイＭＣｉ（ｉ＝
０，１，…，７）の一例としてのセンスアンプ部Ａ０お
よびメモリセルアレイＭＣ０の回路図、ならびにコラム
デコーダ、ロウ系アレイ制御回路およびロウデコーダの
ブロック図である。

【００４６】図２を参照して、メモリセルアレイＭＣ０
は、行方向に配線されたワード線と列方向に配線された
ビット線対に対応して配設されるメモリセルを有してい
る。たとえばワード線ＷＬ０とビット線対ＢＬ１，ＺＢ
Ｌ１に対応するメモリセルは、メモリセルキャパシタ６
９とメモリセルトランジスタ７１とを含む。メモリセル
キャパシタ６９の一方の電極は接地電位に接続され、他
方の電極はメモリセルトランジスタ７１のソース／ドレ
インの一方の電極に接続されている。メモリセルトラン
ジスタの他方のソース／ドレインは、ビット線ＢＬ１に
接続され、ゲート電極はワード線ＷＬ０に接続されてい
る。

【００４７】センスアンプ部Ａ０は、ビット線対をイコ
ライズ状態にできるＮチャネルＭＯＳトランジスタと、
センスアンプと、センスアンプとビット線対とを分離で
きるＮチャネルＭＯＳトランジスタと、センスアンプと
入出力線（ＩＯ，ＺＩＯ）とを接続できるＮチャネルＭ
ＯＳトランジスタとを含んでいる。

【００４８】たとえばビット線対ＢＬ１，ＺＢＬ１をイ
コライズ状態にできるＮチャネルＭＯＳトランジスタ５
７は、ゲート電極にロウ系アレイ制御回路２７ａの出力
である制御信号ＢＬＥＱを受け、ソースおよびドレイン
がそれぞれビット線対ＢＬ１，ＺＢＬ１に接続されてい
る。同様に、ＮチャネルＭＯＳトランジスタ５９のゲー
ト電極には制御信号ＢＬＥＱが入力され、ソースおよび
ドレインのそれぞれがビット線対ＢＬ２，ＺＢＬ２に接
続されている。

【００４９】ビット線対ＢＬ１，ＺＢＬ１とセンスアン
プ４５を接続または分離するためのＮチャネルＭＯＳト
ランジスタ４９，５１のゲート電極にはロウ系アレイ制
御回路２７ａからの出力である制御信号Ｓ１＜０＞が入
力されている。ＮチャネルＭＯＳトランジスタ４９のソ
ース／ドレインの一方はビット線ＢＬ１に接続され、Ｎ
チャネルＭＯＳトランジスタ５１のソース／ドレインの
一方はビット線ＺＢＬ１に接続されている。ＭＯＳトラ
ンジスタ４９，５１の他方のソース／ドレインはセンス
アンプ４５に接続されている。同様に、ＮチャネルＭＯ
Ｓトランジスタ５３，５５のゲート電極には制御信号Ｓ
１＜０＞が入力され、ソース／ドレインの一方はそれぞ
れビット線対ＢＬ２，ＺＢＬ２に接続され，他方のソー
ス／ドレインはセンスアンプ４７に接続されている。

【００５０】センスアンプ４５，４７のうち、センスア
ンプ４５を用いて内部構成を説明する。センスアンプ４
５は、ＮチャネルＭＯＳトランジスタ４９の他方のソー
ス／ドレイン側のノードＢ１にゲート電極が接続される
ＰチャネルＭＯＳトランジスタ６７，ＮチャネルＭＯＳ
トランジスタ６３と、ＮチャネルＭＯＳトランジスタ５
１の他方のソース／ドレイン側のノードＺＢ１にゲート
電極が接続されるＰチャネルＭＯＳトランジスタ６５，
ＮチャネルＭＯＳトランジスタ６１とを含む。

【００５１】ＰチャネルＭＯＳトランジスタ６５，Ｎチ
ャネルＭＯＳトランジスタ６１のソース／ドレインの一
方はノードＢ１に接続され、ＰチャネルＭＯＳトランジ
スタ６７，ＮチャネルＭＯＳトランジスタ６３の一方の
ソース／ドレインはノードＺＢ１に接続されている。Ｎ
チャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳト
ランジスタ６３の他方のソース／ドレインはともに接続
され、ロウ系アレイ制御回路２７ａの出力である制御信
号Ｓ２Ｎ＜０＞が入力されている。ＰチャネルＭＯＳト
ランジスタ６５とＰチャネルＭＯＳトランジスタ６７の
他方のソース／ドレインはともに接続され、ロウ系アレ
イ制御回路２７ａの出力である制御信号Ｓ２Ｐ＜０＞が
入力されている。

【００５２】入出力線対ＩＯ，ＺＩＯとセンスアンプと
を接続するためのＮチャネルＭＯＳトランジスタのゲー
ト電極は、コラムデコーダ２５とコラム選択線で接続さ
れている。たとえば、センスアンプ４５と入出力線Ｉ
Ｏ，ＺＩＯとを接続するＮチャネルＭＯＳトランジスタ
３７，３９のゲート電極はコラム選択線ＣＳＬ０に接続
されている。ＮチャネルＭＯＳトランジスタ３７のソー
ス／ドレインの一方は、センスアンプ４５のノードＢ１
に接続され、他方のソース／ドレインは入出力線ＩＯに
接続されている。ＮチャネルＭＯＳトランジスタ３９の
ソース／ドレインの一方はセンスアンプ４５のノードＺ
Ｂ１に接続され、他方のソース／ドレインは入出力線Ｚ
ＩＯに接続されている。同様に、ＮチャネルＭＯＳトラ
ンジスタ４１，４３のゲート電極はコラム選択線ＣＳＬ
１に接続され、ソース／ドレインの一方はセンスアンプ
４７に接続され、他方のソース／ドレインは入出力線対
ＩＯ，ＺＩＯに接続されている。

【００５３】なお、ロウデコーダ２７ｂは、内部行アド
レスＡＸ０〜ＡＸ（ｉ−１）に応じてワード線を活性化
するか否かを決定するだけでなく、ロウ系アレイ制御回
路２７ａからの信号ＲＤＥによっても決定している。

【００５４】図３は、図１のタグメモリ部の回路図であ
る。図３を参照して、タグメモリ部２９は、入力される
内部行アドレスＡＸ３〜ＡＸ（ｉ−１）に対応して設け
られる８ラインのタグメモリセルを有する。各ラインの
タグメモリセル列をＴＡＧ＜ｉ＞（ｉ＝０，１，…，
７）で表わすと、各タグメモリセル列ＴＡＧ＜ｉ＞の保
持している行アドレスと内部行アドレスＡＸ３〜ＡＸ
（ｉ−１）とが一致した場合には、信号ＭＩＳＳ＜ｉ＞
はＬレベルであり、不一致の場合は信号ＭＩＳＳ＜Ｉ＞
はＨレベルである。

【００５５】この信号ＭＩＳＳ＜ｉ＞の中で信号ＭＩＳ
Ｓ＜０＞に着目する。そして、この信号ＭＩＳＳ＜０＞
が発生するためのタグメモリセル列ＴＡＧ＜０＞におけ
るタグメモリセルとして内部行アドレスＡＸ３が入力さ
れるタグメモリセル７３について説明する。タグメモリ
セル７３は、ＮチャネルＭＯＳトランジスタ８５，８
７，８９，９１，９３，９５と、インバータ９７，９９
とを含む。

【００５６】ＮチャネルＭＯＳトランジスタ８５，８７
のゲート電極には、クロック発生回路からのクロック信
号φ₂と後で説明する信号ＭＩＳＳ＜０＞が入力される
ＮＡＮＤゲート７５の出力がインバータ７７で反転され
て入力されている。ＮチャネルＭＯＳトランジスタ８５
のソース／ドレインの一方は内部行アドレス信号ＡＸ３
が入力され、ＮチャネルＭＯＳトランジスタ８７のソー
ス／ドレインの一方は内部行アドレスＡＸ３がインバー
タ１０１で反転されて入力されている。ＭＯＳトランジ
スタ８５，８７の他方のソース／ドレインはインバータ
９７，９９で構成されるラッチ回路に接続されている。
すなわち、ＮチャネルＭＯＳトランジスタ８５の他方の
ソース／ドレインは、インバータ９７の出力側およびイ
ンバータ９９の入力側に接続され、ＮチャネルＭＯＳト
ランジスタ８７の他方のソース／ドレインはインバータ
９７の入力側およびインバータ９９の出力側に接続され
ている。

【００５７】ＮチャネルＭＯＳトランジスタ８５の他方
のソース／ドレインはＮチャネルＭＯＳトランジスタ９
３のゲート電極に接続され、ＮチャネルＭＯＳトランジ
スタ８７の他方のソース／ドレインはＮチャネルＭＯＳ
トランジスタ９１のゲート電極に接続されている。Ｎチ
ャネルＭＯＳトランジスタ９１，９５のソース／ドレイ
ンの一方は接地されている。ＮチャネルＭＯＳトランジ
スタ８９のゲート電極には内部行アドレス信号ＡＸ３が
入力され、ＮチャネルＭＯＳトランジスタ９５のゲート
電極には内部行アドレス信号ＡＸ３がインバータで反転
されて入力されている。ＮチャネルＭＯＳトランジスタ
８９，９３の一方のソース／ドレインは信号ＭＩＳＳ＜
０＞を発生するための回路部分に接続されている。

【００５８】この信号ＭＩＳＳ＜０＞を発生する回路部
分は、ＰチャネルＭＯＳトランジスタ７９，８１と、イ
ンバータ８３とを含む。ＰチャネルＭＯＳトランジスタ
７９のゲート電極にはクロック発生回路の出力であるク
ロック信号φ₁が入力され、ソース／ドレインの一方は
電源に接続されている。ＰチャネルＭＯＳトランジスタ
７９の他方のソース／ドレインは、ＰチャネルＭＯＳト
ランジスタ８１の一方のソース／ドレイン、インバータ
８３の入力側、およびＮチャネルＭＯＳトランジスタ８
９，９３の一方のソース／ドレインに接続されている。

【００５９】インバータ８３の出力側はＰチャネルＭＯ
Ｓトランジスタ８１のゲート電極に接続され、このイン
バータ８３から信号ＭＩＳＳ＜０＞が出力される。Ｐチ
ャネルＭＯＳトランジスタ８１の他方のソース／ドレイ
ンは電源に接続されている。同様に、内部行アドレス信
号ＡＸ４、インバータ１０５で反転された内部行アドレ
ス信号ＡＸ４、インバータ７７の出力およびＰチャネル
ＭＯＳトランジスタ７９，８１によって供給される出力
はタグメモリセル１０３に入力されており、このような
タグメモリセルによってタグメモリセル列ＴＡＧ＜０＞
が形成されている。

【００６０】動作について簡単に説明する。信号φ₁が
Ｌレベルのとき、ノードＮ１はＨレベルにプリチャージ
される。インバータ９７，９９で構成されるラッチのデ
ータと、入力された内部行アドレスＡＸ３〜ＡＸ（ｉ−
１）とが１ビットでも一致しないと、ＮチャネルＭＯＳ
トランジスタ８９，９１またはＮチャネルＭＯＳトラン
ジスタ９３，９５の一方が直列に導通する。これによっ
て、ノードＮ１はＬレベルに引かれるので、インバータ
９３の出力であるＭＩＳＳ＜０＞はＨレベルになりリー
ドミスのフラッグが立つ。ＮチャネルＭＯＳトランジス
タ８５，８７によって新たなアドレスがラッチ回路に書
込まれる。そのため、ＮチャネルＭＯＳトランジスタ８
５，８７は書込トランジスタとなる。

【００６１】図４は、図１のロウ系アレイ制御回路およ
びロウデコーダの回路図であり、特に、図４（ａ）は、
ロウ系アレイ制御回路の回路図であり、図４（ｂ）は、
ロウデコーダの回路図である。

【００６２】図４を参照して、図示するロウデコーダお
よびロウ系アレイ制御回路は、図１に示すブロック♯０
に対応するものである。ロウ系アレイ制御回路におい
て、５ＮＡＮＤゲート１０７には、信号ＭＩＳＳ＜０＞
と、クロック信号φ₁と、内部行アドレス信号／Ａ
Ｘ₀，／ＡＸ₁，／ＡＸ₂が入力されている。ＮＡＮＤ
ゲート１０７の出力はインバータ１０９に入力され、イ
ンバータ１０９の出力は信号Ｓ１＜０＞として出力され
るとともに、遅延回路１１１に入力される。

【００６３】遅延回路１１１は、インバータ１１３，１
１９と、ＭＯＳキャパシタ１１５，１１７とを含む。イ
ンバータ１０９の出力はインバータ１１３に入力され、
インバータ１１３の出力側はインバータ１１９の入力
側、ＭＯＳキャパシタ１１５，１１７の一方の電極に接
続されている。ＭＯＳキャパシタ１１５の他方の電極は
電源に接続され、ＭＯＳキャパシタ１１７の他方の電極
は接地電位に接続されている。インバータ１１９の出力
はインバータ１２１およびＮＡＮＤゲート１２３に入力
される。

【００６４】インバータ１２１の出力は信号ＢＬＥＱ＜
０＞である。インバータ１０９の出力は、ＮＡＮＤゲー
ト１２３，１２７にも入力されている。ＮＡＮＤゲート
１２３の出力は、ＮＡＮＤゲート１２７に入力されると
ともに、インバータ１２５にも入力されている。インバ
ータ１２５の出力は信号ＲＤＥ＜０＞である。

【００６５】ＮＡＮＤゲート１２７の出力は、信号ＳＯ
Ｎ＜０＞であり、インバータ１２９に入力されるととも
に、ＮチャネルＭＯＳトランジスタ１３１のゲート電極
に入力されている。インバータ１２９の出力は、Ｐチャ
ネルＭＯＳトランジスタ１３５およびＮチャネルＭＯＳ
トランジスタ１３３のゲート電極にそれぞれ入力されて
いる。ＮチャネルＭＯＳトランジスタ１３１のソース／
ドレインの一方は接地電位に接続され、ＰチャネルＭＯ
Ｓトランジスタ１３５のソース／ドレインの一方は電源
電位に接続されている。ＮチャネルＭＯＳトランジスタ
１３１およびＰチャネルＭＯＳトランジスタ１３５の他
方のソース／ドレインは、それぞれＮチャネルＭＯＳト
ランジスタ１３３のソースまたはドレインのそれぞれに
接続されている。そして、ＮチャネルＭＯＳトランジス
タ１３１とＮチャネルＭＯＳトランジスタ１３３の接続
部から信号Ｓ２Ｎ＜０＞が出力され、ＮチャネルＭＯＳ
トランジスタ１３３とＰチャネルＭＯＳトランジスタ１
３５の接続部から信号Ｓ２Ｐ＜０＞が出力される。ロウ
系アレイ制御回路で発生した信号ＲＤＥ＜０＞は、ロウ
デコーダに入力されている。たとえば、内部行アドレス
信号／ＡＸ３〜／ＡＸ（ｉ−１）が入力されるＮＡＮＤ
ゲート１３７には、信号ＲＤＥ＜０＞も入力され、その
出力はインバータ１３９に入力されている。インバータ
１３９の出力はワード線ＷＬ０を活性化するかまたはし
ないかを表わす信号となる。同様に、ワード線ＷＬ１に
対して内部行アドレス信号ＡＸ３，／ＡＸ４〜／ＡＸ
（ｉ−１）および信号ＲＤＥ＜０＞がＮＡＮＤゲート１
４１に入力され、その出力がインバータ１４３で反転さ
れてワード線ＷＬ１を活性するか否かの信号ＷＬ１とし
て出力される。同様に、このような内部行アドレスと信
号ＲＤＥ＜０＞がＮＡＮＤゲートに入力されて、その出
力がインバータで反転されてワード線を活性するか否か
の信号が出力されている。

【００６６】図５は、図１のクロック発生回路の回路図
である。図５を参照して、外部制御信号Ｅｘｔ．ＺＲＡ
Ｓがインバータ１４５に入力され、その出力はディレイ
（図面ではｄｅｌａｙで表わす）回路１４７とＮＡＮＤ
ゲート１４９に入力されている。このインバータ１４５
の出力はクロック信号φ ₁として出力されている。ディ
レイ回路１４７の出力はＮＡＮＤゲート１５５に入力さ
れている。また、信号ＭＩＳＳ＜０＞〜ＭＩＳＳ＜７＞
はＮＡＮＤゲート１５１に入力され、その出力はインバ
ータ１５３に入力されて反転され、ＮＡＮＤゲート１５
５に入力されている。ＮＡＮＤゲート１５１の出力はＮ
ＡＮＤゲート１４９にも入力されている。ＮＡＮＤゲー
ト１５５，１４９の出力はＮＡＮＤゲート１５７に入力
され、その出力はＮＡＮＤゲート１５９に入力されてい
る。ＮＡＮＤゲート１５９の他の入力は、外部制御信号
Ｅｘｔ．ＺＣＡＳがインバータ１６１で反転されて入力
されている。ＮＡＮＤゲート１５９の出力はインバータ
１６３で反転されてクロック信号φ₂として出力され
る。

【００６７】図６は、図１のコラムデコーダの回路図で
ある。図６を参照して、クロック発生回路で発生された
クロック信号φ₂がコラムデコーダに入力されている。
たとえば、コラム選択線ＣＳＬ０に対応するＮＡＮＤゲ
ート１６５にはクロック信号φ₂と内部列アドレス／Ａ
Ｙ０〜／ＡＹ（ｉ−１）が入力されて、その出力はイン
バータ１６７で反転されている。そして、インバータ１
６７の出力がコラム選択線ＣＳＬ０を活性化するか否か
を決定している。同様に、ＮＡＮＤゲート１６９にはク
ロック信号φ₂と内部列アドレスＡＹ０，／ＡＹ１〜／
ＡＹ（ｉ−１）が入力され、その出力はインバータ１７
１で反転されている。最後のコラム選択線ＣＳＬ（２ⁱ
−１）に対しては、ＮＡＮＤゲート１７３にクロック信
号φ₂と内部列アドレスＡＹ０〜ＡＹ（ｉ−１）が入力
されて、その出力がインバータ１７５で反転されてい
る。

【００６８】図７および図８は、図１から図６に示した
回路の動作を説明するためのタイムチャートである。

【００６９】図７および図８を参照して、以下、図１か
ら図６に示した回路の動作を詳細に説明する。まず、リ
ードヒットについて説明する。時刻ｔ₀に外部入力であ
る外部制御信号Ｅｘｔ．ＺＲＡＳ，Ｅｘｔ．ＺＣＡＳが
ＨレベルからＬレベルに変化する。そして、このとき外
部ロウアドレスＸ，外部コラムアドレスＹが選択され
る。そして、図５に示すクロック発生回路のクロック信
号φ₁がＨレベルになる。リードヒット時において、タ
グメモリ部２９の出力である信号ＭＩＳＳ＜０：７＞の
４ビットすべてがＬレベルのため、図５に示すクロック
信号φ₂はＨレベルになる。信号ＭＩＳＳ＜０：７＞の
４ビットがＬレベルであるため、図４（ａ）に示すロウ
系アレイ制御回路の出力である制御信号Ｓ１＜０＞はＬ
レベル、制御信号ＢＬＥＱはＨレベル、制御信号ＲＤＥ
はＬレベル、制御信号Ｓ０Ｎ＜０＞はＨレベル、制御信
号Ｓ２ＰはＨレベル、制御信号Ｓ２ＮはＬレベルに保た
れる。

【００７０】メモリセルアレイＭＣ０とセンスアンプ４
５とイコライズするためのＮチャネルＭＯＳトランジス
タ５７、入出力線対ＩＯ，ＺＩＯとセンスアンプ４５等
を接続するＮチャネルＭＯＳトランジスタ３７，３８、
ビット線対ＢＬ１，ＺＢＬ１とセンスアンプ４５とを接
続するＮチャネルＭＯＳトランジスタ４９，５１とから
なるセンスアンプ部Ａ０について着目する。

【００７１】待機時、センスアンプ部Ａ０には、タグメ
モリ部に保存された行アドレスに対するデータが保存さ
れている。図２に示す制御信号Ｓ１＜０＞がＬレベルの
ため、ＮチャネルＭＯＳトランジスタ４９，５１とがオ
フ状態となっている。したがって、メモリセルアレイＭ
Ｃ０とセンスアンプ部Ａ０とが分離されている。また、
制御信号ＢＬＥＱ＜０＞がＨレベルのため、Ｎチャネル
ＭＯＳトランジスタ５７等がオン状態となっている。し
たがって、ビット線対ＢＬ１，ＺＢＬ１等は同電位にイ
コライズされた状態になっている。また、メモリセルア
レイＭＣ０中のワード線はすべてＬレベルになって、プ
リチャージ状態となっている。

【００７２】リードヒット時は、待機時にセンスアンプ
にあるデータが読出データとなるので、図４（ａ）に示
されるようなロウ系アレイ制御回路は動作していない。
クロック信号φ₂がＨレベルになったのを受けて、外部
コラムアドレスＹに対応するコラム選択線ＣＳＬ０がＨ
レベルとなり、ＮチャネルＭＯＳトランジスタ３７，３
９がオンする。したがって、センスアンプ４５のデータ
は入出力線対ＩＯ，０ＩＯに伝わり、データが読出され
る。

【００７３】次に、リードミス時およびライト時を説明
する。図６に示す動作では、ライト時においては、外部
ロウアドレスがタグメモリ部に保存されたロウアドレス
と一致するか否かにかかわらず、センスアンプおよびメ
モリセルアレイにデータが書込まれる。このような場合
をライトスルー方式と呼ぶ。このため、ライトスルー方
式では、センスアンプに保持されるデータとメモリセル
のデータとの一致性、すなわちキャッシュコヒーレンシ
ーが容易に保たれている。

【００７４】時刻ｔ２に外部制御信号Ｅｘｔ．ＺＲＡ
Ｓ，Ｅｘｔ．ＺＣＡＳがＬレベルとなると、外部ロウア
ドレスＸ，外部コラムアドレスＹが取込まれる。入力さ
れたロウアドレスＸがメモリセルアレイＭＣ₀に対応し
ていない場合を示す。クロック信号φ₁がＬレベルの間
に、タグメモリ部２９のノードＮ１はプリチャージされ
ている。そして、時刻ｔ３にクロック信号φ₁がＨレベ
ルとなって、プリチャージは終了する。タグメモリ部２
９は、ロウアドレスＡＸが入力されることにより、ヒッ
トまたはミスの判定が行なわれる。すなわち、ロウアド
レスＡＸがタグメモリ部２９に保存されたロウアドレス
と一致しないようなリードミス時においては、信号ＭＩ
ＳＳ＜０＞はＨレベルになる。

【００７５】この信号ＭＩＳＳ＜０＞がＨレベルになっ
たことにより、時刻ｔ４に信号Ｓ１＜０＞はＨレベルに
なる。したがって、メモリセルアレイＭＣ０とセンスア
ンプ部Ａ０はＮチャネルＭＯＳトランジスタ４９，５１
等がオンすることにより接続される。また、センスアン
プを駆動するための信号Ｓ０ＮはＬレベルのため、セン
スアンプ４５等のノードＳ２Ｐ，Ｓ２Ｎは同電位にイコ
ライズされている。そして、信号ＢＬＥＱ＜０＞は遅延
回路１１１によって生じる時刻ｔ５までＨレベルなの
で、ＮチャネルＭＯＳトランジスタ５７等を通じてセン
スアンプ部Ａ０に保存されていたデータがリセットされ
る。

【００７６】時刻ｔ５に信号ＢＬＥＱ＜０＞がＬレベル
になると、信号ＲＤＥはＨレベルになる。そこで、選択
されたワード線ＷＬ＜０＞がＨレベルとなる。選択され
たメモリセルからビット線対ＢＬ１，ＺＢＬ１にデータ
が読出されると、センスアンプを駆動するための信号Ｓ
０Ｎは再びＨレベルとなる。したがって、センスアンプ
のノードＳ２ＰはＨレベル、Ｓ２ＮはＬレベルとなるの
で、ビット線対の読出データが増幅される。

【００７７】メモリセルから読出されたデータがセンス
アンプで増幅されたと思われる時刻ｔ６にクロック信号
φ₂はＨレベルになる。選択されたコラム選択線ＣＳＬ
０はＨレベルになり、読出データが入出力線対ＩＯ，Ｚ
ＩＯに伝わる。

【００７８】外部制御信号Ｅｘｔ．ＺＲＡＳがＨレベル
になった時刻であるｔ７において、信号Ｓ１＜０＞がＬ
レベルとなって、センスアンプ部Ａ０とメモリセルアレ
イＭＣ０とが分離される。この後、選択されたワード線
がＬレベルとなり、時刻ｔ８に信号ＢＬＥＱ＜０＞がＨ
レベルとなって、ビット線対は同電位にイコライズされ
る。このとき、センスアンプ部Ａ０とメモリセルアレイ
ＭＣ０とは分離されているので、読出されたデータはセ
ンスアンプ部Ａ０に保存されたままとなっている。これ
に対応するように、タグメモリ部２９には、センスアン
プ部Ａ０に保存されたデータに対応するロウアドレスが
新たに保持されることになる。

【００７９】ライト時においては、入出力線対ＩＯ，Ｚ
ＩＯに書込データがドライブされている。たとえば選択
されるコラム選択線ＣＳＬ０がＨレベルになると、セン
スアンプ４５およびビット線対ＢＬ１，ＺＢＬ１に書込
データが伝わって、メモリセルにデータは書込まれる。
ロウ系アレイ制御回路から出力される制御信号は、リー
ドミス時の場合と同様な動作を行なう。

【００８０】このようにリードヒット時はデータがセン
スアンプから直接読出されるので、データのアクセス時
間は速くなっている。また、センスアンプにあるデータ
とメモリセルのデータとの一致性が保たれるために、ラ
イトスルー方式が用いられている。ライト動作において
は、タグメモリ部のアドレスと入力されるアドレスとが
一致するか否かにかかわらず、メモリセルまで必ず直接
書込まれている。

【００８１】ところで、第１の実施例においては、ライ
トヒット時においてメモリセルにまで書込むため、その
分アクセスの時間が遅くなっている。従来例で示した半
導体記憶装置においては、スタンバイ時においてメモリ
セルアレイとセンスアンプはつながっており、ワード線
も活性化されていたので、ライトスルー方式においてヒ
ットした場合は、図１から図６に示す実施例の場合より
も従来例の方が速い。そこで、以下、ライト時におい
て、タグメモリ部に保持されたアドレスと入力されるア
ドレスが一致するヒット時では、センスアンプ部のデー
タのみを書換える実施例を説明する。

【００８２】図９は、この発明の第２の実施例による半
導体記憶装置の第１の実施例と異なる部分の回路図であ
る。

【００８３】まず、概念的な説明をする。ライト時にタ
グ回路のアドレスと一致するようなヒット時では、セン
スアンプのデータだけが書換えられる。そして、リード
ミスまたはライトミスのようにセンスアンプにあるデー
タをメモリセルから読出したデータに置換える動作時に
おいて、センスアンプのデータが以前のライトヒットの
際に書換えられていたら、最初にセンスアンプのデータ
が対応するメモリセルに書込まれる。そして、次にロウ
アドレスに対応するメモリセルからデータがリードまた
はロウアドレスに対応するメモリセルにデータがライト
される。

【００８４】このような方式では、リードヒット時にお
いてはもちろんのこと、ライトヒット時においてもセン
スアンプのみにデータが書込まれるので、ヒット時の書
込所要時間が短くなる。また、リードミスまたはライト
ミスにおいて、センスアンプのデータはメモリセルにま
で書直されているので、センスアンプにあるデータとメ
モリセルのデータの一致性は保たれている。このような
方式をライトコピーバックと呼ぶ。

【００８５】図９を参照して、ライト変更ビット発生回
路１７４において、外部ライト制御信号Ｅｘｔ．ＺＷＥ
がインバータ１７６に入力される。インバータ１７６の
出力は３ＮＯＲゲート１８０に入力される。３ＮＯＲゲ
ート１８０の他の入力には、内部行アドレス信号／ＡＸ
０，／ＡＸ１，／ＡＸ２が入力される３ＮＡＮＤゲート
１７８の出力と信号ＭＩＳＳ＜０＞とが入力されてい
る。信号ＭＩＳＳ＜０＞はＳ−Ｒフリップフロップ１８
２のリセット端子Ｒに入力されている。３ＮＯＲゲート
１８０の出力はＳ−Ｒフリップフロップ１８２のセット
端子Ｓ２に入力されている。Ｓ−Ｒフリップフロップ１
８２の出力端子Ｑからセンスアンプのデータとメモリセ
ルアレイのデータとが一致するか否かを表わす信号Ｗ０
−Ｂｉｔが出力される。

【００８６】同様に、外部ライト制御信号Ｅｘｔ．ＺＷ
Ｅがインバータ１７６で反転されて３ＮＯＲゲート１８
６に入力されている。３ＮＯＲゲート１８６には、行ア
ドレス信号ＡＸ０，／ＡＸ１，／ＡＸ２が入力される３
ＮＡＮＤゲート１８４の出力と信号ＭＩＳＳ＜１＞が入
力されている。信号ＭＩＳＳ＜１＞は、Ｓ−Ｒフリップ
フロップ１８８のリセット端子Ｒに入力されている。３
ＮＯＲゲート１８６の出力はＳ−Ｒフリップフロップ１
８８のセット端子Ｓに入力されている。Ｓ−Ｒフリップ
フロップ１８８の出力端子Ｑから信号Ｗ１−Ｂｉｔが出
力されている。

【００８７】最終的なＳ−Ｒフリップフロップ１９４に
対しては、セット端子Ｓに３ＮＯＲゲート１９２の出力
が入力され、リセット端子Ｒに信号ＭＩＳＳ＜７＞が入
力されて、出力端子Ｑから信号Ｗ３−Ｂｉｔが出力され
ている。３ＮＯＲゲート１９２の入力は、外部ライト制
御信号Ｅｘｔ．ＺＷＥがインバータ１７６で反転された
信号と、行アドレスＡＸ０，ＡＸ１，ＡＸ２が入力され
る３ＮＡＮＤゲート１９０の出力と、信号ＭＩＳＳ＜７
＞とである。

【００８８】このようなライト変更ビット発生回路１７
４の出力であるライト変更ビットＷｉ−Ｂｉｔ（ｉ＝
０，１，…，７）は、図１に示すセンスアンプ部Ａｉに
対応している。ここで、ライト変更ビットがＨレベルの
ときは、センスアンプのデータが書換えられたことを示
す。図１に示すブロック♯０に対応するロウアドレス
（ＡＸ０，ＡＸ１，ＡＸ２）＝（０，０，０）、ブロッ
ク♯１に対応するロウアドレス（１，０，０）に示され
るように、ロウアドレスの下位の３ビットが対応づけら
れている。外部ライト動作制御信号Ｅｘｔ．ＺＷＥがＬ
レベルとなって、ライト動作が始まる。図１のブロック
♯０に対応するロウアドレス（０，０，０）が入力さ
れ、タグメモリ部からの出力である信号ＭＩＳＳ＜０＞
がＨレベルで、タグメモリ部にあるアドレスの内部アド
レスとが一致した場合には、Ｓ−Ｒフリップフロップ１
８２のセット入力がＨレベルになる。そのため、Ｓ−Ｒ
フリップフロップ１８２はセットされて、出力信号Ｗ０
−ＢｉｔはＨレベルになる。

【００８９】このように、ライトヒット動作によって、
センスアンプのデータのみが書換えられ、メモリセルア
レイのデータとの一致性がないことは、Ｗ０−Ｂｉｔが
Ｈレベルとなることにより表わされている。そのため、
図９に示すようなライト変更ビット発生回路１７４を図
１に示す半導体記憶装置に付加することで、ライトコピ
ーバック機能が実現される。

【００９０】図１０は、図９に示したライト変更ビット
発生回路を備えた第２の実施例による半導体記憶装置の
動作を説明するための第１のタイムチャートであり、図
１１は、図９に示した回路を備えた第２の実施例による
半導体記憶装置の動作を説明するための第２のタイムチ
ャートであり、図１２は、図９に示した回路を備えた第
２の実施例による半導体記憶装置の動作を説明するため
の第３のタイムチャートである。

【００９１】以下、図１０を用いてリードヒットおよび
ライトヒットの動作を説明し、図１１を用いてライト変
更なしのリードミスおよびライトミスの動作を説明し、
図１２を用いてライト変更ありのリードミスおよびライ
トミスの動作を説明する。

【００９２】まず、図１０を参照して、外部制御信号Ｅ
ｘｔ．ＺＲＡＳ，Ｅｘｔ．ＺＣＡＳ信号の立下がりで、
外部アドレスＥｘｔ．Ａｄｄ．Ｘ，Ｙが取込まれる。下
位３ビット以外の入力される内部アドレスがタグメモリ
部にあるアドレスと一致すると、タグメモリ部の出力で
ある信号ＭＩＳＳはＬレベルのままでヒット状態にな
る。このとき、ロウ系アレイ制御信号Ｓ１，ＢＬＥＱ，
Ｓ０Ｎ，ＷＬとが待機状態と同じ状態に保たれる。そし
て、外部アドレスＹに対応するコラム選択線ＣＳＬがＨ
レベルとなって、センスアンプにあるデータが入出力線
対ＩＯ，ＺＩＯに読出される。

【００９３】一方ライトヒットでは、入出力線対ＩＯ，
ＺＩＯにライトデータ（Ｌレベルのデータ）がドライブ
されており、対応するコラム選択線ＣＳＬがＨレベルに
なると入出力線対ＩＯ，ＺＩＯの書込データがセンスア
ンプに書込まれる。したがって、センスアンプのノード
Ｂ，ＺＢがそれぞれＢ＝Ｌレベル、ＺＢ＝Ｈレベルとな
る。このように、図１０では、センスアンプにあるデー
タがＨレベルからＬレベルに書換えられた場合が示され
ている。

【００９４】次に、図１１を参照して、ライト変更なし
のリードミスおよびライトミスの動作を説明する。この
動作は、図７および図８に示したリードミスおよびライ
トミスの場合の動作と同じである。入力されたロウアド
レスに対してタグメモリ部の保持するロウアドレスが一
致しないミス時においては、信号ＭＩＳＳはＨレベルに
なる。センスアンプのデータはイコライズされてリセッ
トされている。さらに、信号Ｓ１はＨレベルとなるの
で、センスアンプ部ＡｉとメモリセルアレイＭＣｉは接
続される。選択されたメモリセルからデータが読出さ
れ、またはメモリセルにデータが書込まれる。

【００９５】次に、図１２および図２を用いてライト変
更有りのリードミスおよびライトミスの動作を説明す
る。リードミスまたはライトミスの場合には、外部アド
レスが入力されると、時刻ｔ０に信号ＭＩＳＳ＜０＞は
Ｈレベルとなる。そして、図９に示すライト変更ビット
発生回路のライト変更ビットＷ０−ＢｉｔがＨレベル
で、以前にライトヒット動作が行なわれており、対応す
るセンスアンプ部Ａ０にあるデータが書換えられている
とする。その場合、信号Ｓ１＜０＞はＨレベルで、メモ
リセルアレイＭＣ０内のビット線対ＩＯ，ＺＩＯがＮチ
ャネルＭＯＳトランジスタ４９等によって、センスアン
プ部Ａ０に接続される。信号ＢＬＥＱ＜０＞がＬレベル
で、ビット線対ＢＬ１，ＺＢＬ１がイコライズ状態から
解除され、センスアンプ部Ａ０のデータがビット線対に
伝わる。そして、選択されたワード線ＷＬ＜０＞がＨレ
ベルとなって、対応するメモリセルにセンスアンプにあ
ったデータが書込まれる。

【００９６】書換動作が終了すると、時刻ｔ１に選択さ
れたワード線がＬレベルとなる。その後、センスアンプ
駆動信号Ｓ０Ｎ＜０＞はＬレベル、イコライズ信号ＢＬ
ＥＱ＜０＞はＨレベルとなって、センスアンプ部および
ビット線対はイコライズ状態になり、データがリセット
される。

【００９７】次に、入力された外部アドレスに対してメ
モリセルからリードまたはライトの動作が行なわれる。
時刻ｔ２に信号ＢＬＥＱ＜０＞がＬレベルとなって、イ
コライズ状態から解除されると、たとえば外部アドレス
に対応するワード線ＷＬ１はＨレベルとなる。したがっ
て、ビット線対ＢＬ１，ＺＢＬ１にメモリセルからのデ
ータが読出される。センスアンプ駆動信号Ｓ０Ｎ＜０＞
はＨレベルであるので、センスアンプ４５でデータは増
幅される。

【００９８】時刻ｔ３にコラム選択線ＣＳＬ０が選択さ
れ、入出力線対ＩＯ，ＺＩＯにデータは読出される。時
刻ｔ４に、外部信号Ｅｘｔ．ＺＲＡＳはＨレベルとなっ
て、１つのサイクルが終了すると、信号Ｓ１＜０＞はＬ
レベルとなる。したがって、ＮチャネルＭＯＳトランジ
スタ４９等はオフするので、センスアンプ部Ａ０はメモ
リセルアレイＭＣ０と分離される。

【００９９】この後、信号ＢＬＥＱ＜０＞はＨレベルに
なって、メモリセルアレイＭＣ０中のビット線対がイコ
ライズされる。ここで、センスアンプ部Ａ０とメモリセ
ルアレイＭＣ０とは分離されているので、読出データは
サイクル終了後でもセンスアンプ部Ａ０に保持されてい
る。

【０１００】ライト時では、時刻ｔ３にコラム選択線Ｃ
ＳＬ０がＨレベルとなると、入出力線対ＩＯ，ＺＩＯに
ドライブされている書込データがビット線対ＢＬ１，Ｚ
ＢＬ１に伝わって、メモリセルに書込まれる。

【０１０１】次に、第１の実施例および第２の実施例に
よる効果について説明する。ＣＰＵがメモリをアクセス
する平均時間である平均メモリアクセス時間をｔ_avとす
る。この平均メモリアクセス時間ｔ_avは、（１）式のよ
うに表わされる。

【０１０２】ｔ_av＝（ヒット率）×ｔヒット＋（ミス
率）×ｔミス（１）ただし、ｔヒットは、ヒット時のリードアクセス時間で
あり、ｔミスは、ミス時のアクセス時間である。ゆえ
に、第１および第２の実施例で示したようにｔミスが高
速化すると、全体のｔ_avは高速化されるので、システム
全体の性能が向上される。

【０１０３】特に、第２の実施例においては、ライトヒ
ットの場合において、センスアンプにのみデータが書込
まれるので、高速にアクセスされる。すなわち、たとえ
ばビット線の書込の際に、フルスイングする必要が従来
例に比べてなくなるので、その分だけ高速にアクセスが
行なわれる。

【０１０４】図１３は、この発明の第３の実施例による
半導体記憶装置の主要部概略ブロック図である。この実
施例においては、センスアンプ部Ａｉに対して２つのメ
モリセルアレイＭＣｉａ，ＭＣｉｂが隣接して設けられ
ている。すなわち、ブロック♯０においては、センスア
ンプ部Ａ０の左側にメモリセルアレイＭＣ０ａが設けら
れ、右側にメモリセルアレイＭＣ０ｂが設けられる。他
のブロック♯ｉ（ｉ＝１，…，Ｎ）に対しても同様であ
る。これらのブロック♯ｉに対して図１に示した装置が
それぞれ設けられている。図１３では、特に、ロウ系ア
レイ制御回路およびロウデコーダ１７７と、タグメモリ
部１８１と、行アドレスバッファ１７９が示されてい
る。タグメモリ部１８１は、ブロックの数に対応して、
Ｎ＋１のライン数で形成されている。

【０１０５】図１４は、図１３のブロック♯３の内部構
成を示す回路図である。図１４を参照して、センスアン
プ部Ａ３は、メモリセルアレイＭＣ３ｂのビット線対Ｂ
Ｌ，ＺＢＬをイコライズするためのＮチャネルＭＯＳト
ランジスタ１９９と、センスアンプ１８７と、センスア
ンプ１８７と入出力線対ＩＯ３，ＺＩＯ３とを接続する
ためのＮチャネルＭＯＳトランジスタ１８３，１８５
と、メモリセルアレイＭＣ３ａとセンスアンプ１８７と
を接続するためのＮチャネルＭＯＳトランジスタ１８
９，１９１と、メモリセルアレイＭＣ３ａのビット線対
をイコライズするためのＮチャネルＭＯＳトランジスタ
１９３とを備えている。

【０１０６】ＮチャネルＭＯＳトランジスタ１９９のゲ
ートには、メモリセルアレイＭＣ３ｂのビット線をイコ
ライズするための制御信号ＢＬＥＱｂ＜３＞が入力され
ている。ＮチャネルＭＯＳトランジスタ１９５，１９７
のゲートには制御信号Ｓ１ｂ＜３＞が入力されている。
ＮチャネルＭＯＳトランジスタ１８３，１８５のゲート
には、コラムデコーダからの出力信号ＣＳＬ０が入力さ
れている。ＮチャネルＭＯＳトランジスタ１８９，１９
１のゲートには制御信号Ｓ１ａ＜３＞が入力されてい
る。ＮチャネルＭＯＳトランジスタ１９３のゲートに
は、メモリセルアレイＭＣ３ａのビット線をイコライズ
するための制御信号ＢＬＥＱａ＜３＞が入力されてい
る。

【０１０７】なお、メモリセルアレイＭＣ３ａ，ＭＣ３
ｂのそれぞれは、メモリセルを有している。メモリセル
は、メモリセルキャパシタ２０３とメモリセルトランジ
スタ２０１で形成されている。

【０１０８】図１４を参照して動作について簡単に説明
する。メモリセルアレイＭＣ３ｂが選択された場合、信
号Ｓ１ａ＜３＞はＬレベルであり、ＮチャネルＭＯＳト
ランジスタ１８９，１９１はオフ状態である。したがっ
て、センスアンプ部Ａ３とメモリセルアレイＭＣ３ａは
分離されている。また、信号ＢＬＥＱａ＜３＞もＨレベ
ルのままであり、メモリセルアレイＭＣ３ａのビット線
対はイコライズされた状態であり、待機状態が保たれ
る。そこで、メモリセルアレイＭＣ３ａ側が待機時の状
態が保たれるので、メモリセルアレイＭＣ３ｂに対して
リードまたはライトの動作が行なえる。

【０１０９】このメモリセルアレイＭＣ３ｂに対しての
動作方法は、第１の実施例および第２の実施例で示した
動作と全く同じである。そのため、ロウ系の各アレイ制
御信号として、たとえば信号Ｓ１＜０＞，Ｓ０Ｎ＜０＞
が信号Ｓ１ｂ＜０＞，Ｓ０Ｎｂ＜０＞に置換えられ、選
択されていない一方の信号Ｓ１ａ＜０＞，Ｓ０Ｎａ＜０
＞などは待機状態に保たれる。

【０１１０】この実施例の効果としては、センスアンプ
部および入出力線対をメモリセルアレイＭＣｉａ，ＭＣ
ｉｂとが共有するので、レイアウト面積が小さくなるこ
とである。

【０１１１】図１５は、この発明の第５の実施例による
半導体記憶装置の主要部概略ブロック図であり、図１６
は、図１５のＬＲＵ（Least Recntly Used) レジスタを
示した図である。

【０１１２】図１５および図１６を参照して、第１およ
び第２の実施例と異なり、センスアンプ部が１つのメモ
リセルアレイにのみ共有されてブロックが形成されるの
でなく、２つのメモリセルアレイが１つのセンスアンプ
部を共有している。構成としては、メモリセルアレイＭ
Ｃｉ間にセンスアンプ部Ａｉが設けられている。すなわ
ち、たとえばメモリセルアレイＭＣ０とメモリセルアレ
イＭＣ１との間にセンスアンプ部Ａ０が設けられ、メモ
リセルアレイＭＣ１とメモリセルアレイＭＣ２との間に
センスアンプ部Ａ１が設けられている。最終的なメモリ
セルアレイＭＣ４とメモリセルアレイＭＣ５との間には
センスアンプ部Ａ４が設けられている。

【０１１３】このような２つのメモリセルアレイが１つ
のセンスアンプ部を共有するため、ブロックは曖昧にな
っている。メモリセルアレイＭＣｉおよびセンスアンプ
部Ａｉに対してロウ系制御回路およびロウデコーダ２０
５が設けられている。センスアンプ部Ａｉに対応してタ
グメモリ部が設けられる。すなわち、センスアンプ部Ａ
０に対してはタグメモリ部（ＴＡＧ０）２０７が設けら
れ、センスアンプ部Ａ１に対してはタグメモリ部（ＴＡ
Ｇ１）２０９が設けられ、センスアンプ部Ａ２に対して
はタグメモリ部（ＴＡＧ２）２１１が設けられ、センス
アンプ部Ａ３に対してはタグメモリ部（ＴＡＧ３）２１
３が設けられ、センスアンプ部Ａ４に対してはタグメモ
リ部（ＴＡＧ４）２１５が設けられる。

【０１１４】タグメモリ部は各センスアンプ部の保持す
るデータに対応した行アドレスを記憶するので、各セン
スアンプ部が２つのメモリセルアレイのデータを保持す
るために、いずれのメモリセルアレイのデータがセンス
アンプ部に保持されているかを判定する判定手段が必要
とされる。そこで、図１６に示すようなＳ−Ｒフリップ
フロップ２１７ａで形成されるＬＲＵレジスタがそれぞ
れのタグメモリ部に対して２つ必要とされる。すなわ
ち、タグメモリ部２０７に対して２つのＬＲＵレジスタ
２１７が設けられ、タグメモリ部２０９に対して２つの
ＬＲＵレジスタ２１９が設けられ、タグメモリ部２１１
に対して２つのＬＲＵレジスタ２２１が設けられ、タグ
メモリ部２１３に対して２つのＬＲＵレジスタ２２３が
設けられ、タグメモリ部２１５に対して２つのＬＲＵレ
ジスタ２２５が設けられる。

【０１１５】図１７は、図１５のセンスアンプ部Ａ１〜
Ａ３およびメモリセルアレイＭＣ１〜ＭＣ３の回路図で
ある。以下、図１５のセンスアンプ部Ａｉがメモリセル
アレイＭＣｉおよびメモリセルアレイＭＣ（ｉ＋１）に
共有されていることについて詳細に説明する。

【０１１６】センスアンプ部Ａ１は、センスアンプ２４
７と、センスアンプ２４７とメモリセルアレイＭＣ１と
を分離または接続するＮチャネルＭＯＳトランジスタ２
２７，２２９と、入出力線対ＩＯ１，ＺＩＯ１とセンス
アンプ２４７とを接続または分離するＮチャネルＭＯＳ
トランジスタ２４９，２５１と、メモリセルアレイＭＣ
２とセンスアンプ２４７とを分離または接続するＮチャ
ネルＭＯＳトランジスタ２３１，２３３と、ビット線対
をイコライズするためのＮチャネルＭＯＳトランジスタ
２５３とを含む。

【０１１７】ＮチャネルＭＯＳトランジスタ２２７，２
２９のゲートには、制御信号Ｓ１ｂ＜１＞が入力されて
いる。ＮチャネルＭＯＳトランジスタ２４９，２５１の
ゲートには、コラムデコーダからの出力である信号ＣＳ
Ｌ０が入力されている。ＮチャネルＭＯＳトランジスタ
２５３のゲートには、制御信号ＢＬＥＱ＜１＞が入力さ
れている。

【０１１８】センスアンプ部Ａ２は、センスアンプ部２
６０と、センスアンプ部２６０とメモリセルアレイＭＣ
２とを接続または分離するＮチャネルＭＯＳトランジス
タ２３７，２３９と、入出力線対ＩＯ２，ＺＩＯ２とセ
ンスアンプ２６０とを接続または分離するＮチャネルＭ
ＯＳトランジスタ２５５，２５７と、センスアンプ２６
０とメモリセルアレイＭＣ３とを接続または分離するＮ
チャネルＭＯＳトランジスタ２４１，２４３と、ビット
線をイコライズするＮチャネルＭＯＳトランジスタ２５
９とを含む。

【０１１９】ＮチャネルＭＯＳトランジスタ２３７，２
３９のゲートには、制御信号Ｓ１ａ＜２＞が入力されて
いる。ＮチャネルＭＯＳトランジスタ２５５，２５７の
ゲートには、コラムデコーダからの制御信号ＣＳＬ０が
入力されている。ＮチャネルＭＯＳトランジスタ２４
１，２４３のゲートには、制御信号Ｓ１ｂ＜２＞が入力
されている。ＮチャネルＭＯＳトランジスタ２５９のゲ
ートには、制御信号ＢＬＥＱ＜２＞が入力されている。

【０１２０】なお、各メモリセルアレイＭＣｉは、メモ
リセルを有する。たとえばメモリセルアレイＭＣ２は、
メモリセルトランジスタ２３５と、メモリセルキャパシ
タ２３６とでメモリセルを形成している。同様に、メモ
リセルアレイＭＣ３は、メモリセルトランジスタ２４５
とメモリセルキャパシタ２４６とでメモリセルを形成し
ている。

【０１２１】次に、図１７の動作を簡単に説明する。た
とえば、メモリセルアレイＭＣ２の２列分のデータをセ
ンスアンプ部Ａ１，Ａ２は保持できる。また、センスア
ンプＡ１は、メモリセルアレイＭＣ１の１行分のデータ
を保持し、センスアンプＡ２は、メモリセルアレイＭＣ
２の１行分のデータを保持することもできる。また、た
とえばメモリセルアレイＭＣ３が頻繁にアクセスされる
場合には、メモリセルアレイＭＣ３の２列分のデータが
センスアンプ部Ａ２，Ａ３に保持されてもよいため、ヒ
ット率は向上する。また、メモリセルアレイＭＣ３の１
行分のデータをセンスアンプ部に保持する際に、各セン
スアンプ部に対してＬＲＵレジスタが図１５に示される
ように２個ずつ設けられることで、センスアンプ部Ａ
２，センスアンプ部Ａ３のうち最近アクセスされなかっ
た方にメモリセルから読出されたデータが保持されれ
ば、さらにヒット率は向上する。

【０１２２】図１８は、図１５から図１７に示した実施
例の動作を説明するためのフローチャートである。

【０１２３】図１８を参照して、ステップ（図面ではＳ
で表わす）１からステップ２において、タグメモリ部２
１１に保持されているアドレスとメモリセルアレイＭＣ
２に対応するロウアドレスＸ２が一致したとする。ステ
ップ３において、ＬＲＵレジスタ♯１から♯３の状態
は、破線で囲まれたような状態に変化する。すなわち、
センスアンプ部Ａ２が最近アクセスされたデータを保持
することになるので、ＬＲＵレジスタ♯２の両２ビット
は１にセットされる。センスアンプ部Ａ２のデータと新
旧を比較するための対応するＬＲＵレジスタ♯１の右側
のビットとＬＲＵレジスタ♯３の左側のビットは０にセ
ットされている。ここで、ＬＲＵビットが１のときに
は、隣のセンスアンプ部にあるデータより最近アクセス
されたことが示されている。

【０１２４】次に、ステップ４において、メモリセルア
レイＭＣ２に対応した外部ロウアドレスで、ステップ５
に示すようにＴＡＧ１，２にあるアドレスと一致しない
アドレスＸ２′がアクセスされたとする。このとき、メ
モリセルアレイＭＣ２に対応するＬＲＵ♯１の右ビット
とＬＲＵ♯２の左ビットとが比較される。ＬＲＵ♯１の
右ビットは０であり、ＬＲＵ♯２の左ビットが１なの
で、センスアンプ部Ａ２の方がセンスアンプ部Ａ１より
最近アクセスされたことになる。したがって、ＴＡＧ１
にアドレスＸ２′が書込まれ、センスアンプ部Ａ１にメ
モリセルアレイＭＣ２の選択された１行分のデータがス
テップ６に示すように保持される。

【０１２５】センスアンプ部Ａ１，Ａ２，Ａ３の新旧の
関係が変わったので、ステップ７に示すように、破線内
のＬＲＵレジスタの状態はセットされる。この時点で
は、センスアンプ部Ａ１のデータが最も最近アクセスさ
れたことになるので、ＬＲＵ♯１の両２ビットは１に、
ＬＲＵ♯０の右ビットおよびＬＲＵ♯２の左ビットは０
にセットされる。そして、次のアクセスが継続される。

【０１２６】図１９は、図１８に示したフローチャート
に対応するタイムチャートである。図１７〜図１９を参
照して、ステップ１およびステップ２において、ＴＡＧ
の保持する行アドレスと外部行アドレスが一致すると、
センスアンプ部Ａ２のデータが読出される。信号Ｓ１ａ
＜２＞，Ｓ１ｂ＜２＞がともにＬレベルで、センスアン
プ部Ａ２がメモリセルアレイＭＣ２，ＭＣ３から分離さ
れたままの状態であると、時刻ｔ０にコラム選択線ＣＳ
Ｌ０が選択されることにより、入出力線対ＩＯ２，ＺＩ
Ｏ２にセンスアンプ部Ａ２の保持するデータが読出され
る。

【０１２７】次に、ステップ４からステップ６のリード
ミス時では、時刻ｔ１において、信号Ｓ１ｂ＜１＞がＨ
レベルとなって、ＮチャネルＭＯＳトランジスタ２４
１，２４３を介してセンスアンプ部Ａ１とメモリセルア
レイＭＣ２は接続される。そして、時刻ｔ２において、
信号ＢＬＥＱ＜１＞がＬレベルになるまで、センスアン
プ部Ａ１の保持しているデータはＮチャネルＭＯＳトラ
ンジスタ２５３によってイコライズされる。時刻ｔ３に
おいて、ワード線ＷＬ１はＨレベルとなって選択され、
ビット線対ＢＬ１，ＺＢＬ１にメモリセルからのデータ
が読出される。センスアンプ２４７で増幅され、その内
部ノードＢ１，ＺＢ１にデータは保持される。

【０１２８】データが十分増幅されてから、時刻ｔ４に
おいて、コラム選択線ＣＳＬ０が選択され、入出力線対
ＩＯ１，ＺＩＯ１にデータは読出される。

【０１２９】なお、リード、ライトの方法として、第１
の実施例で説明したライトスルー方式、第２の実施例で
示したライトコピーバック方式が適用されてもよい。

【０１３０】また、図１５に示す構成においては、たと
えばメモリセルアレイＭＣ２に対して入出力ポートが両
側にセンスアンプ部Ａ１，Ａ２の２つで構成されている
ので、２ポートから独立にリードまたはライトできるよ
うな２ポートメモリとしての機能も兼ね備えることにな
る。

【０１３１】図２０は、この発明の第５の実施例による
半導体記憶装置の特徴を示した概略ブロック図であり、
図２１は、図２０に示した回路部分の動作を説明するた
めのタイムチャートである。

【０１３２】図２０において、列アドレスバッファ２６
１に外部列アドレスＹ０〜Ｙ（ｉ−１）が入力されるた
めの入力端子が設けられている。この入力端子に外部列
アドレスＹ０〜Ｙ（ｉ−１）が入力されることにより、
列アドレスバッファ２６１は、内部列アドレスＡＹ０〜
ＡＹ（ｉ−１）を出力する。同様に、行アドレスバッフ
ァ２６２に対して外部行アドレスＸ０〜Ｘ（ｉ−１）が
入力される必要があり、そのための端子も設けられる必
要がある。また、入力バッファ２６３および出力バッフ
ァ２６４との間で入出力データの伝達を行なうための入
出力端子も設けられる必要がある。

【０１３３】この実施例においては、行アドレスバッフ
ァ２６２に外部行アドレスＸ０〜Ｘ（ｉ−１）を入力す
るための入力端子と、入力バッファ２６３および出力バ
ッファ２６４との間で入出力データの伝達を行なうため
の入出力端子と同一のものとする。その端子は、端子Ｄ
００〜Ｄ０（ｉ−１）である。この端子Ｄ００〜Ｄ０
（ｉ−１）に外部行アドレスＸ０〜Ｘ（ｉ−１）が入力
されて行アドレスバッファ２６２は、内部行アドレスＡ
Ｘ０〜ＡＸ（ｉ−１）を出力する。また、入力バッファ
２６３には、外部信号Ｅｘｔ．ＺＷＥが入力され、出力
バッファ２６４には、外部信号Ｅｘｔ．ＺＯＥが入力さ
れている。

【０１３４】図２１を参照して、リード時の外部制御信
号について説明する。外部行アドレスは、外部信号Ｅｘ
ｔ．ＺＲＡＳ信号の立下がり時のみ、入力されればよ
い。したがって、データがデータ入力端子に読出される
前および書込データが入力される前にデータ入出力端子
から行アドレスが入力されればよい。

【０１３５】このように外部行アドレスを入力するため
の端子と、入出力データのための端子とを同一にするこ
とにより、外部列アドレス端子および外部行アドレス端
子を別個に設ける必要がなくなる。したがって、その分
だけ端子数は減少する。

【０１３６】

【発明の効果】以上のように、この発明によれば、行ア
ドレスおよび列アドレスが入力される前の待機時におい
て、センスアンプとメモリセルアレイのメモリセルとが
分離されているので、センスアンプの保持するデータに
対応する行アドレスと入力される行アドレスとが一致し
た場合には、センスアンプの保持するデータをたとえば
直接読出すことができる。さらに、センスアンプの保持
するデータに対応する行アドレスと入力される行アドレ
スとが一致しない場合には、イコライズ状態にされたビ
ット線対を介して、メモリセルに保持されたデータをた
とえば読出すことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体記憶装置
の全体を示す概略ブロック図である。

【図２】図１のセンスアンプ部Ａｉ（ｉ＝０，１，…，
７）およびメモリセルアレイＭＣｉ（ｉ＝０，１，…，
７）の一例としてのセンスアンプ部Ａ０およびメモリセ
ルアレイＭＣ０の回路図、ならびにコラムデコーダ、ロ
ウ系アレイ制御回路およびロウデコーダのブロック図で
ある。

【図３】図１のタグメモリ部の回路図である。

【図４】図１のロウ系アレイ制御回路およびロウデコー
ダの回路図である。

【図５】図１のクロック発生回路の回路図である。

【図６】図１のコラムデコーダの回路図である。

【図７】図１から図６に示した回路の動作を説明するた
めのタイムチャートである。

【図８】図１から図６に示した回路の動作を図７ととも
に説明するためのタイムチャートである。

【図９】この発明の第２の実施例による半導体記憶装置
の第１の実施例と異なる部分の回路図である。

【図１０】図９に示した回路を備えた第２の実施例によ
る半導体記憶装置の動作を説明するための第１のタイム
チャートである。

【図１１】図９に示した回路を備えた第２の実施例によ
る半導体記憶装置の動作を説明するための第２のタイム
チャートである。

【図１２】図９に示した回路を備えた第２の実施例によ
る半導体記憶装置の動作を説明するための第３のタイム
チャートである。

【図１３】この発明の第３の実施例による半導体記憶装
置の主要部概略ブロック図である。

【図１４】図１３のブロック♯３の内部構成を示す回路
図である。

【図１５】この発明の第４の実施例による半導体記憶装
置の主要部概略ブロック図である。

【図１６】図１５のＬＲＵ（ＬｅａｓｔＲｅｃｎｔｌ
ｙＵｓｅｄ）レジスタを示した回路図である。

【図１７】図１５のセンスアンプ部Ａ１〜Ａ３およびメ
モリセルアレイＭＣ１〜ＭＣ３の回路図である。

【図１８】図１５に示した装置の動作を説明するための
フローチャートである。

【図１９】図１８に示したフローチャートに対応するタ
イムチャートである。

【図２０】この発明の第５の実施例による半導体記憶装
置の特徴を示す概略ブロック図である。

【図２１】図２０に示した回路部分の動作を説明するた
めのタイムチャートである。

【図２２】従来の４．５Ｍｂｉｔダイナミック（Ｄ）Ｒ
ＡＭ半導体記憶装置の概略ブロック図である。

【図２３】図２２の入出力端子ＤＱｉ（ｉ＝０，１，…
８）に対応して設けられる５１２Ｋセルアレイを示した
概略ブロック図である。

【符号の説明】

ＭＣｉメモリセルアレイＡｉセンスアンプ部ＢＬ，ＺＢＬビット線対ＷＬワード線ＩＯ，ＺＩＯ入出力線対２５コラムデコーダ２７ロウ系アレイ制御回路およびロウデコーダ２７ａロウ系アレイ制御回路２７ｂロウデコーダ２９タグメモリ部３１行アドレスバッファ３３列アドレスバッファ１７４ライト変更ビット発生回路２１７，２１９，２２１，２２３，２２５ＬＲＵレジ
スタ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが行および列方向に配
設されたメモリセルアレイと、各前記メモリセルの列方向に対応して設けられた複数の
ビット線対と、各前記メモリセルの行方向に対応して設けられた複数の
ワード線と、各前記ビット線対に接続され、かつ所定の行方向に配設
されたメモリセルに対応するデータを保持する複数のセ
ンスアンプを有するセンスアンプ部と、各前記センスアンプが保持しているデータに対応する行
アドレスと入力される行アドレスとが同じであるか否か
を判定する第１の判定手段と、各前記センスアンプに接続される入出力線対と、入力される列アドレスに応じて、各前記センスアンプを
前記入出力線対に接続するコラムデコーダと、入力される行アドレスに応じて、行方向に配設されたメ
モリセルを指定するために前記ワード線を活性化するロ
ウデコーダと、列アドレスおよび行アドレスが入力される前において、
各前記センスアンプと各前記メモリセルとを分離すると
ともに、前記ビット線対をイコライズ状態にし、さら
に、前記第１の判定手段の出力に応じて、各前記センス
アンプと各前記メモリセルとを接続するか否かを制御
し、前記ビット線対をイコライズ状態にするか否かを制
御する制御手段とを備えた、半導体記憶装置。
【請求項２】前記制御手段は、前記第１の判定手段が
読出のために入力される行アドレスと各前記センスアン
プに保持されているデータに対応する行アドレスとが同
じであると判定したことに応じて、各前記センスアンプ
と各前記メモリセルとを分離するとともに、前記ビット
線対をイコライズ状態にし、前記コラムデコーダは、各前記センスアンプと前記入出
力線対とを接続する、請求項１記載の半導体記憶装置。
【請求項３】前記制御手段は、前記第１の判定手段が
読出のために入力される行アドレスと各前記センスアン
プに保持されているデータに対応する行アドレスとが異
なると判定したことに応じて、各前記センスアンプと各
前記メモリセルとを接続し、前記コラムデコーダは、各前記センスアンプと前記入出
力線対とを接続する、請求項１記載の半導体記憶装置。
【請求項４】前記制御手段は、前記第１の判定手段が
書込のために入力される行アドレスと各前記センスアン
プに保持されているデータに対応する行アドレスとが同
じであるまたは異なると判定したことに応じて、各前記
センスアンプと各前記メモリセルとを接続し、前記コラムデコーダは、各前記センスアンプと前記入出
力線対とを接続する、請求項１記載の半導体記憶装置。
【請求項５】前記制御手段は、前記第１の判定手段が
書込のために入力される行アドレスと各前記センスアン
プに保持されているデータに対応する行アドレスとが同
じであると判定したことに応じて、各前記センスアンプ
と各前記メモリセルとを分離するとともに、前記ビット
線対をイコライズ状態にし、前記コラムデコーダは、各前記センスアンプと前記入出
力線対とを接続する、請求項１記載の半導体記憶装置。
【請求項６】さらに、各前記センスアンプに保持され
ているデータと各前記メモリセルに保持されているデー
タとが同じであるか否かを判定する第２の判定手段とを
備え、前記制御手段は、前記第１の判定手段が書込または読出
のために入力される行アドレスと各前記センスアンプに
保持されているデータに対応する行アドレスとが異なる
と判定したことに応じて、かつ前記第２の判定手段が各
前記センスアンプに保持されているデータと各前記メモ
リセルに保持されているデータとが同じであると判定し
たことに応じて、各前記センスアンプと各前記メモリセ
ルとを接続し、前記コラムデコーダは、各前記センスアンプと前記入出
力線対とを接続する、請求項１または５記載の半導体記
憶装置。
【請求項７】前記制御手段は、各前記メモリセルおよ
び各前記センスアンプに対してデータの書込または読出
が行なわれた後、各前記センスアンプと各前記メモリセ
ルとを分離するとともに、前記ビット線対をイコライズ
状態にする、請求項６記載の半導体記憶装置。
【請求項８】さらに、各前記センスアンプに保持され
ているデータと各前記メモリセルに保持されているデー
タとが同じであるか否かを判定する第２の判定手段とを
備え、前記制御手段は、前記第１の判定手段が書込または読出
のために入力される行アドレスと各前記センスアンプに
保持されているデータに対応する行アドレスとが異なる
と判定したことに応じて、かつ前記第２の判定手段が各
前記センスアンプに保持されているデータと各前記メモ
リセルに保持されているデータとが異なると判定したこ
とに応じて、各前記センスアンプと各前記メモリセルと
を接続し、各前記センスアンプに保持されたデータを各
前記メモリセルに書込む、請求項１または５記載の半導
体記憶装置。
【請求項９】前記制御手段は、各前記センスアンプに
保持されたデータが各前記メモリセルに書込まれた後、
各前記センスアンプと前記書込または読出のために入力
される行アドレスに対応したメモリセルとを接続し、前記コラムデコーダは、各前記センスアンプと前記入出
力線対とを接続する、請求項８記載の半導体記憶装置。
【請求項１０】前記センスアンプ部に対して隣接して
複数の前記メモリセルアレイが設けられる、請求項１か
ら９いずれかに記載の半導体記憶装置。
【請求項１１】前記センスアンプ部は、隣接して設け
られた複数のメモリセルアレイのいずれかのデータを保
持する、請求項１０記載の半導体記憶装置。
【請求項１２】複数の前記メモリセルアレイのそれぞ
れの間に、共有される前記センスアンプ部が隣接して設
けられる、請求項１から９いずれかに記載の半導体記憶
装置。
【請求項１３】前記センスアンプ部は、共有されるメ
モリセルアレイのいずれかのデータを保持できる、請求
項１２記載の半導体記憶装置。
【請求項１４】さらに、各前記メモリセルアレイに近
接して、かつ共有される複数のセンスアンプ部のうち最
近アクセスされたセンスアンプ部を判定する第３の判定
手段とを備え、前記第３の判定手段が最近アクセスされていないと判定
したセンスアンプ部に各前記メモリセルアレイのデータ
が書込まれる、請求項１３記載の半導体記憶装置。
【請求項１５】さらに、外部行アドレスが入力される
行アドレスバッファと、入出力データが入出力される入出力バッファと、前記行アドレスバッファに外部行アドレスを入力するた
めの入力端子と、前記入出力バッファに入出力データを入出力するための
入出力端子とを備え、前記入力端子と前記入出力端子は、同じである、請求項
１から１４いずれかに記載の半導体記憶装置。