JP2525455B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2525455B2 JP2525455B2 JP63130361A JP13036188A JP2525455B2 JP 2525455 B2 JP2525455 B2 JP 2525455B2 JP 63130361 A JP63130361 A JP 63130361A JP 13036188 A JP13036188 A JP 13036188A JP 2525455 B2 JP2525455 B2 JP 2525455B2
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体メモリ装置、特に、ロウ・プリ・デコード信号
を用いてワード線を選択する、例えばワード線のレベル
を立ち上げる、時のタイミングを決定する技術に関し、 ワード線選択の際の誤動作を防止すると共にアクセス
時間の無駄を無くし、同時にチップ上に占める全体の面
積を抑制することを目的とし、 複数のワード線およびビット線の交差部にメモリセル
を備えたセルアレイと、ロウアドレス信号に応答してプ
リ・デコードを行い、該信号の所定ビット数の論理レベ
ルの組み合わせに応じた数の信号群単位で複数のロウ・
プリ・デコード信号を出力するロウ・プリ・デコーダ
と、ロウ・プリ・デコード配線と、前記信号群単位の複
数のロウ・プリ・デコード信号のそれぞれにおける１つ
の信号に応答して前記複数のワード線のいずれかを選択
するロウ・メイン・デコーダと、該ロウ・メイン・デコ
ーダと同じ論理段数で且つ同じゲート長およびゲート幅
をもつトランジスタを有し、前記ロウ・プリ・デコード
配線上に前記信号群単位の複数のロウ・プリ・デコード
信号が出力された時に、該信号のうち最も遅く到達する
信号群に応答して該ロウ・メイン・デコーダのデコード
機能をシミュレートする疑似ロウデコーダと、前記ロウ
・メイン・デコーダが選択するワード線のレベルを所定
レベルに駆動するワード線ドライバとを具備し、前記疑
似ロウデコーダを動作させることにより前記ワード線ド
ライバの動作を開始させるように構成する。
を用いてワード線を選択する、例えばワード線のレベル
を立ち上げる、時のタイミングを決定する技術に関し、 ワード線選択の際の誤動作を防止すると共にアクセス
時間の無駄を無くし、同時にチップ上に占める全体の面
積を抑制することを目的とし、 複数のワード線およびビット線の交差部にメモリセル
を備えたセルアレイと、ロウアドレス信号に応答してプ
リ・デコードを行い、該信号の所定ビット数の論理レベ
ルの組み合わせに応じた数の信号群単位で複数のロウ・
プリ・デコード信号を出力するロウ・プリ・デコーダ
と、ロウ・プリ・デコード配線と、前記信号群単位の複
数のロウ・プリ・デコード信号のそれぞれにおける１つ
の信号に応答して前記複数のワード線のいずれかを選択
するロウ・メイン・デコーダと、該ロウ・メイン・デコ
ーダと同じ論理段数で且つ同じゲート長およびゲート幅
をもつトランジスタを有し、前記ロウ・プリ・デコード
配線上に前記信号群単位の複数のロウ・プリ・デコード
信号が出力された時に、該信号のうち最も遅く到達する
信号群に応答して該ロウ・メイン・デコーダのデコード
機能をシミュレートする疑似ロウデコーダと、前記ロウ
・メイン・デコーダが選択するワード線のレベルを所定
レベルに駆動するワード線ドライバとを具備し、前記疑
似ロウデコーダを動作させることにより前記ワード線ド
ライバの動作を開始させるように構成する。
本発明は、半導体メモリ装置に関し、特に、ロウ・プ
リ・デコード信号を用いてワード線を選択する、例えば
ワード線のレベルを立ち上げる、時のタイミングを決定
する技術に関する。
リ・デコード信号を用いてワード線を選択する、例えば
ワード線のレベルを立ち上げる、時のタイミングを決定
する技術に関する。
DRAM、SRAM等の半導体メモリ装置においては、アドレ
ス信号の所定ビット数の論理レベルの組み合わせに基づ
いて予めロウ・プリ・デコーダによってプリ・デコード
を行い、それによってロウ・プリ・デコード信号を発生
させ、ロウ・メイン・デコーダによって該ロウ・プリ・
デコード信号に基づくワード線を選択するためのメイン
・デコードを行う一方で、ロウ・プリ・デコード信号に
基づいてワード線ドライバを動作させ、それによってロ
ウ・メイン・デコーダによるメイン・デコードを完了さ
せる、すなわち選択されるべきワード線のレベルを立ち
上げる、ことが行われている。
ス信号の所定ビット数の論理レベルの組み合わせに基づ
いて予めロウ・プリ・デコーダによってプリ・デコード
を行い、それによってロウ・プリ・デコード信号を発生
させ、ロウ・メイン・デコーダによって該ロウ・プリ・
デコード信号に基づくワード線を選択するためのメイン
・デコードを行う一方で、ロウ・プリ・デコード信号に
基づいてワード線ドライバを動作させ、それによってロ
ウ・メイン・デコーダによるメイン・デコードを完了さ
せる、すなわち選択されるべきワード線のレベルを立ち
上げる、ことが行われている。
この場合、ロウ・プリ・デコード信号が出力されてか
らワード線ドライバが動作を開始するまでには所定の待
ち時間が必要とされる。この待ち時間は、ロウ・プリ・
デコード信号に応答してロウ・メイン・デコードがメイ
ン・デコードを完了させるまでの時間に相当する。従来
の１つの方式では、その待ち時間は、遅延用インバータ
列によって実現され、具体的には、ロウ・プリ・デコー
ド信号からワード線ドライバに至る論理段数等をチップ
上で適宜設定することにより、実現されている。
らワード線ドライバが動作を開始するまでには所定の待
ち時間が必要とされる。この待ち時間は、ロウ・プリ・
デコード信号に応答してロウ・メイン・デコードがメイ
ン・デコードを完了させるまでの時間に相当する。従来
の１つの方式では、その待ち時間は、遅延用インバータ
列によって実現され、具体的には、ロウ・プリ・デコー
ド信号からワード線ドライバに至る論理段数等をチップ
上で適宜設定することにより、実現されている。
しかしながらこの方式によれば、プロセス・温度のば
らつき等により、常に最適な遅延時間を実現することは
困難である。従って、その待ち時間が本来必要とされる
時間よりも短すぎると、ワード線選択の際に本来選択さ
れるべきワード線と異なる別のワード線が誤って選択さ
れるという問題が生じる。逆に、その待ち時間が本来必
要とされる時間よりも長すぎると、アクセス時間が不必
要に長くなるという不都合が生じる。
らつき等により、常に最適な遅延時間を実現することは
困難である。従って、その待ち時間が本来必要とされる
時間よりも短すぎると、ワード線選択の際に本来選択さ
れるべきワード線と異なる別のワード線が誤って選択さ
れるという問題が生じる。逆に、その待ち時間が本来必
要とされる時間よりも長すぎると、アクセス時間が不必
要に長くなるという不都合が生じる。
本発明は、上述した従来技術における課題に鑑み創作
されたもので、ワード線選択の際の誤動作を防止すると
共にアクセス時間の無駄を無くし、同時にチップ上に占
める全体の面積を抑制することができる半導体メモリ装
置を提供することを目的としている。
されたもので、ワード線選択の際の誤動作を防止すると
共にアクセス時間の無駄を無くし、同時にチップ上に占
める全体の面積を抑制することができる半導体メモリ装
置を提供することを目的としている。
上述した従来技術における課題は、ロウ・メイン・デ
コーダによるデコード機能をシミュレートする他の回路
（疑似ロウデコーダ）を設け、この疑似ロウデコーダを
動作させることによりワード線ドライバの動作開始のタ
イミングを決定し、また、疑似ロウデコーダの入力とな
るロウ・プリ・デコード信号の配線をロウ・メイン・デ
コーダ用のものと共用することにより、解決される。
コーダによるデコード機能をシミュレートする他の回路
（疑似ロウデコーダ）を設け、この疑似ロウデコーダを
動作させることによりワード線ドライバの動作開始のタ
イミングを決定し、また、疑似ロウデコーダの入力とな
るロウ・プリ・デコード信号の配線をロウ・メイン・デ
コーダ用のものと共用することにより、解決される。
従って、本発明によれば、複数のワード線およびビッ
ト線の交差部にメモリセルを備えたセルアレイと、ロウ
アドレス信号に応答してプリ・デコードを行い、該信号
の所定ビット数の論理レベルの組み合わせに応じた数の
信号群単位で複数のロウ・プリ・デコード信号を出力す
るロウ・プリ・デコーダと、前記信号群単位の複数のロ
ウ・プリ・デコード信号を取り出すためのロウ・プリ・
デコード配線と、前記信号群単位の複数のロウ・プリ・
デコード信号のそれぞれにおける１つの信号に応答して
前記複数のワード線のいずれかを選択するためのメイン
・デコードを行うロウ・メイン・デコーダと、該ロウ・
メイン・デコーダと同じ論理段数で且つ同じゲート長お
よびゲート幅をもつトランジスタを有し、前記ロウ・プ
リ・デコード配線上に前記信号群単位の複数のロウ・プ
リ・デコード信号が出力された時に、該信号のうち最も
遅く到達する信号群に応答して該ロウ・メイン・デコー
ダのデコード機能をシミュレートする疑似ロウデコーダ
と、前記ロウ・メイン・デコーダが選択するワード線の
レベルを所定レベルに駆動するワード線ドライバとを具
備し、前記疑似ロウデコーダが動作することにより前記
ワード線ドライバの動作が開始されるようになっている
ことを特徴とする半導体メモリ装置が提供される。
ト線の交差部にメモリセルを備えたセルアレイと、ロウ
アドレス信号に応答してプリ・デコードを行い、該信号
の所定ビット数の論理レベルの組み合わせに応じた数の
信号群単位で複数のロウ・プリ・デコード信号を出力す
るロウ・プリ・デコーダと、前記信号群単位の複数のロ
ウ・プリ・デコード信号を取り出すためのロウ・プリ・
デコード配線と、前記信号群単位の複数のロウ・プリ・
デコード信号のそれぞれにおける１つの信号に応答して
前記複数のワード線のいずれかを選択するためのメイン
・デコードを行うロウ・メイン・デコーダと、該ロウ・
メイン・デコーダと同じ論理段数で且つ同じゲート長お
よびゲート幅をもつトランジスタを有し、前記ロウ・プ
リ・デコード配線上に前記信号群単位の複数のロウ・プ
リ・デコード信号が出力された時に、該信号のうち最も
遅く到達する信号群に応答して該ロウ・メイン・デコー
ダのデコード機能をシミュレートする疑似ロウデコーダ
と、前記ロウ・メイン・デコーダが選択するワード線の
レベルを所定レベルに駆動するワード線ドライバとを具
備し、前記疑似ロウデコーダが動作することにより前記
ワード線ドライバの動作が開始されるようになっている
ことを特徴とする半導体メモリ装置が提供される。
上述した構成によれば、疑似ロウデコーダはロウ・メ
イン・デコーダと同じ動作を行い、しかも該疑似ロウデ
コーダの出力に応答してワード線ドライバの動作が開始
されるようになっている。つまり、ロウ・プリ・デコー
ド信号が出力されてからワード線ドライバが動作を開始
するまでに必要とされる時間（待ち時間）は、疑似ロウ
デコーダの動作に依存して決定される。従って、プロセ
ス、温度のばらつき等に影響されることなく常に最適な
待ち時間を実現することができ、それによって、ワード
線選択の際の誤動作の可能性を排除し、アクセス時間の
無駄を無くすことが可能となる。
イン・デコーダと同じ動作を行い、しかも該疑似ロウデ
コーダの出力に応答してワード線ドライバの動作が開始
されるようになっている。つまり、ロウ・プリ・デコー
ド信号が出力されてからワード線ドライバが動作を開始
するまでに必要とされる時間（待ち時間）は、疑似ロウ
デコーダの動作に依存して決定される。従って、プロセ
ス、温度のばらつき等に影響されることなく常に最適な
待ち時間を実現することができ、それによって、ワード
線選択の際の誤動作の可能性を排除し、アクセス時間の
無駄を無くすことが可能となる。
また、チップ上で配線領域が占めるスペースはその他
の回路等が占めるスペースに比して比較的大きいことは
知られている。本発明の構成では、疑似ロウデコーダの
回路分だけスペースを必要とするが、該回路の入力とな
るロウ・プリ・デコード信号の配線はロウ・メイン・デ
コーダ用のものと共用されているので、新しく信号配線
領域を設ける必要がない。従って、チップ上に占める装
置全体の面積を相対的に抑制することができる。
の回路等が占めるスペースに比して比較的大きいことは
知られている。本発明の構成では、疑似ロウデコーダの
回路分だけスペースを必要とするが、該回路の入力とな
るロウ・プリ・デコード信号の配線はロウ・メイン・デ
コーダ用のものと共用されているので、新しく信号配線
領域を設ける必要がない。従って、チップ上に占める装
置全体の面積を相対的に抑制することができる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図には本発明の一実施例としての半導体メモリ装
置の全体構成が概略的に示される。
置の全体構成が概略的に示される。
同図において、１は複数のワード線WLおよびビット線
BLの交差部にメモリセルMC、例えば１トランジスタ・１
キャパシタのダイナミック型セルを備えたセルアレイ
（MCA）、２はロウアドレス信号RAに応答してプリ・デ
コードを行うロウ・プリ・デコーダ、３はロウ・プリ・
デコーダから出力されるロウ・プリ・デコード信号を取
り出すためのロウ・プリ・デコード配線（ハッチングで
示されている部分）、４はロウ・プリ・デコード配線上
の所定の複数の信号の組み合わせに応答して複数のワー
ド線のいずれかを選択するロウ・メイン・デコード（RM
D）、５はロウ・メイン・デコーダと等価的に構成され
た疑似ロウデコーダ（PS・RD）、６は疑似ロウデコーダ
の出力に応答して動作を開始し、ロウ・メイン・デコー
ダを介して選択ワード線のレベルを所定レベルに駆動す
るワード線ドライバ（WD）、７はコラムアドレス信号CA
に応答して複数のビット線のいずれかを選択し、また、
選択セルからデータを読出す時に該データのレベルを増
幅するコラムデコーダおよびセンス増幅回路（CDおよび
S/A）、をそれぞれ示す。
BLの交差部にメモリセルMC、例えば１トランジスタ・１
キャパシタのダイナミック型セルを備えたセルアレイ
（MCA）、２はロウアドレス信号RAに応答してプリ・デ
コードを行うロウ・プリ・デコーダ、３はロウ・プリ・
デコーダから出力されるロウ・プリ・デコード信号を取
り出すためのロウ・プリ・デコード配線（ハッチングで
示されている部分）、４はロウ・プリ・デコード配線上
の所定の複数の信号の組み合わせに応答して複数のワー
ド線のいずれかを選択するロウ・メイン・デコード（RM
D）、５はロウ・メイン・デコーダと等価的に構成され
た疑似ロウデコーダ（PS・RD）、６は疑似ロウデコーダ
の出力に応答して動作を開始し、ロウ・メイン・デコー
ダを介して選択ワード線のレベルを所定レベルに駆動す
るワード線ドライバ（WD）、７はコラムアドレス信号CA
に応答して複数のビット線のいずれかを選択し、また、
選択セルからデータを読出す時に該データのレベルを増
幅するコラムデコーダおよびセンス増幅回路（CDおよび
S/A）、をそれぞれ示す。
疑似ロウデコーダ５は、ロウ・メイン・デコーダ４と
同じ論理段数で且つ同じゲート長およびゲート幅をもつ
トランジスタを有しており、後で詳述するようにロウ・
プリ・デコード配線３上に信号群単位の複数のロウ・プ
リ・デコード信号が出力された時に、該信号のうち最も
遅く到達する信号群に応答してロウ・メイン・デコーダ
４のデコード機能をシミュレートする機能を有してい
る。
同じ論理段数で且つ同じゲート長およびゲート幅をもつ
トランジスタを有しており、後で詳述するようにロウ・
プリ・デコード配線３上に信号群単位の複数のロウ・プ
リ・デコード信号が出力された時に、該信号のうち最も
遅く到達する信号群に応答してロウ・メイン・デコーダ
４のデコード機能をシミュレートする機能を有してい
る。
次に、第１図における主要部の具体的な一構成例につ
いて第２図を参照しながら説明する。
いて第２図を参照しながら説明する。
第２図は、第１図の構成においてブロック分割された
うちの１ブロック分の回路構成を示すもので、説明の簡
単化のため、ロウアドレス信号RAが６ビットの場合を示
している。
うちの１ブロック分の回路構成を示すもので、説明の簡
単化のため、ロウアドレス信号RAが６ビットの場合を示
している。
第２図において、2A〜2Cはロウ・プリ・デコーダであ
って、それぞれ２ビットのロウアドレス信号A0,A1、A2,
A3、A4,A5の各ビットの論理レベルの組み合わせに応答
し、それぞれ４種類のプリ・ロウデコード信号φ00〜φ
03、φ10〜φ13、φ20〜φ23を出力する。この場合、４
つの信号からなる各信号群において、選択時には１つの
信号のみが“H"レベルとなり、他の３つの信号について
は“L"レベルとなるようにプリ・デコードが行われる。
例えばアドレスビットA0,A1,A2,A3,A4,A5がそれぞれ
“L"、“L"、“L"、“H"、“H"、“L"の時は、プリ・ロ
ウデコード信号としてφ00、φ11およびφ22のみが“H"
レベルとなる。
って、それぞれ２ビットのロウアドレス信号A0,A1、A2,
A3、A4,A5の各ビットの論理レベルの組み合わせに応答
し、それぞれ４種類のプリ・ロウデコード信号φ00〜φ
03、φ10〜φ13、φ20〜φ23を出力する。この場合、４
つの信号からなる各信号群において、選択時には１つの
信号のみが“H"レベルとなり、他の３つの信号について
は“L"レベルとなるようにプリ・デコードが行われる。
例えばアドレスビットA0,A1,A2,A3,A4,A5がそれぞれ
“L"、“L"、“L"、“H"、“H"、“L"の時は、プリ・ロ
ウデコード信号としてφ00、φ11およびφ22のみが“H"
レベルとなる。
ロウ・メイン・デコーダ４は、２つのｐチャネル型MO
Sトランジスタ41および42と、５つのｎチャネル型MOSト
ランジスタ43〜47と、インバータ48とから構成されてい
る。
Sトランジスタ41および42と、５つのｎチャネル型MOSト
ランジスタ43〜47と、インバータ48とから構成されてい
る。
トランジスタ43〜45は直列に接続され、トランジスタ
43のソースは電源ラインVss（0V）に接続されている。
トランジスタ45のドレインは、並列接続されたトランジ
スタ41および42を介して電源ラインVcc（5V）に接続さ
れると共に、インバータ48の入力端に接続されている。
トランジスタ43〜45のゲートはそれぞれ、ロウ・プリ・
デコード配線３の各信号群のうちの１つの信号線（図示
の例ではφ00、φ11およびφ22の３つの信号に対応する
信号線）に接続されている。
43のソースは電源ラインVss（0V）に接続されている。
トランジスタ45のドレインは、並列接続されたトランジ
スタ41および42を介して電源ラインVcc（5V）に接続さ
れると共に、インバータ48の入力端に接続されている。
トランジスタ43〜45のゲートはそれぞれ、ロウ・プリ・
デコード配線３の各信号群のうちの１つの信号線（図示
の例ではφ00、φ11およびφ22の３つの信号に対応する
信号線）に接続されている。
一方、トランジスタ41のゲートには、図示はしない
が、スタンバイ時に“H"レベルとなり、アクティブ時に
“L"レベルとなるプリチャージ信号φ１が入力されるよ
うになっている。インバータ48の出力端（出力信号をV2
とする）は、トランジスタ42のゲートに接続されると共
に、トランジスタ46を介してトランジスタ47のゲートに
接続されている。トランジスタ46のゲートには該トラン
ジスタがオンする程度のレベルの信号φ２が入力され
る。トランジスタ47のソースはワード線ドライバ６の出
力端に接続され、ドレインはワード線に接続されてい
る。トランジスタ47は、“H"レベルのゲート信号（V1と
する）に応答し、ワード線ドライバから出力される“H"
レベルの信号φ３をワード線側に伝達し、ワード線のレ
ベルを立ち上げる機能を有している。このワード線側に
伝達される信号をφ４とする。
が、スタンバイ時に“H"レベルとなり、アクティブ時に
“L"レベルとなるプリチャージ信号φ１が入力されるよ
うになっている。インバータ48の出力端（出力信号をV2
とする）は、トランジスタ42のゲートに接続されると共
に、トランジスタ46を介してトランジスタ47のゲートに
接続されている。トランジスタ46のゲートには該トラン
ジスタがオンする程度のレベルの信号φ２が入力され
る。トランジスタ47のソースはワード線ドライバ６の出
力端に接続され、ドレインはワード線に接続されてい
る。トランジスタ47は、“H"レベルのゲート信号（V1と
する）に応答し、ワード線ドライバから出力される“H"
レベルの信号φ３をワード線側に伝達し、ワード線のレ
ベルを立ち上げる機能を有している。このワード線側に
伝達される信号をφ４とする。
ロウ・メイン・デコーダ４は、３つのプリ・ロウデコ
ード信号φ00、φ11およびφ22に応答して否定論理積
（NAND）の論理を実行する。従って、各信号φ00、φ11
およびφ22の論理レベルがすべて“H"レベルの時にの
み、インバータ48の入力端がVssのレベル（“L"レベ
ル）にひき下げられる。この時、インバータ48の出力信
号V2は“H"レベルとなり、その信号は、トランジスタ46
を介してワード線ドライブ用のトランジスタ47のゲート
に印加される。この時点で、ワード線のレベルが立ち上
がる（ワード線の選択）。
ード信号φ00、φ11およびφ22に応答して否定論理積
（NAND）の論理を実行する。従って、各信号φ00、φ11
およびφ22の論理レベルがすべて“H"レベルの時にの
み、インバータ48の入力端がVssのレベル（“L"レベ
ル）にひき下げられる。この時、インバータ48の出力信
号V2は“H"レベルとなり、その信号は、トランジスタ46
を介してワード線ドライブ用のトランジスタ47のゲート
に印加される。この時点で、ワード線のレベルが立ち上
がる（ワード線の選択）。
疑似ロウデコーダ５は、２つのｐチャネル型MOSトラ
ンジスタ51および52と、７つのｎチャネル型MOSランジ
スタ53A,53B,53C,53D,54,55および56と、インバータ57
とから構成されている。
ンジスタ51および52と、７つのｎチャネル型MOSランジ
スタ53A,53B,53C,53D,54,55および56と、インバータ57
とから構成されている。
トランジスタ53A〜53Dは並列に接続され、各トランジ
スタのソース側は電源ラインVssに接続され、ドレイン
側は、トランジスタ54、トランジスタ55、および、並列
接続されたトランジスタ51および52を介して電源ライン
Vccに接続されている。トランジスタ55のドレインはイ
ンバータ57の入力端に接続されている。トランジスタ53
A,53B,53Cおよび53Dのゲートはそれぞれ、プリ・ロウデ
コード配線３上に出力された信号群単位の複数のロウ・
プリ・デコード信号のうちで最も遅く到達する信号群に
対応のライン（図示の例ではφ20〜φ23の４つの信号に
対応する信号線）に接続されている。また、トランジス
タ51のゲートにはプリチャージ信号φ１が入力され、ト
ランジスタ54および55のゲートには該トランジスタがオ
ンする程度のレベルの信号φ６が入力される。インバー
タ57の出力端は、トランジスタ52のゲートに接続される
と共に、トランジスタ56を介してワード線ドライバ６に
接続されている。トランジスタ56のゲートにはトランジ
スタ46と同じ信号φ２が入力される。トランジスタ56の
ドレイン側の信号をφ５とする。
スタのソース側は電源ラインVssに接続され、ドレイン
側は、トランジスタ54、トランジスタ55、および、並列
接続されたトランジスタ51および52を介して電源ライン
Vccに接続されている。トランジスタ55のドレインはイ
ンバータ57の入力端に接続されている。トランジスタ53
A,53B,53Cおよび53Dのゲートはそれぞれ、プリ・ロウデ
コード配線３上に出力された信号群単位の複数のロウ・
プリ・デコード信号のうちで最も遅く到達する信号群に
対応のライン（図示の例ではφ20〜φ23の４つの信号に
対応する信号線）に接続されている。また、トランジス
タ51のゲートにはプリチャージ信号φ１が入力され、ト
ランジスタ54および55のゲートには該トランジスタがオ
ンする程度のレベルの信号φ６が入力される。インバー
タ57の出力端は、トランジスタ52のゲートに接続される
と共に、トランジスタ56を介してワード線ドライバ６に
接続されている。トランジスタ56のゲートにはトランジ
スタ46と同じ信号φ２が入力される。トランジスタ56の
ドレイン側の信号をφ５とする。
疑似ロウデコーダ５は、メイン・ロウデコーダ４の構
成と比較すれば分かるように、同じ論理段数のトランジ
スタ（図示の例ではトランジスタ43、44および45と、ト
ランジスタ53A（またはトランジスタ53B〜53D）、54お
よび55とが対応している）を有している。しかも、対応
するトランジスタは同じゲート長およびゲート幅をもっ
ているので、疑似ロウデコーダ５はメイン・ロウデコー
ダ４のデコード機能をシミュレートすることができる。
成と比較すれば分かるように、同じ論理段数のトランジ
スタ（図示の例ではトランジスタ43、44および45と、ト
ランジスタ53A（またはトランジスタ53B〜53D）、54お
よび55とが対応している）を有している。しかも、対応
するトランジスタは同じゲート長およびゲート幅をもっ
ているので、疑似ロウデコーダ５はメイン・ロウデコー
ダ４のデコード機能をシミュレートすることができる。
第３図（ａ）および（ｂ）にはそれぞれ、メイン・ロ
ウデコーダ４、疑似ロウデコーダ５における各信号の動
作タイミングが示される。
ウデコーダ４、疑似ロウデコーダ５における各信号の動
作タイミングが示される。
同図に示されるように、プリチャージ信号φ１が“H"
レベルになった後、ロウ・プリ・デコード信号φ00およ
びφ11が“H"レベルとなり、若干遅れてプリ・ロウデコ
ード信号φ22が“H"レベルとなる。この時点で、インバ
ータ48および57の入力端のレベルは同時にVssのレベル
（“L"レベル）にひき下げられる。これによってインバ
ータの出力端は“H"レベルとなり、それぞれトランジス
タ46、56のドレイン側、すなわち信号V1、φ５のレベル
は“H"レベルとなる。
レベルになった後、ロウ・プリ・デコード信号φ00およ
びφ11が“H"レベルとなり、若干遅れてプリ・ロウデコ
ード信号φ22が“H"レベルとなる。この時点で、インバ
ータ48および57の入力端のレベルは同時にVssのレベル
（“L"レベル）にひき下げられる。これによってインバ
ータの出力端は“H"レベルとなり、それぞれトランジス
タ46、56のドレイン側、すなわち信号V1、φ５のレベル
は“H"レベルとなる。
信号V1が“H"レベルになると、トランジスタ47がオン
し得る状態となる。つまり、信号φ３のレベルが“H"レ
ベルであれば、そのレベルをワード線側に伝達して該ワ
ード線のレベルを立ち上げることができる。従って、信
号V1が“H"レベルになった時点でメイン・ロウデコーダ
のデコードが完了する。このデコード完了のタイミング
は、プリ・ロウデコード配線３上に出力された信号群単
位の複数のプリ・ロウデコード信号のうちで最も遅く到
達する信号群に含まれる信号φ22の到達時間によって決
まるので、疑似ロウデコーダ側の出力信号φ５が“H"レ
ベルになるタイミングと同じはずである。それ故、この
信号φ５によってワード線ドライバ６を動作させるよう
にすれば、メイン・ロウデコーダ側ではデコードが完了
しているので、ワード線選択の際の誤動作の可能性を完
全に排除することができる。
し得る状態となる。つまり、信号φ３のレベルが“H"レ
ベルであれば、そのレベルをワード線側に伝達して該ワ
ード線のレベルを立ち上げることができる。従って、信
号V1が“H"レベルになった時点でメイン・ロウデコーダ
のデコードが完了する。このデコード完了のタイミング
は、プリ・ロウデコード配線３上に出力された信号群単
位の複数のプリ・ロウデコード信号のうちで最も遅く到
達する信号群に含まれる信号φ22の到達時間によって決
まるので、疑似ロウデコーダ側の出力信号φ５が“H"レ
ベルになるタイミングと同じはずである。それ故、この
信号φ５によってワード線ドライバ６を動作させるよう
にすれば、メイン・ロウデコーダ側ではデコードが完了
しているので、ワード線選択の際の誤動作の可能性を完
全に排除することができる。
また、遅延用インバータ列を用いた場合のようにプロ
セス、温度のばらつき等を考慮して不必要な遅延をとる
必要もないので、アクセス時間の無駄を無くすことがで
きる。さらに、ロウ・プリ・デコード配線３を疑似ロウ
デコーダ用とロウ・メイン・デコーダ用とで共用してお
り、新しく信号配線領域を設ける必要がないので、チッ
プ上に占める装置全体の面積を相対的に抑制することが
可能となる。
セス、温度のばらつき等を考慮して不必要な遅延をとる
必要もないので、アクセス時間の無駄を無くすことがで
きる。さらに、ロウ・プリ・デコード配線３を疑似ロウ
デコーダ用とロウ・メイン・デコーダ用とで共用してお
り、新しく信号配線領域を設ける必要がないので、チッ
プ上に占める装置全体の面積を相対的に抑制することが
可能となる。
以上説明したように本発明の半導体メモリ装置によれ
ば、ワード線選択の際の誤動作を防止すると共にアクセ
ス時間の無駄を無くすことができ、同時にチップ上に占
める全体の面積を抑制することもできる。
ば、ワード線選択の際の誤動作を防止すると共にアクセ
ス時間の無駄を無くすことができ、同時にチップ上に占
める全体の面積を抑制することもできる。
第１図は本発明の一実施例としての半導体メモリ装置の
全体構成を概略的に示した図、 第２図は第１図における主要部の具体的な一構成例を示
す回路図、 第３図（ａ）および（ｂ）は第２図回路によるアクセス
動作を説明するための動作タイミング図、 である。 （符号の説明） １……セルアレイ、２、2A〜2C……ロウ・プリ・デコー
ダ、３……ロウ・プリ・デコード配線、４……ロウ・メ
イン・デコーダ、５……疑似ロウデコーダ、６……ワー
ド線ドライバ、WL……ワード線、BL……ビット線、MC…
…メモリセル、RA……ロウアドレス信号、φ00〜φ03、
φ10〜φ13、φ20〜φ23……ロウ・プリ・デコード信
号。
全体構成を概略的に示した図、 第２図は第１図における主要部の具体的な一構成例を示
す回路図、 第３図（ａ）および（ｂ）は第２図回路によるアクセス
動作を説明するための動作タイミング図、 である。 （符号の説明） １……セルアレイ、２、2A〜2C……ロウ・プリ・デコー
ダ、３……ロウ・プリ・デコード配線、４……ロウ・メ
イン・デコーダ、５……疑似ロウデコーダ、６……ワー
ド線ドライバ、WL……ワード線、BL……ビット線、MC…
…メモリセル、RA……ロウアドレス信号、φ00〜φ03、
φ10〜φ13、φ20〜φ23……ロウ・プリ・デコード信
号。
Claims (1)
- 【請求項１】複数のワード線（WL）およびビット線（B
L）の交差部にメモリセル（MC）を備えたセルアレイ
（１）と、 ロウアドレス信号（RA）に応答してプリ・デコードを行
い、該信号の所定ビット数の論理レベルの組み合わせに
応じた数の信号群単位で複数のロウ・プリ・デコード信
号（φ00〜φ03；φ10〜φ13；φ20〜φ23）を出力する
ロウ・プリ・デコーダ（2;2A〜2C）と、 前記信号群単位の複数のロウ・プリ・デコード信号を取
り出すためのロウ・プリ・デコード配線（３）と、 前記信号群単位の複数のロウ・プリ・デコード信号のそ
れぞれにおける１つの信号に応答して前記複数のワード
線のいずれかを選択するためのメイン・デコードを行う
ロウ・メイン・デコーダ（４）と、 該ロウ・メイン・デコーダと同じ論理段数で且つ同じゲ
ート長およびゲート幅をもつトランジスタを有し、前記
ロウ・プリ・デコード配線上に前記信号群単位の複数の
ロウ・プリ・デコード信号が出力された時に、該信号の
うち最も遅く到達する信号群（φ20〜φ23）に応答して
該ロウ・メイン・デコーダのデコード機能をシミュレー
トする疑似ロウデコーダ（５）と、 前記ロウ・メイン・デコーダが選択するワード線のレベ
ルを所定レベルに駆動するワード線ドライバ（６）とを
具備し、 前記疑似ロウデコーダが動作することにより前記ワード
線ドライバの動作が開始されるようになっていることを
特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130361A JP2525455B2 (ja) | 1988-05-30 | 1988-05-30 | 半導体メモリ装置 |
| US07/355,630 US4932000A (en) | 1988-05-30 | 1989-05-23 | Semiconductor memory device having pseudo row decoder |
| EP89109502A EP0344632B1 (en) | 1988-05-30 | 1989-05-26 | Semiconductor memory device having pseudo row decoder |
| DE89109502T DE68911381D1 (de) | 1988-05-30 | 1989-05-26 | Halbleiterspeicheranordnung mit einem Pseudozeilendekodierer. |
| KR1019890007169A KR930006838B1 (ko) | 1988-05-30 | 1989-05-29 | 의사 로우 디코더를 구비한 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130361A JP2525455B2 (ja) | 1988-05-30 | 1988-05-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300494A JPH01300494A (ja) | 1989-12-04 |
| JP2525455B2 true JP2525455B2 (ja) | 1996-08-21 |
Family
ID=15032539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130361A Expired - Lifetime JP2525455B2 (ja) | 1988-05-30 | 1988-05-30 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4932000A (ja) |
| EP (1) | EP0344632B1 (ja) |
| JP (1) | JP2525455B2 (ja) |
| KR (1) | KR930006838B1 (ja) |
| DE (1) | DE68911381D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2661651B2 (ja) * | 1989-02-14 | 1997-10-08 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3299285B2 (ja) * | 1991-04-23 | 2002-07-08 | 株式会社日立製作所 | 半導体記憶装置 |
| US5386150A (en) * | 1991-11-20 | 1995-01-31 | Fujitsu Limited | Tracking pulse generator and RAM with tracking precharge pulse generator |
| KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
| KR100582357B1 (ko) * | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644189A (en) * | 1979-09-19 | 1981-04-23 | Hitachi Ltd | Semiconductor memory |
| US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPS6129488A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-05-30 JP JP63130361A patent/JP2525455B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-23 US US07/355,630 patent/US4932000A/en not_active Expired - Lifetime
- 1989-05-26 EP EP89109502A patent/EP0344632B1/en not_active Expired - Lifetime
- 1989-05-26 DE DE89109502T patent/DE68911381D1/de not_active Expired - Lifetime
- 1989-05-29 KR KR1019890007169A patent/KR930006838B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0344632A3 (en) | 1991-09-11 |
| JPH01300494A (ja) | 1989-12-04 |
| US4932000A (en) | 1990-06-05 |
| EP0344632A2 (en) | 1989-12-06 |
| DE68911381D1 (de) | 1994-01-27 |
| KR930006838B1 (ko) | 1993-07-24 |
| KR900019029A (ko) | 1990-12-22 |
| EP0344632B1 (en) | 1993-12-15 |
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