JPH0232439A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特にＣＰＵなどの論理演
算処理ブロックと同一半導体チップ上に混載されるキャ
ッシュメモリに関する。

（従来の技術） キャッシュメモリとは、ＣＰＵ　（中央演算処理ユニッ
ト）のサイクルタイムとメインメモリのアクセス時間と
の差を埋めるために両者の間に置かれ、ＣＰＵの使用効
率の向上を可能とする高速メモリのことである。第５図
は、従来のＣＰＵとキャッシュメモリとを用いたシステ
ムを示している。

即ち、ＣＰＵ１からのアドレスはセットアドレスとタグ
アドレスとからなり、セットアドレスはキャッシュメモ
リ部のロウデコーダ２に入る。このロウデコーダ２のワ
ード線駆動回路の出力によってメモリセルアレイ３のタ
グ部３ａおよびデータ部３ｂのワード線ＷＬが駆動され
、メモリセル（図示せず）が選択的に活性化される。こ
のメモリセルアレイ３のタグ部３ａのメモリセルからの
読出出力は、センスアンプ４ａによって増幅されて出力
される。この出力は前記タグアドレスと共にコンパレー
タ５に入力して比較され、両者が一致した場合には一致
出力が発生する。

また、前記メモリセルアレイ３のデータ部３ｂのメモリ
セルからの読出出力は、センスアンプ４ｂによって増幅
されて出力される。この出力はデータバッファ回路６に
入り、このデータバッファ回路６は前記−散出力により
活性化され、このバッファ出力は前記ＣＰＵＩに取込ま
れように構成されている。

次に、上記キャッシュメモリの読出時の動作を第６図を
参照して説明する。即ち、時刻Ｔａにて確定したアドレ
スＡｄｄに対応するワード線ＷＬが時刻Ｔｂにて選択さ
れ、読出動作が開始する。

時刻Ｔｃにてタグ部３ａのセンスアンプ４ａが確定デー
タを出力し、この出力が前記タグアドレスとコンパレー
タ５で比較され、両者が一致した場合には時刻Ｔｄにて
一致出力が発生しく”１”レベルになり）、時刻Ｔｅに
て前記データバッファ回路６が活性化され、このバッフ
ァ出力は正しいデータとして前記ＣＰＵＩに取込まれて
利用される。

また、上記時刻Ｔｄにて一致出力が発生しなかった場合
には、ＣＰＵＩはこのときのデータが正しくないものと
判断し、メインメモリ（図示せず）にアクセスしに行く
ことになる。

従って、上記システムにおける動作速度を決定するクリ
ティカルバスは、アドレスＡｄｄ確定−ワード線ＷＬ選
択−タグ部３ａのデータ出力−コンパレータ５の一致出
カーデータバッファ回路６のデータ出力になる。そして
、アドレスＡｄｄ確定からコンパレータ５の一致出力ま
での時間は、システムサイクルタイムの高速化に伴い、
２０ｎｓ以下が要求されることもある。

しかし、上記構成のキャッシュメモリのように、ワード
線ＷＬがタグ部３ａとデータ部３ｂとに連続して形成さ
れていると、タグ部３ａのデータに対してアクセスする
ときにデータ部３ｂのワード線部分が余分な負荷となる
ので、アドレス確定時Ｔａからワード線選択時Ｔｂまで
の時間が余分に長くなるという問題がある。特に、タグ
部３ａとデータ部３ｂとのワード線の長さを比較すると
、基本的にはデータ部３ｂの方が５〜７倍の長さであり
、このワード線がアルミニウムであってもデータ部３ｂ
のワード線部分によって数ｐＦの容量が余分に付加され
ることになり、これは上記したような高速化の要求に対
して無視できない。

（発明が解決しようとする課題） 本発明は、上記したようにタグ部のデータに対してアク
セスするときにデータ部のワード線部分が余分な負荷と
なるので、アドレス確定からワード線選択までの時間が
余分に長くなるという問題点を解決すべくなされたもの
で、メモリセルアレイのタグ部のデータに対してアクセ
スするときにデータ部のワード線部分が余分な負荷とな
らず、アドレス確定からワード線選択までの時間が短く
なり、アドレス確定からコンパレータの一致出力までの
高速化を達成できるキャッシュメモリを提供することを
目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、メモリセルアレイにタグ部とデータ部とを有
するキャッシュメモリにおいて、前記タグ部がロウデコ
ーダに近い側に配置され、タグ部のワード線とデータ部
のワード線との間にワード線バッファ回路が挿入されて
いることを特徴とする。

（作用） タグ部のワード線はロウデコーダのワード線駆動回路に
より駆動され、データ部のワード線はワード線バッファ
回路により駆動されるようになる。これにより、タグ部
のデータに対してアクセスするときにデータ部のワード
線部分が余分な負荷とならず、アドレス確定からワード
線選択までの時間が短くなり、アドレス確定からコンパ
レータの一致出力まで、の高速化を達成できる。従って
、このキャッシュメモリを用いたシステムにおける動作
速度を決定するクリティカルパスを高速化でき、ＣＰＵ
のマシンサイクルを向上させることができる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＣＰＵ１とキャッシュメモリとを用いたシステ
ムを示しており、第５図を参照して前述した従来のシス
テムに比べて、（ａ）メモリセルアレイ３のうちデータ
部３ｂよりもタグ部３ａが、必ず、ロウデコーダ２に近
い側に配置されている点、（ｂ）タグ部３ａのワード線
ＷＬａとデータ部３ｂのワード線ＷＬｂとの間にワード
線バッファ回路７が挿入されている点が異なり、その他
は同じである。

即ち、ＣＰＵＩからのアドレスはセットアドレスとタグ
アドレスとからなり、セットアドレスはキャッシュメモ
リ部のロウデコーダ２に入る。このロウデコーダ２のワ
ード線駆動回路８の出力によってタグ部３ａのワード線
ＷＬａが駆動され、メモリセル（図示せず）が選択的に
活性化される。

このメモリセルアレイ３のタグ部３ａのメモリセルから
の読出出力は、センスアンプ４ａによって増幅されて出
力される。この出力は前記タグアドレスと共にコンパレ
ータ５に入力して比較され、両者が一致した場合には一
致出力が発生する。

また、前記メモリセルアレイ３のデータ部３ｂのワード
線ＷＬｂは、前記ワード線バッファ回路７の出力によっ
て駆動され、このデータ部３ｂのメモリセルからの読出
出力は、センスアンプ４ｂによって増幅されて出力され
る。この出力はデータバッファ回路６に入り、このデー
タバッファ回路６は前記−救出力により活性化され、こ
のバッファ出力は前記ＣＰＵＩに取込まれるように構成
されている。

上記ワード線バッファ回路７は、例えば第２図に示すよ
うに、２個のインバータ２１．２２が直列に接続されて
なり、そのゲート入力容量は小さい。また、前記ワード
線ＷＬａＳＷＬｂは、例えばポリシリコン配線上に間欠
的にアルミニウム配線がコンタクトされた貼合わせ構成
からなり、配線抵抗が小さい。

上記キャッシュメモリの読出時の動作波形を第３図に示
している。即ち、時刻Ｔａにて確定したアドレスＡｄｄ
に対応するタグ部３ａのワード線ＷＬａが時刻Ｔｂ’に
て選択されてタグ部３ａの読出動作が開始し、これより
少し遅れた時刻Ｔｂにてデータ部３ｂのワード線ＷＬｂ
が選択されてデータ部３ｂの読出動作が開始する。時刻
Ｔｃ’にてタグ部３ａのセンスアンプ４ａが確定データ
を出力し、この出力が前記タグアドレスとコンパレータ
５で比較され、両者が一致した場合には時刻Ｔｄ’　に
て−救出力が発生しじ１”レベルになり）、時刻Ｔｅ’
　にて前記データバッファ回路６が活性化され、このバ
ッファ出力は正しいデータとして前記ＣＰＵＩに取込ま
れて利用される。

また、１−記時刻Ｔｄ’　にて−救出力が発生しなかっ
た場合には、ＣＰｔＪｌはこのときのデータが正しくな
いものと判断し、メインメモリ（図示せず）にアクセス
しに行くことになる。

上記動作に際して、ロウデコーダ２のワード線駆動回路
８の負荷は、タグ部３ａの短いワード線ＷＬａの容量と
前記ワード線バッフアロ路７の小さいゲート人力容量で
あり、従来例に比べて容量が低減されている。これによ
り、タグ部３ａのデータに対してアクセスするときにデ
ータ部３ｂのワード線ＷＬｂ部分が余分な負荷とならず
、アドレス確定からワード線選択までの時間が短くなり
、アドレス確定からコンパレータ５の一致出力までの高
速化を達成できる。従って、このキャッシュメモリを用
いたシステムにおける動作速度を決定するクリティカル
パスを高速化でき、ＣＰＵＩのマシンサイクルを向上さ
せることができる。

なお、前記ワード線バッファ回路７は、ゲート入力容量
が小さく、波形整形作用を有する構成であればよく、１
個のインバータだけを用いても良い。また、このワード
線バッファ回路７を設けたことによるチップ面積の増加
は、前記ロウデコーダ２のワード線駆動回路８のトラン
ジスタのサイズを減少させることが可能であるので相殺
され、問題とならない。

また、本発明は、キャッシュメモリの一層の低消費電力
性や高速性を追及する目的で、ワード線をメインワード
線とセクションワード線とに分けた二重ワード線構造を
持たせる場合にも適用することができる。

即ち、例えば第４図に示すように、メモリセルアレイ３
を複数のセクション５ＥＣａ、５ＥＣｂ・・・に分割し
、各セクション５ＥＣａ、５ＥＣｂ・・・にメインワー
ド線ＭＷＬｉ（ｉ−ａまたはｂ）を通し、各セクション
５ＥＣａ、５ＥＣｂ・・・内にセクションワード線ＳＷ
Ｌ・・・を設け、このセクションワード線ＳＷＬ・・・
にメモリセルＭＣ・・・を接続し、このセクションワー
ド線ＳＷＬ・・・を選択するためのセクションワード線
セレクト回路ＳＥＬ・・・を設け、各セクション５ＥＣ
ａＳＳＥＣｂ・・・をカラム系のセクションデコーダ（
図示せず）からのセクションデコーダ線５ＤＬａ、５Ｄ
Ｌｂ・・・により対応して活性化制御し、このセクショ
ンデコーダ線５ＤＬａ、５ＤＬｂ・・・と前記前記メイ
ンワード線ＭＷＬｉとの組合わせにより上記セレクト回
路ＳＥＬ・・・を活性化制御するように構成する場合、
タグ部３ａのメインワード線Ｍ　Ｗ　Ｌ　ａとデータ部
３ｂのメインワード線ＭＷＬｂとの間にワード線バッフ
ァ回路７を挿入し、ロウデコーダ２のワード線駆動回路
８によりロウデコーダ２に近い側のタグ部３ａのメイン
ワード線Ｍ　Ｗ　Ｌ　ａを駆動し、データ部３ｂのメイ
ンワード線ＭＷＬｂをワード線バッファ回路７により駆
動するようにすればよい。

また、上記各メインワード線Ｍ　Ｗ　Ｌ　ａ　。

ＭＷＬｂとしては、配線抵抗が小さいことか望ましいの
で、アルミニウム配線を用いれば良い。さらに、前記各
セクションワード線ＳＷＬ・・・としては例えばポリシ
リコン配線を用いることができる。

［発明の効果］ 上述したように本発明のキャッシュメモリによれば、メ
モリセルアレイのタグ部のデータに対してアクセスする
ときにデータ部のワード線部分が余分な負荷とならず、
アドレス確定からワード線選択までの時間が短くなり、
アドレス確定からコンパレータの一致出力までの高速化
を達成できる。従って、このキャッシュメモリを用いた
システムにおける動作速度を決定するクリティカルバス
を高速化でき、ＣＰＵのマシンサイクルを向上させるこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るキャッシュメモリを示
すブロック図、第２図は第１図中のバッファ回路の一例
を示す回路図、第３図は第１図のキャッシュメモリの動
作を示すタイミング図、第４図は本発明の他の実施例に
係るキャッシュメモリの一部を示す回路図、第５図は従
来のキャッシュメモリを示すブロック図、第６図は第５
図のキャッシュメモリの動作を示すタイミング図である
。 １・・・・・・ＣＰＵ、２・・・・・・ロウデコーダ、
３・・・・・・メモリセルアレイ、３ａ・・・・・・タ
グ部、３ｂ・・・・・・データ部、４ａ、４ｂ・・・・
・・センスアンプ、５・・・・・・コンパレータ、６・
・・・・・データバッファ回路、７・・・・・・ワード
線バッファ回路、８・・・・・・ワード線駆動回路、Ｗ
　Ｌ　ａ　、　Ｗ　Ｌ　ｂ−・・−ワード線、Ｍ　Ｗ　
Ｌ　ａ　。 ＭＷＬｂ・・・・・・メインワード線、５ＥＣａ１ＳＥ
Ｃｂ・・・・・・セクション、ＳＷＬ・・・・・・セク
ションワード線、５ＥＬ−・・、・・セレクト回路、Ｍ
Ｃ・・・・・・メモリセル、５ＤＬａ、５ＤＬｂ・・・
・・・セクションデコーダ線。 出願人代理人　弁理士　鈴江武彦 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）メモリセルアレイにタグ部とデータ部とを有する
   キャッシュメモリにおいて、前記タグ部がロウデコーダ
   に近い側に配置され、タグ部のワード線とデータ部のワ
   ード線との間にワード線バッファ回路が挿入されている
   ことを特徴とするキャッシュメモリ。
2. （２）前記ワード線がメインワード線とセクションワー
   ド線とに分けられた二重ワード線構造を有するキャッシ
   ュメモリにおいて、前記タグ部のメインワード線と前記
   データ部のメインワード線との間に前記ワード線バッフ
   ァ回路が挿入されており、前記メインワード線にアルミ
   ニウム配線が用いられていることを特徴とする請求項１
   記載のキャッシュメモリ。