KR19980702386A - 메모리 확장을 위한 로직을 갖는 동기식 ｓｒａｍ - Google Patents

메모리 확장을 위한 로직을 갖는 동기식 ｓｒａｍ Download PDF

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마이클 엘. 린치
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Abstract

동기식 SRAM 모듈은 제1 및 제2 SRAM 칩을 구비한다. 각각의 SRAM 칩은 세개의 칩 인에이블 입력을 갖는다. 모듈 인에이블 및 메모리 선택 회로는 (1) 두개의 SRAM 칩 모두를 선택적으로 인에이블 또는 디스에이블시키고 (2) 액세스를 위해 상기 제1 또는 제2 SRAM 칩중 어느 하나를 선택하는 두가지 작업을 수행하기 위해 상기 두개의 SRAM 칩에 결합된다. 상기 SRAM 모듈은 또한 마이크프로세서로부터의 외부 신호가 버스트 판독과 같은 내부 동작을 용이하게 하는 것을 무시하는 파이프라이닝 모드에 놓일 수 있다. 상기 SRAM 모듈에 사용된 동기식 버스트 SRAM 장치가 또한 서술된다.

Description

메모리 확장을 위한 로직을 갖는 동기식 ＳＲＡＭ
동기식 SRAM은 외부적으로 발생된 클럭 신호에 따라 저장 및 액세스되는 SRAM의 일종이다. 클럭 신호는 SRAM의 동기식 동작을 제공한다.
메모리 설계의 발전에 있어서, 메모리 장치는 통상적으로 한 세대에서 다음 세대 사이에 크기가 4배로 증가되었다. 예를 들어, 256K비트 메모리 장치의 다음 세대 메모리 장치는 1M비트 장치이었다. 1M비트 장치 다음은 4M비트 장치, 기타 등등이었다. 메모리 크기에서의 이러한 4배의 세대별 점프로 인해 세대별 크기의 메모리 깊이는 상당한 격차가 벌어졌다. 예를 들어, 32K×36 메모리 장치와 128K×36 메모리 장치가 이용가능하지만, 설계자는 64K×36 메모리 장치 등의 중간 메모리 크기를 구현하기를 원한다고 가정을 해보자. 중간 메모리 크기를 달성하려는 능력은 이것이 메모리 용량을 활용함에 있어서 초과되거 또는 부족됨이없이 시스템 설계 가용성을 제공할 수 있기 때문에 바람직하다.
메모리 깊이 확장을 달성하기 위한 일반적인 한 기술로서는 둘 이상의 메모리 장치를 함께 적층시켜 이들을 제어하기 위한 외부 로직을 부가시키는 기술이 있다. 그러나, 이것은 시스템 레벨 설계를 복잡하게 하기 때문에 비람직한 선택 방법은 아니다. 외부 로직을 도입시키지 않고 중간 메모리 장치 크기를 제공하는 것이 보다 바람직하다.
외부 로직의 사용을 피하기 위해, 다른 종래 기술 방법에서는 활성 로우(low) 및 활성 하이(high) 칩 인에이블을 각각 갖춘 독립된 두 SRAM 장치를 사용하였다. 두 칩 인에이블은 한 신호가 두 동기식 SRAM 중 하나를 선택적으로 액세스하는 데 사용되도록 내부적으로 논리-결합된다. 그러나, 이와 같은 설계에 있어서 단점 중 하나는 두 장치를 동시에 동작가능하게 디스에이블시키거나 또는 두 장치를 파이프라이닝 모드(이하에서 기술하기로함)로 동작시킬 수 없다는 점이다.
특정 종류의 동기식 SRAM 중 하나로서는 높은 SRAM 성능을 달성하도록 시스템에 설계된 동기식 버스트 SRAM이 있다. 동기식 버스트 SRAM은 메모리 장치 내로 로드되어진 외부적으로 각각 발생된 어드레스에 대해 전형적으로 2 내지 4개 어드레스의 내부 어드레싱을 용이하게 해주는 내부 카운터를 갖는다. 내부 버스트 어드레스는 통상의 기술을 이용하여 동일한 어드레스를 외부적으로 발생시켜 이들을 메모리 장치 내로 로드시키는 것에 비해 보다 신속하게 발생시킬 수 있다. 따라서, 버스트 SRAM은 보다 고속으로 동작하여 고성능을 달성할 수 있다.
동기식 버스트 SRAM이 어드레스 파이프라이닝으로 알려진 마이크로프로세서-관련 기능을 용이하게 하는 것이 바람직하며 유리한 것이다. 일반적으로, 동기식 버스트 SRAM에 부속된 마이크로프로세서는 새로운 어드레스가 SRAM 장치 내로 입력 준비될 때마다 어드레스 및 데이타 스트로브 신호를 출력한다. 경우에 따라, 새로운 어드레스의 실행을 지연시키는 것이 바람직할 수 있다. 예를 들어, 동기식 버스트 SRAM에서는 다음 외부 어드레스를 수신하기 전에 버스트 어드레싱 동작을 계속하는 것이 바람직할 수 있다. 따라서, 동기식 버스트 SRAM은 버스트 동작이 완료될 때까지 (마이크로프로세서로부터의 어드레스 및 데이타 스트로브 신호로 표시된) 새로운 어드레스에 대한 동작을 차단 또는 지연시킬 수 있어야 한다.
또한 메모리에서 중간 크기를 달성하는 것은 비용이 고가로 될 수 있으므로 효용 가치가 없다. 4배의 세대별 크기 증가를 통해 경제적인 면은 최대로 실현된다. 또한 제조함에 있어서 경제적인 중간 메모리 장치 크기에 대한 설계를 계속 행할 필요가 있다.
본 발명의 동기식 버스트 SRAM은 외부 로직을 사용하지 않고 중간 메모리 깊이를 제공함으로써 상기 결점을 극복하였다. 새로운 동기식 버스트 SRAM은 또한 고가의 부품 및 회로없이 파이프라이닝 모드 및 절전 모드를 포함한다.
발명의 요약
본 발명의 한 양상에 따르면, 동기식 SRAM 모듈은 메모리 어레이 및 메모리 어레이를 액세스하기 위한 제어 회로와 제1, 제2, 제3 칩 인에이블 입력을 갖는 제1 SRAM 유닛과; 메모리 어레이 및 메모리 어레이를 액세스하기 위한 제어 회로와 제1, 제2, 제3 칩 인에이블 입력을 갖는 제2 SRAM 유닛을 포함한다. 동기식 SRAM 모듈은 두 SRAM 유닛을 선택적으로 인에이블 또는 디스에이블하고 액세스를 하기 위한 제1 및 제2 SRAM 유닛 중 하나를 선택하도록 동작가능하게 결합되어 모듈 인에이블 신호 및 메모리 선택 인에이블 신호를 발생시키는 모듈 인에이블 및 메모리 선택 회로를 더 포함한다. 메모리 선택 인에이블 신호는 이 메모리 선택 인에이블 신호가 어써트된 한 논리 레벨을 갖으면 제1 SRAM 유닛을 선택하고 이 메모리 선택 인에이블 신호가 어써트된 다른 논리 레벨을 갖으면 제2 SRAM 유닛을 선택하도록 제1 및 제2 SRAM 유닛의 제1 및 제2 칩 인에이블 입력 중 적어도 하나에 결합된다. 모듈 인에이블 신호는 이 모듈 선택 인에이블 신호가 어써트된 한 논리 레벨을 갖으면 제1 및 제2 SRAM 유닛의 인에이블링 동작을 하고 이 모듈 선택 인에이블 신호가 어써트된 다른 논리 레벨을 갖으면 제1 및 제2 SRAM 유닛의 디스에이블링 동작을 하도록 제1 및 제2 SRAM 유닛의 제3 칩 인에이블 입력에 결합된다.
본 발명의 다른 양상에 따르면, 동기식 버스트 SRAM 장치는 메모리 어레이, 기록 드라이버, 센스 증폭기, 및 I/O 버퍼를 갖는 SRAM 코어와; SRAM 코어의 메모리 어레이에 대한 어드레스를 수신하는 어드레스 레지스터와; 어드레스 레지스터에 결합되어 어드레스 레지스터에 기억된 적어도 하나의 어드레스 비트를 사용하여 추가 어드레스를 신속하게 발생시키는 버스트 어드레스 발생기를 포함한다. 동기식 버스트 SRAM 모듈은 외부 어드레스가 어드레스 레지스터 내로 로드될 준비가 되어 있는 것을 표시하는 외부 어드레스 신호를 수신하는 입력과, 칩 인에이블 신호를 수신하는 3개의 칩 인에이블 입력, 및 3개의 칩 인에이블 입력에 결합되어 (1) 동기식 버스트 SRAM 장치를 선택적으로 인에이블 또는 디스에이블하고 (2) SRAM 장치가 3개의 칩 인에이블 입력에서의 칩 인에이블 신호의 부울린 함수에 따라 인에이블될 때 SRAM 코어를 액세스하는 것을 선택적으로 허용하는 두가지 작업을 행하며 칩 인에이블 신호의 부울린 함수로부터 얻어진 SRAM 코어 인에이블 신호를 출력시키는 칩 인에이블 및 선택 로직을 더 포함한다. 동기식 SRAM 모듈은 또한 칩 인에이블 및 선택 로직과 SRAM 코어 사이에 결합되어 SRAM 코어 인에이블 신호를 일시적으로 기억하는 인에이블 레지스터와, 3개의 칩 인에이블 입력 중 적어도 하나에 결합되어 적어도 하나의 칩 인에이블 입력에서 수신된 하나의 칩 인에이블 신호가 선택된 선언 논리 레벨을 가지면 외부 어드레스 신호를 차단시킴으로써 동기식 버스트 SRAM 장치의 파이프라이닝 동작을 허용하는 파이프라이닝 로직을 포함한다.
본 발명은 동기식 SRAM(스태틱 랜덤 액세스 메모리)에 관한 것이다.
도 1은 본 발명에 따라 구성된 동기식 SRAM 모듈의 블럭 다이어그램.
도 2는 본 발명에 따른 동기식 버스트 SRAM의 상세화된 블럭 다이어그램.
도 1은 중간 크기형 메모리 장치를 제공하도록 설계된 동기식 SRAM 모듈(10)을 도시하고 있다. SRAM 모듈(10)은 일반 메모리 크기형의 제1 SRAM 유닛(12)과, 메모리 용량을 효율적으로 증배시키기 위해 함께 적층된 일반 메모리 크기형의 제2 SRAM 유닛(14)을 포함한다. 예를 들어,제1 SRAM 유닛(12) 및 제2 SRAM 유닛(14) 모두 32K×36 동기식 SRAM일 수 있다. 제1 및 제2 SRAM 유닛을 본 발명에 따라 함께 적층시키면, 64K×36 동기식 SRAM 모듈이 형성된다.
제1 및 제2 SRAM 유닛 모두 메모리 어레이 및 메모리 어레이를 액세스하는 제어 회로를 포함한다. SRAM 유닛에 대한 바람직한 한 실시예로서는 도 2를 찹조하여 이하에서 보다 상세히 기술될 동기식 버스트 SRAM 장치가 있다.
제1 SRAM 유닛(12) 및 제2 SRAM 유닛(14) 각각은 3개의 칩 인에이블 입력을 갖고 있다. 3개의 칩 인에이블 입력은 이들 입력이 제1 SRAM 유닛(12) 또는 제2 SRAM 유닛(14)의 선택을 허용하면서, 또한 SRAM 유닛 모두를 동시에 절전시키거나 디스에이블링시키는 수단을 제공하는 두가지 작업을 행한다는 점에서 종래 기술의 설계에 비해 유리하다.
특히, 두 SRAM 유닛(12 및 14)은 제1 칩 인에이블 입력/CE2, 제2 칩 인에이블 입력 CE2, 및 제3 칩 인에이블 입력/CE를 갖는다. 제1 SRAM 유닛(12)의 제1 칩 인에이블 입력/CE2 및 제2 SRAM 유닛(14)의 제2 칩 인에이블 입력 CE2는 함께 결합되어 도체(16)를 통해 메모리 선택 인에이블 신호를 수신한다. 제1 SRAM 유닛(12)의 제2 칩 인에이블 입력은 전원 Vcc에 결합되고 제2 SRAM 유닛(14)의 제1 칩 인에이블 입력은 접지 GND에 결합된다.
본 발명의 회로 구성에 따르면, 도체(16)를 통해 인가된 메모리 선택 인에이블 신호는 신호의 어써트된 논리 레벨에 따라 제1 SRAM 유닛(12)과 제2 SRAM 유닛(14)을 동작가능하게 선택한다. 메모리 선택 인에이블 신호가 어써트된 LOW 등의 어써트된 한 논리 레벨을 가지면, 제1 SRAM 유닛(12)이 선택된다. 반대로, 메모리 선택 인에이블 신호가 어써트된 HIGH 등의 어써트된 다른 논리 레벨을 가지면, 제2 SRAM 유닛(14)이 선택된다. 바람직한 실시예의 경우, 메모리 선택 인에이블 신호는 제1 또는 제2 SRAM 유닛의 메모리 어레이를 액세스하는데 사용되는 어드레스 중 한 비트이다. 도 1에서 도시된 바와 같이, 최상위 비트(MSB) A15가 메모리 선택 인에이블 신호로서 사용되어 제1 SRAM 유닛(12)과 제2 SRAM 유닛(14)을 동작가능하게 선택한다.
도체(18)를 통해 제1 SRAM 유닛(12) 및 제2 SRAM 유닛(14)의 제3 칩 인에이블 입력/CE에 모듈 인에이블 신호/CE가 결합된다. 모듈 인에이블 신호는 이 신호가 어써트된 LOW 등의 어써트된 한 논리 레벨을 가지면 두 SRAM 유닛의 동작을 인에이블시키며, 이 신호가 어써트된 HIGH 등의 어써트된 다른 논리 레벨을 가지면 두 SRAM 유닛의 동작을 디스이블시킨다. 따라서, 본 발명의 메모리 모듈(10)은 전체 모듈(다수의 SRAM 유닛을 포함)을 완전하게 절전시킬 수 있다는 점에서 종래 기술의 설계보다 유리하다.
제1 SRAM 유닛(12) 및 제2 SRAM 유닛(14)을 적층시킨 예시된 결합 구성이 동기식 버스트 SRAM 모듈(10)의 동작을 부분적으로 제어하는 모듈 인에이블 및 메모리 선택 회로(20)에 대한 바람직한 구성 중 하나이다. 회로(20)를 정의하는 다른 결합 구성을 사용할 수 있다는 것에 주목해야 한다. 예를 들어, 도체(16)는 제1 SRAM 유닛(12)의 제2 칩 인에이블 입력 CE2에 또한 제2 SRAM 유닛(14)의 제1 칩 인이블 입력/CE2에 결합될 수 있다. 이와 같은 다른 구성에 있어서는, 제1 SRAM 유닛(12)의 제1 칩 인에이블 입력/CE2는 접지에 결합되고, 제2 SRAM 유닛(14)의 제2 칩 인에이블 입력 CE2는 전원에 결합될 수 있다.
도 2는 동기식 버스트 SRAM 모듈(10)에 SRAM 유닛(12 및 14) 중 하나로서 포함될 수 있는 동기식 버스트 SRAM 장치(30)에 대한 바람직한 구성을 도시하고 있다. 동기식 버스트 SRAM 장치(30)는 일반적인 구성의 SRAM 코어(32)를 포함한다. 동기식 SRAM 코어(32)는 메모리 어레이(34), 메모리 어레이(34) 내로 입력되기 위한 데이타를 일시적으로 보유하는 하나 이상의 기록 드라이버(36), 센스 증폭기(38), 메모리 어레이로 또한 메모리 어레이로부터 데이타의 전송을 용이하게 하기 위한 (입력 레지스터 IR와 출력 버퍼 OB, 및 선택적으로 출력 레지스터 등의) I/O 버퍼(40)를 포함한다.
SRAM 코어 내의 메모리 어레이에서 선택된 영역을 액세스하기 위한 어드레스 제어 회로(42)가 SRAM 코어(32)에 결합된다. 어드레스 제어 회로(42)는 외부에서 발생된 어드레스 A0 내지 A14를 수신하는 어드레스 레지스터(44), 및 어드레스 레지스터(44)에 결합된 버스트 어드레스 발생기(46)를 포함하는 것이 바람직하다. 버스트 어드레스 발생기(46)는 어드레스 레지스터에 기억된 적어도 하나, 바람직하기로는 둘 이상의 어드레스 비트를 사용하여 추가의 내부 어드레스를 신속하게 발생시킨다. 이러한 구성에서는, 버스트 어드레스 발생기(46)는 두개의 최하위 비트(LSB) A0 및 A1을 사용하는 2-비트 2진 카운터를 포함하여 추가의 어드레스를 내부적으로 발생시키되, 동일한 어드레스를 외부적으로 발생시키는 것에 비해 훨씬 빠른 속도로 발생시킬 수 있다.
동기식 버스트 SRAM 장치(30)는 기록 동작 동안 메모리 어레이에 데이타를 입력하기 위해 대응하는 기록 드라이버(36)를 활성화시키는 다수의 1-비트 기록 레지스터(48)를 갖는다. 기록 레지스터(48)가 1과 같은 한개의 이진 비트를 보유할 때, 기록 드라이버(36)가 인에이블되어 메모리 어레이(34)로 데이타를 전송하는 반면에 기록 레지스터(48)가 0과 같은 다른 이진 비트를 보유할 때 기록 드라이버가 인에이블되어 판독 동작이 수행되고 있다는 것을 가리킨다. 기록 레지스터(48)는 각각의 비트 기록 신호 /BW1, /BW2, /BW3 및 /BW4와 클럭 입력 신호 CLK에 의해 제어된다. 기록 레지스터(48)의 동작은 또한 모듈 인에이블 신호 /CE와 외부 어드레스 신호 /ADSP에 의해 부분적으로 제어된다. 본 실시예에서, 외부 어드레스 신호는 외부 어드레스가 어드레스 레지스터(44)에 로드될 준비가 되어 있다는 것을 가리키는, 마이크로프로세서로부터의 어드레스 및 데이타 스트로브 형태 /ADSP이다.
SRAM 장치(30)에의 나머지 입력은 버스트 어드레스 발생기(46)의 이진 카운트를 증가시키는데 사용되는 어드레스 진행 신호 입력 /ADV; 콘트롤러로부터의 어드레스 및 스트로브 신호를 수신하는 입력; 세개의 칩 인에이블 입력 /CE2, CE2 및 /CE, 출력 인에이블 입력 /OE 입력, 및 선택적으로 패리티 디스에이블 PDIS 입력을 구비한다.
세개의 칩 인에이블 입력은 도 1을 참조로 상술된 것과 동일하다. 설명을 계속하기 위해, 동기식 버스트 SRAM 장치(30)는 도 1의 SRAM 모듈(10)의 제1 SRAM 유닛(12)에 사용된다고 가정한다. 도 1에 도시된 바와 같이, 제1 칩 인에이블 입력 /CE2 (참조번호 50으로 지칭)은 MSB A15를 수신하도록 결합되고, 제2 칩 인에이블 입력 CE2 (참조번호 52로 지칭)는 전원 VCC에 결합되고, 제3 칩 인에이블 입력 /CE (참조번호 54로 지칭)은 모듈 인에이블 신호를 수신하도록 접속된다.
동기식 버스트 SRAM 장치(30)은 또한 세개의 칩 인에이블 입력(50, 52 및 54)에 결합된 칩 인에이블 및 선택 로직(56)을 구비한다. 칩 인에이블 및 선택 로직(56)은 (1) 동기식 버스트 SRAM 장치를 선택적으로 인에이블 또는 디스에이블시키고 (2) SRAM 장치가 디스에이블될 때 SRAM 코어(32)에의 액세스를 선택적으로 허용하는 두 가지 기능을 수행한다. 이들 기능은 세개의 칩 인에이블 입력에서의 신호의 부울린 함수에 기초하여 달성된다. 칩 인에이블 및 선택 로직(56)은 로직(56)에 의해 공급된 부울린 함수의 결과 SRAM 코어(32)를 인에이블시키기 위한 SRAM 코어 인에이블 신호를 발생한다. 1-비트 인에이블 레지스터(58)는 칩 인에이블 및 선택 로직(56)과 SRAM 코어 인에이블 신호를 일시적으로 저장하기 위한 SRAM 코어(32) 사이에 결합된다. 이와 같이, SRAM 코어는, 이와 같은 하나의 코어 인에이블 신호가 모든 SRAM 장치에 대한 세개의 칩 인에이블 신호들중의 관계에 따라 발생되더라도 레지스터(58)에 보유된 신호 인에이블 신호에 단순히 응답한다.
바람직한 형태에서, 칩 인에이블 및 선택 로직(56)은 세개의 칩 인에이블 입력(50, 52 및 54)에 결합된 세개의 입력과 인에이블 레지스터(58)에 결합된 출력을 갖는 AND 게이트(60)를 구비한다. 세개의 칩 인에이블 신호 /CE, /CE2, /CE2를 결합하기 위한 부울린 함수가 /CE AND /CE2 AND CE2로 정의된다.
SRAM 장치(30)는 또한 세개의 칩 인에이블 입력중 적어도 한개, 더 상세하게는 세개의 칩 인에이블 입력(54)에 결합된 어드레스 파이프라이닝 로직(62)을 구비한다. 파이프라이닝 로직(62)은 외부 어드레스 신호 /ADSP가 어드레스 레지스터에 외부 어드레스가 로드되려고 대기한다는 것을 칩에게 통지하는 것을 차단하도록 제공된다. 이와 같은 신호 차단 기능은 동기식 버스트 SRAM 장치가 파이프라이닝 모드로 동작하는 것을 허용한다. 파이프라이닝 모드의 예시적인 동작은 버스트 어드레스 발생기(46)가 외부 어드레스 신호 /ADSP에 의해 가리켜진 바와 같이 외부 어드레스로부터의 간섭없이 다수의 부수적인 어드레스를 발생하도록 허용하는 것이다.
파이프라이닝 로직(62)은 마이크로프로세서가 발생한 어드레스 및 데이타 스트로브 /ADSP에 결합된 한개의 출력과, 제3 칩 인에이블 입력(54)에서 모듈 인에이블 신호에 결합된 한개의 입력을 갖는 NOR 게이트를 구비한다. 이와 같이, 입력(54)에서 모듈 인에이블 신호가 어써트된 HIGH와 같이 선정된 어써트된 논리 레벨에 있을 때, 파이프라이닝 로직(62)은 외부 어드레스 신호 /ADSP가 SRAM 장치의 동작에 영향을 미치는 것을 차단하여 파이프라이닝 동작을 허용한다.
칩 인에이블 및 선택 로직(56), 인에이블 레지스터(58), 및 파이프라이닝 로직(62)은 이로 인해 (1) SRAM 장치를 선택적으로 인에이블 또는 디스에이블시키고, (2) SRAM 장치가 인에이블될 때 SRAM 코어에의 액세스를 선택적으로 허용하고, (3) SRAM 장치의 파이프라이닝 동작을 선택적으로 허용하는 소정의 세가지 기능을 수행하기 위한 장치 제어 회로를 제공한다. 본 발명의 회로 배열은 부수적인 외부 로직 또는 회로를 도입하지 않고 이들 세가지 기능을 달성한다. 부수적으로, 본 발명은 몇개의 로직 게이트와 레지스터로 구성된 값싼 로직 설계를 사용함으로써 이들 세가지 소정의 결과를 달성한다. 본 발명은 본 발명에 개시된 의미가 본 발명을 실시하는 바람직한 형태를 구비하기 때문에 도시되고 설명된 특정 실시예에 한정되어 있지 않다.

Claims (12)

  1. 동기식 SRAM 모듈에 있어서,
    메모리 어레이 및 상기 메모리 어레이를 액세스하기 위한 제어 회로를 가지며, 제1, 제2, 제2 칩 인에이블 입력을 갖는 제1 SRAM 유닛;
    메모리 어레이 및 상기 메모리 어레이를 액세스하기 위한 제어 회로를 가지며, 제1, 제2, 및 제3 칩 인에이블 입력을 갖는 제2 SRAM 유닛; 및
    SRAM 유닛 모두를 선택적으로 인에이블 또는 디스에이블시키고 액세스하기 위해 상기 제1 및 제2 SRAM 유닛중 하나를 선택하도록 동작가능하게 결합되어 있고, 모듈 인에이블 신호 및 메모리 선택 인에이블 신호를 발생하는 메모리 모듈 인에이블 및 메모리 선택 회로
    를 구비하되,
    상기 메모리 선택 인에이블 신호는 상기 메모리 선택 인에이블 신호가 하나의 어써트된 논리 레벨에 있을 때 상기 제1 SRAM 유닛을 선택하고 상기 메모리 선택 인에이블 신호가 다른 어써트된 논리 레벨에 있을 때 상기 제2 SRAM 유닛을 선택하기 위해, 상기 제1 및 제2 SRAM 유닛의 상기 제1 및 제2 칩 인에이블 입력중 적어도 한개에 결합되어 있으며,
    상기 모듈 인에이블 신호는 상기 모듈 인에이블 신호가 하나의 어써트된 논리 레벨에 있을 때 SRAM 유닛 모두의 동작을 인에이블시키고 상기 모듈 인에이블 신호가 다른 어써트된 논리 레벨에 있을 때 SRAM 유닛 모두의 동작을 디스에이블시키기 위해, 상기 제1 및 제2 SRAM 유닛의 상기 제3 칩 인에이블 입력에 결합되어 있는 것을 특징으로 하는 동기식 SRAM 모듈.
  2. 제1항에 있어서,
    상기 메모리 선택 인에이블 신호는 상기 제1 SRAM 유닛의 상기 제1 칩 인에이블 유닛과 상기 제2 SRAM 유닛의 상기 제2 칩 인에이블 입력에 결합되고,
    상기 제1 SRAM 유닛의 상기 제2 칩 인에이블 입력은 전원에 결합되고,
    상기 제2 SRAM 유닛의 상기 제1 칩 인에이블 입력은 접지에 결합되어 있는 것을 특징으로 하는 동기식 SRAM 모듈.
  3. 제1항에 있어서,
    상기 메모리 선택 인에이블 신호는 상기 제1 및 제2 SRAM 유닛중 하나의 메모리 어레이를 액세스하는데 사용된 어드레스에 있는 비트인 것을 특징으로 하는 동기식 SRAM 모듈.
  4. 동기식 SRAM 장치에 있어서,
    메모리 어레이, 기록 드라이버, 센스 증폭기, 및 I/O 버퍼를 갖는 SRAM 코어;
    상기 SRAM 코어 내의 상기 메모리 어레이의 선택된 장소를 액세스하기 위한 어드레스 제어 회로;
    칩 인에이블 신호를 수신하기 위한 세개의 칩 인에이블 입력; 및
    상기 SRAM 코어 및 상기 세개의 칩 인에이블 입력에 결합되고, 상기 세개의 칩 인에이블 입력에서의 상기 칩 인에이블 신호의 부울린 함수에 따라 인에이블될 때, (1) 상기 동기식 SRAM 장치를 선택적으로 인에이블 또는 디스에이블시키고, (2) 상기 SRAM 코어에의 액세스를 선택적으로 허용하는 두가지 작업을 수행하는 장치 제어 회로
    를 구비하는 것을 특징으로 하는 동기식 SRAM 장치.
  5. 제4항에 있어서, 상기 장치 제어 회로는
    상기 부울린 함수에 따라 상기 칩 인에이블 신호를 처리하고 SRAM 코어 인에이블 신호를 출력하기 위해 상기 세개의 칩 인에이블 입력에 결합된 칩 인에이블 및 선택 로직; 및
    상기 SRAM 코어 인에이블 신호를 일시적으로 저장하기 위한 인에이블 레지스터를 구비하는 것을 특징으로 하는 동기식 SRAM 장치.
  6. 제5항에 있어서,
    상기 칩 인에이블 및 선택 로직은 상기 세개의 칩 인에이블 입력에 결합된 세개의 입력과, 상기 인에이블 레지스터에 결합된 출력을 갖는 AND 게이트를 구비하는 것을 특징으로 하는 동기식 SRAM 장치.
  7. 제4항에 있어서,
    상기 칩 인에이블 신호는 /CE, /CE2 및 CE2를 구비하고, 상기 부울린 함수는 /CE AND /CE2 AND CE2로 정의되는 것을 특징으로 하는 동기식 SRAM 장치.
  8. 제4항에 있어서, 상기 어드레스 제어 회로는
    상기 SRAM 코어에서 상기 메모리 어레이용 어드레스를 수신하기 위한 어드레스 레지스터; 및
    상기 어드레스 레지스터에 저장된 적어도 한개의 어드레스를 이용하여 부수적인 어드레스를 신속하게 발생하기 위해 상기 어드레스 레지스터에 결합된 버스트 어드레스 발생기를 구비하는 것을 특징으로 하는 동기식 SRAM 장치.
  9. 제4항에 있어서,
    외부 어드레스가 상기 어드레스 제어 회로를 대기하고 있다는 것을 가리키는 외부 어드레스 신호를 수신하기 위한 입력을 더 구비하고,
    상기 장치 제어 회로는 상기 SRAM 장치의 파이프라이닝 동작을 허용하기 위해 상기 한개의 칩 인에이블 입력에서의 상기 칩 인에이블 신호가 선택된 어써트된 논리 레벨에 있을 때 상기 외부 어드레스 신호를 차단하기 위해 상기 세개의 칩 인에이블 입력중 하나에 결합된 파이프라이닝 로직을 구비하는 것을 특징으로 하는 동기식 SRAM 장치.
  10. 동기식 버스트 SRAM 장치에 있어서,
    메모리 어레이, 기록 드라이버, 센스 증폭기, 및 I/O 버퍼를 갖는 SRAM 코어;
    상기 SRAM 코어에 있는 상기 메모리 어레이용 어드레스를 수신하기 위한 어드레스 레지스터;
    상기 어드레스 레지스터에 저장된 적어도 한개의 어드레스 비트를 이용하여 부수적인 어드레스를 신속하게 발생하기 위해 상기 어드레스 레지스터에 결합된 버스트 어드레스 발생기;
    외부 어드레스가 상기 어드레스 레지스터에 로드될 준비가 되어 있다는 것을 가리키는 외부 어드레스 신호를 수신하기 위한 입력;
    칩 인에이블 신호를 수신하기 위한 세개의 칩 인에이블 입력;
    상기 세개의 칩 인에이블 입력에서의 상기 칩 인에이블 신호의 부울린 함수에 따라 상기 SRAM 장치가 인에이블될 때, (1) 상기 동기식 버스트 SRAM 장치를 선택적으로 인에이블 또는 디스에이블시키고, (2) 상기 SRAM 코어에의 액세스를 선택적으로 허용하는 두가지 작업을 수행하기 위해 상기 세개의 칩 인에이블 입력에 결합되어 있으며, 상기 칩 인에이블 신호의 상기 부울린 함수의 결과로 인한 SRAM 코어 인에이블 신호를 출력하는 칩 인에이블 및 선택 로직;
    상기 SRAM 코어 인에이블 신호를 일시적으로 저장하기 위해 상기 칩 인에이블 및 선택 로직과 상기 SRAM 코어 간에 결합된 인에이블 레지스터; 및
    상기 동기식 버스트 SRAM 장치의 파이프라이닝 동작을 허용하기 위해 상기 한개의 칩 인에이블 입력에 수신된 한개의 칩 인에이블 신호가 선택된 어써트된 논리 레벨에 있을 때 상기 외부 어드레스 신호를 차단하기 위해 상기 세개의 칩 인에이블 입력중 적어도 한개에 결합된 파이프라이닝 로직
    을 구비하는 것을 특징으로 하는 동기식 버스트 SRAM 장치.
  11. 제10항에 있어서,
    상기 칩 인에이블 및 선택 로직은 상기 세개의 칩 인에이블 입력에 결합된 세개의 입력과 상기 인에이블 레지스터에 결합된 출력을 갖는 AND 게이트를 구비하는 것을 특징으로 하는 동기식 버스트 SRAM 장치.
  12. 제10항에 있어서,
    상기 칩 인에이블 신호는 /CE, /CE2 및 CE2를 구비하고, 상기 부울린 함수는 /CE AND /CE2 AND CE2로 정의되는 것을 특징으로 하는 동기식 버스트 SRAM 장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094703A (en) * 1995-02-21 2000-07-25 Micron Technology, Inc. Synchronous SRAM having pipelined memory access enable for a burst of addresses
US6205514B1 (en) 1995-02-21 2001-03-20 Micron Technology, Inc. Synchronous SRAM having global write enable
US5848431A (en) * 1995-02-21 1998-12-08 Micron Technology, Inc. Synchronous SRAMs having multiple chip select inputs and a standby chip enable input
US6230245B1 (en) 1997-02-11 2001-05-08 Micron Technology, Inc. Method and apparatus for generating a variable sequence of memory device command signals
US6175894B1 (en) 1997-03-05 2001-01-16 Micron Technology, Inc. Memory device command buffer apparatus and method and memory devices and computer systems using same
US5996043A (en) 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US6484244B1 (en) 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US6202119B1 (en) * 1997-12-19 2001-03-13 Micron Technology, Inc. Method and system for processing pipelined memory commands
US6175905B1 (en) 1998-07-30 2001-01-16 Micron Technology, Inc. Method and system for bypassing pipelines in a pipelined memory command generator
KR100306966B1 (ko) * 1998-08-04 2001-11-30 윤종용 동기형버스트반도체메모리장치
US6178488B1 (en) 1998-08-27 2001-01-23 Micron Technology, Inc. Method and apparatus for processing pipelined memory commands
US6301188B1 (en) 1999-08-11 2001-10-09 Micron Technology, Inc. Method and apparatus for registering free flow information
US6469954B1 (en) 2000-08-21 2002-10-22 Micron Technology, Inc. Device and method for reducing idle cycles in a semiconductor memory device
DE10136853B4 (de) 2001-07-27 2004-11-18 Infineon Technologies Ag Verfahren zur Datenkommunikation mehrerer Halbleiterspeicherbausteine mit einem Controllerbaustein und dafür eingerichteter Halbleiterspeicherbaustein
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6731548B2 (en) 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
KR100437467B1 (ko) * 2002-07-03 2004-06-23 삼성전자주식회사 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
DE102004051158B4 (de) 2003-10-30 2015-11-26 Polaris Innovations Ltd. Integrierter Halbleiterspeicher
JP2006293889A (ja) * 2005-04-14 2006-10-26 Oki Electric Ind Co Ltd チップイネーブル制御回路、メモリ制御回路、及びデータ処理システム
US11748524B2 (en) * 2020-07-20 2023-09-05 International Business Machines Corporation Tamper resistant obfuscation circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141068A (en) * 1977-03-24 1979-02-20 Xerox Corporation Auxiliary ROM memory system
US4231105A (en) * 1978-07-05 1980-10-28 Umc Industries, Inc. Vendor control circuit
US4912630A (en) * 1988-07-29 1990-03-27 Ncr Corporation Cache address comparator with sram having burst addressing control
US5126975A (en) * 1990-10-24 1992-06-30 Integrated Device Technology, Inc. Integrated cache SRAM memory having synchronous write and burst read
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JP2851757B2 (ja) * 1992-12-18 1999-01-27 三菱電機株式会社 半導体装置および半導体記憶装置
US5604884A (en) * 1993-03-22 1997-02-18 Compaq Computer Corporation Burst SRAMS for use with a high speed clock
US5491663A (en) * 1994-11-30 1996-02-13 Sgs-Thomson Microelectronics, Inc. Pre-charged slave latch with parallel previous state memory
US5787489A (en) * 1995-02-21 1998-07-28 Micron Technology, Inc. Synchronous SRAM having pipelined enable
US5848431A (en) * 1995-02-21 1998-12-08 Micron Technology, Inc. Synchronous SRAMs having multiple chip select inputs and a standby chip enable input
US5550783A (en) * 1995-04-19 1996-08-27 Alliance Semiconductor Corporation Phase shift correction circuit for monolithic random access memory
US5602798A (en) * 1995-07-21 1997-02-11 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device operable in a snooze mode

Also Published As

Publication number Publication date
JPH10506495A (ja) 1998-06-23
WO1996026519A1 (en) 1996-08-29
US5848431A (en) 1998-12-08
JP2863795B2 (ja) 1999-03-03
KR100254752B1 (ko) 2000-05-01
US6009494A (en) 1999-12-28

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