DE10136853B4 - Verfahren zur Datenkommunikation mehrerer Halbleiterspeicherbausteine mit einem Controllerbaustein und dafür eingerichteter Halbleiterspeicherbaustein - Google Patents

Verfahren zur Datenkommunikation mehrerer Halbleiterspeicherbausteine mit einem Controllerbaustein und dafür eingerichteter Halbleiterspeicherbaustein Download PDF

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Abstract

Verfahren zur Kommunikation eines Controllerbausteins (3) mit einem ersten und zweiten Halbleiterspeicherbaustein (1, 2) über ein gemeinsames Bussystem, wobei vom Controllerbaustein (3) ein jeweiliger Halbleiterspeicherbaustein (1, 2) durch einen entsprechenden Befehl und ein jeweiliges, den Halbleiterspeicherbausteinen (1, 2) getrennt zugeführtes Chip-Select-Signal (CS1, CS2) gewählt und auf die Erfassung des Chip-Select-Signals durch eine Chip-Select-Überwachungsschaltung im Halbleiterspeicherbaustein (1, 2) ein Bus-Signalleitungsabschluss aktiviert wird,
gekennzeichnet durch folgende Schritte:
– in einem der beiden Halbleiterspeicherbausteine (1, 2) wird ausser dem ihm zugeführten Chip-Select-Signal (CS1) auch dass dem anderen Halbleiterspeicherbaustein zugeführte Chip-Select-Signal (CS2) überwacht, und
– ein Bus-Signalleitungsabschluss (AT) für den Abschluss der vom Controllerbaustein (3) an beide Halbleiterspeicherbausteine (1, 2) zu sendenden Daten wird nur in dem überwachenden Halbleiterspeicherbaustein (1, 2) aktiviert, sobald dieser ein Chip-Select-Signal (CS1, CS2) erfasst hat.

Description

  • Die Erfindung betrifft ein Verfahren zur Kommunikation eines Controllerbausteins mit einem ersten und zweiten Halbleiterspeicherbaustein über ein gemeinsames Bussystem, wobei vom Controllerbaustein ein jeweiliger Halbleiterspeicherbaustein durch einen entsprechenden Befehl und ein jeweiliges, den Halbleiterspeicherbausteinen getrennt zugeführtes Chip-Select-Signal gewählt und auf die Erfassung des Chip-Select-Signals durch eine Chip-Select-Überwachungsschaltung im Halbleiterspeicherbaustein ein Bus-Signalleitungsabschluss aktiviert wird. Die Erfindung betrifft auch einen zur Durchführung dieses Verfahrens eingerichteten Halbleiterspeicherbaustein.
  • Ein derartiges Verfahren ist aus DE 197 34 554 A1 bekannt.
  • Die beiliegenden 1 und 2 veranschaulichen ein bisher übliches Verfahren, durch das ein erster und zweiter gleichartiger Halbleiterspeicherbaustein 11 und 12 über ein gemeinsames Bussystem von einem Controller 13 zur Übertragung von Befehls- und Datensignalen ansprechbar sind. Das Bussystem umfasst Datenbusleitungen "data bus" und Befehlsbusleitungen "cmd bus", wobei die Datenbusleitungen, wenn die Halbleiterspeicherbausteine 11 und 12 im DDR-Betrieb betreibbar sind, sowohl die Datenleitungen als auch die Datenstrobeleitungen umfassen. Der Controllerbaustein 13 führt dem ersten und zweiten Halbleiterspeicherbaustein 11 und 12 auch ein Taktsignal "clock" zu.
  • Der Controllerbaustein 13 erzeugt außerdem Chip-Select-Signale CS1 und CS2, die getrennt einem jeweiligen Chip- Select-Eingang CS des ersten und zweiten Halbleiterspeicherbausteins 11 und 12 zugeführt werden. Ein Befehlssignal wird von den Halbleiterspeicherbausteinen 11, 12 als gültig interpretiert, wenn ein vorbestimmtes Bitmuster über die Befehlsbusleitungen mit einem gültigen Chipsignal verknüpft wird und das Taktsignal von tief nach hoch übergeht.
  • Bezug nehmend auf das in 2 dargestellte Signalzeitdiagramm wird die Betriebsweise beim Schreiben von Daten vom Controllerbaustein 13 in die beiden Speicherbausteine 11 und 12 veranschaulicht. In der obersten Zeile A stellt das Signalzeitdiagramm der 2 ein Taktsignal "Clock" dar, das vom Controller 13 erzeugt und den beiden Speicherbausteinen 11 und 12 zugeführt wird. Es sind neun aufeinanderfolgende Taktimpulse 0–8 gezeigt. Zum Zeitpunkt t1 ergeht ein Schreibbefehl WR an den ersten Speicherbaustein 11 über den Befehlsbus "cmd-bus" (Zeile B). Die Zeile D veranschaulicht, dass etwa 2 ns nach dem ersten Datenstrobesignalimpuls (Zeitpunkt t2) ein Leitungsabschluss AT des ersten Speicherbausteins 11 zum Zeitpunkt t3 aktiviert wird, der mit der Vorderflanke des sechsten Taktimpulses 5 (Zeitpunkt t6) abgeschaltet wird. Mit der Vorderflanke des vierten Taktimpulses 3 ergeht vom Controller 13 ein Schreibbefehl WR an den zweiten Speicherbaustein 12. Zwei Nanosekunden nach dem zum Zeitpunkt t4 beginnenden dritten Datenstrobesignalimpuls kann der zweite Speicherbaustein 12 (zum Zeitpunkt t5) den Leitungsabschluss AT aktivieren (AT-on). Zwischen den Zeitpunkten t5 und t6 entsteht ein AT-Überlapp, da in diesem Zeitraum beide Speicherbausteine 11 und 12 ihren Leitungsabschluss aktiviert haben. Der zweite Speicherbaustein 12 schaltet erst zum Zeitpunkt t7 seinen Leitungsabschluss ab (AT-off). Wegen des gemeinsamen Datenbusses kann der Controller 13 zu einer Zeit mit einem Schreibbefehl lediglich in einen der beiden Speicherbausteine 11 oder 12 Daten schreiben. Der dazu notwendige Leitungsabschluss AT wird jeweils vom angesprochenen Speicherbaustein 11, 12 zum Zeit punkt t3 bzw. t5 aktiviert, und dann werden die Daten D0 bis D7 vom Controller 13 in den ersten Speicherbaustein 11 geschrieben (Zeile C in 2).
  • Wenn der Controllerbaustein 13 abwechselnd in die beiden Speicherbausteine 11 und 12 Daten schreibt, wird eine zusätzliche Zeitdauer zum Einschalten des aktiven Leitungsabschlusses AT in dem jeweils durch CS gewählten Speicherbaustein 11 und 12 benötigt, damit die Signalgüte auf den Datenleitungen nicht beeinträchtigt wird. Deshalb muss der Datenstrom durch ein zugefügtes Pausenzeitintervall unterbrochen werden, wodurch sich der Datendurchsatz verringert.
  • Aus diesem Grund hat die bei neueren schnellen Speicherbausteinen, wie SDRAMs und SGRAMs realisierte aktive Leitungsabschlussschaltung einen Zeitkonflikt herbeigeführt, der eine Verringerung der Effizienz des Busses und des Datendurchsatzes mit sich bringt.
  • Das aus der oben zitierten DE 197 34 554 A1 bekannte Verfahren, das dem Oberbegriff des Patentanspruchs 1 entspricht, ermöglicht ein gleichzeitiges Lesen und Schreiben von einem Speichercontroller, der ein Mikroprozessor ist, aus bzw. in zwei gleichartige Speicherbausteine mittels einer speziellen Steuereinheit, die Aktivierungssignale getrennt an die beiden Speicherbausteine abgibt. Bei diesem bekannten Verfahren ist die Aktivierung eines aktiven Leitungsabschlusses in den Speicherbausteinen nicht erwähnt. US 6,009,494 beschreibt ein Speichermodul mit zwei synchronen SRAM-Speicherbausteinen, das so gestaltet ist, dass ein Zugriff von einer übergeordneten Einheit entweder zu einem der beiden SRAMs oder zu beiden SRAMs erfolgen kann. Dies geschieht dadurch, dass jeder SRAM-Baustein drei CE-Eingänge hat, die mit CE2, CE2 und CE bezeichnet sind, und die im Baustein durch ein Logikglied verknüpft werden. Wenn, wie die 1 dieser Druckschrift zeigt, die beiden SRAM-Speicherbausteine zusammen betrieben werden, ist immer CE2 des ersten SRAM-Bausteins mit CE2 des zweiten SRAM-Bausteins verbunden, so dass letzterer durch die Funktion des Logikglieds den invertierten Logikpegel dieses Signals CE2 erhält (abgeleitet vom Adressensignal). Das zweite CE-Signal CE liegt beiden SRAM-Speicherbausteinen gemeinsam an. Auch diese Druckschrift erwähnt keine aktive Abschlussmöglichkeit der Datenleitungen im Speicherbaustein und auch keine besondere Ausbildung der Überwachung der Chip-Select-Signale für beide Speicherbausteine in einer der beiden Speicherbausteine.
    •
  • Es ist Aufgabe dieser Erfindung ein Kommunikationsverfahren für mehrere von einem Controllerbaustein abwechselnd ansprechbare Halbleiterspeicherbausteine und einen dafür eingerichteten Halbleiterspeicherbaustein so zu ermöglichen, dass der oben beschriebene Zeitkonflikt und die damit einhergehende Verringerung der Buseffizienz und des Datendurchsatzes vermieden sind.
  • Diese Aufgabe wird anspruchsgemäß gelöst.
  • Bei einem erfindungsgemäßen Kommunikationsverfahren hat einer der Halbleiterspeicherbausteine die Möglichkeit, das vom Controllerbaustein einem anderen Halbleiterspeicherbaustein zugesendete Chip-Select-Signal zu überwachen, und wenn der überwachende Speicherbaustein dieses Chip-Select-Signal erkannt hat, aktiviert er den eigenen Signalleitungsabschluss, der dann den Signalleitungsabschluss für den anderen Speicherbaustein bildet.
  • Dadurch dass der überwachende Halbleiterspeicherbaustein an seinem zweiten Chip-Select-Eingang das dem anderen Halbleiterspeicherbaustein zugeführte Chip-Select-Signal überwacht, kann er die dem benachbarten Speicherbaustein zugesendeten Befehle abhören und sie von den ihm selbst vom Controllerbaustein zugesendeten "eigenen" Befehlen unterscheiden. Die se Überwachung ermöglicht es, dass der überwachende Speicherbaustein Funktionen ausführen kann, die auf der Aktivität im zweiten Halbleiterspeicherbaustein beruhen. Dadurch, dass der überwachende Halbleiterspeicherbaustein den aktiven Signalabschluss für beide Speicherbausteine bildet, lässt sich der oben beschriebene Zeitkonflikt und die Pause im Datenstrom eliminieren.
  • Damit der aktive Leitungsabschluss zeitlich korrekt angelegt werden kann, muss der überwachende Speicheraustein wissen, wann der überwachte Speicherbaustein einen Schreibbefehl empfangen hat. Diese Information lässt sich durch eine Verknüpfung der den beiden Halbleiterbausteinen gemeinsam vom Controllerbaustein zugeführten Befehlssignale mit dem Chip-Select-Eingang des überwachten Halbleiterbausteins ermitteln. Damit weiß der überwachende Halbleiterbaustein, wann der überwachte Speicherbaustein einen Schreibbefehl empfangen hat und kann damit den Leitungsabschluss aktivieren oder falls er schon aktiviert ist, den Leitungsabschluss aktiviert lassen. Dadurch lässt sich der durch die Umschaltung des Leitungsabschlusses auf dem Datenbus hervorgerufene Zeitkonflikt vermeiden, wenn die Umschaltung des jeweiligen für die Schreibdaten angesprochenen Speicherbausteins vom ersten zum zweiten Speicherbaustein oder vom zweiten zum ersten Speicherbaustein stattfindet.
  • Der für die Durchführung des erfindungsgemäßen Verfahrens in den Halbleiterspeicherbausteinen notwendige zusätzliche Schaltungsaufwand ist minimal, da die Reaktion des überwachenden Halbleiterspeicherbausteins auf den Schreibbefehl zum überwachten Halbleiterspeicherbaustein ein Teil der normalen Aktivität des überwachenden Speicherbausteins in Reaktion auf seinen eigenen Schreibbefehl ist. Somit braucht jeder Halbleiterspeicherbaustein außer dem zusätzlichen zweiten Chip-Select-Eingang für dessen Verknüpfung mit dem Schreibbefehl, das heißt für die Chip-Select-Überwachungs schaltung lediglich eine zweite Kopie von bereits im Halbleiterbaustein vorhandenen internen Schaltungseinheiten.
  • Nachstehend wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens bei einem für die Durchführung dieses Verfahrens eingerichteten Halbleiterspeicherbaustein anhand der Zeichnung näher beschrieben.
    •
  • Die Figuren zeigen im einzelnen:
  • 1 schematisch die bereits beschriebene bekannte Konfiguration von zwei von einem Controllerbaustein über einen gemeinsamen Daten- und Befehlsbus beschreibbaren Speicherbausteinen;
  • 2 schematisch das bereits beschriebene Zeitdiagramm beim Schreiben in beide Speicherbausteine der 1;
  • 3 schematisch die vorgeschlagene neue Konfiguration von zwei von einem Controllerbaustein beschreibbaren Speicherbausteinen und
  • 4 ein Zeitdiagramm zur Erläuterung der Betriebsweise beim Beschreiben der beiden in 3 gezeigten beiden Speicherbausteine vom Controllerbaustein.
  • Gemäß 3 weist jeder Speicherbaustein 1, 2 einen zusätzlichen zweiten Chip-Select-Eingang CSII auf. Der zweite Chip-Select-Eingang CSII des ersten Speicherbausteins 1 ist mit dem ersten Chip-Select-Eingang CS des zweiten Speicherbausteins 2 verbunden. Deshalb kann der erste Speicherbaustein 1 die an den zweiten Speicherbaustein 2 über den Befehlsbus "cmd-bus" vom Controllerbaustein 3 ergehenden Schreibbefehle überwachen und sie von seinen eigenen vom Controllerbaustein 3 erhaltenen Schreibbefehlen unterscheiden. Da dem ersten Speicherbaustein 1 der dem zweiten Speicherbaustein 2 vom Controllerbaustein 3 über den Befehlsbus "cmd-bus" zugeführte Schreibbefehl ebenfalls anliegt, kann eine Chip-Select-Überwachungsschaltung im ersten Speicherbaustein 1 eine Verknüpfung des an seinem zweiten Chip-Select-Eingang CSII anliegenden und für den zweiten Speicherbaustein geltenden Chip-Select-Signals CS2 mit dem Schreibbefehl durchführen und dadurch die Information erfassen, dass der Leitungsabschluss zum Abschluss der Datenbusleitungen für die vom Controllerbaustein 3 über die Datenbusleitungen "data bus" für den Speicherbaustein 2 ausgegebenen Schreibdaten zu aktivieren ist.
  • Jeder Speicherbaustein 1 und 2 enthält (nicht gezeigte) programmierbare Moderegister, wie sie in jedem SDRAM üblich sind und die durch den Controllerbaustein 3 während des Anfahrens des Systems gesetzt werden. Diese Moderegister können dazu verwendet werden, zu definieren, welcher der Speicherbausteine 1 und 2 der überwachende (erste) und welcher der überwachte (zweite) Speicherbaustein ist. Das entsprechende Bit im Moderegister kann als Freigabe/Sperrbit für die Funktion des aktiven Leitungsabschlusses angesehen werden. Der zweite Chip-Select-Eingang CSII des zweiten Speicherbausteins 2 kann entweder über den Zustand des Moderegisters gesperrt werden, so dass dieser Eingang keine Funktion hat oder mit dem nicht selektierten Logikpegel verbunden sein. In einem (nicht gezeigten) System mit nur einem Speicherbaustein wird dieser in den überwachenden Zustand versetzt und sein zweiter Chip-Select-Eingang CSII mit dem nicht selektierten Logikpegel verbunden.
  • Da die Reaktion des ersten (überwachenden) Speicherbausteins 1 auf den an den zweiten Speicherbaustein 2 ergehenden Schreibbefehl ein Teil der normalen Aktivität des ersten Speicherbausteins 1 in Reaktion auf einen für ihn geltenden Schreibbefehl darstellt, ist der zur Durchführung des Verfahrens neben dem zusätzlichen zweiten Chip-Select-Eingang CSII notwendige Schaltungsaufwand gering, da er primär lediglich eine Kopie von im Speicherbaustein bereits vorhandenen Schaltungseinheiten erfordert.
  • Bezug nehmend auf das in 4 dargestellte Zeitdiagramm wird das erfindungsgemäße Verfahren noch detaillierter erläutert. Zeile A zeigt das vom Controllerbaustein beiden Speicherbausteinen 1 und 2 zugeführte Taktsignal "clock". Dreizehn Taktimpulse 0–12 sind aufeinanderfolgend dargestellt. Zeile B zeigt einen ersten Schreibbefehl WR an den Speicherbaustein 1 zum Zeitpunkt t1 und einen zweiten Schreibbefehl (WR) an den Speicherbaustein 2 zum Zeitpunkt t2. Gleichzeitig mit den Schreibbefehlen werden vom Controllerbaustein 3 auch die jeweils zugehörigen Chip-Select-Signale CS1, CS2 für die Speicherbausteine 1 und 2 ausgegeben, die diese jeweils an ihren ersten Chip-Select-Eingängen CS empfangen. Zeile C zeigt die zu schreibenden Daten D0–D7. Zeile D zeigt die im DDR-Betrieb vom Controllerbaustein 3 über die Datenbusleitungen "data bus" ausgegebenen Datenstrobeimpulse. Zeile E gibt die Zeitdauer (AT-on) wieder, während der der aktive Leitungsabschluss (AT) im ersten Speicherbaustein 1 eingeschaltet würde, wenn nur in den Speicherbaustein 1 geschrieben würde. Die Zeile F veranschaulicht die Aktivierzeitdauer (AT-on) des aktiven Leitungsabschlusses (AT), wenn die Schreibdaten nur für den zweiten Speicherbaustein 2 gelten würden. Die Zeile G schließlich zeigt die durch eine ODER-Verknüpfung der Schreibbefehle beider Speicherbausteine 1, 2 sich ergebende resultierende Einschaltdauer (AT-on) des aktiven Leitungsabschlusses AT, der in dem überwachenden ersten Speicherbaustein 1 aktiviert wird. Diese resultierende Einschaltdauer (AT-on) des aktiven Leitungsabschlusses AT im Speicherbaustein 1 beginnt mit dem Zeitpunkt t2 und endet mit dem Zeit punkt t5, nachdem die letzten Schreibdaten D7 vom Controller 3 über den Datenbus eingeschrieben wurden.
    • 1, 2, 11, 12
    Speicherbausteine
    3, 13
    Controllerbaustein
    CS, CSII
    Chip-Select-Eingänge
    CS1, CS2
    Chip-Select-Signale
    Clock
    Taktsignal
    Data Bus
    Datenbus
    CMD-Bus
    Befehlsbus
    AT
    Aktiver Leitungsabschluss
    WR
    Schreibbefehl
    D0–D7
    Schreibdaten

Claims (4)

  1. Verfahren zur Kommunikation eines Controllerbausteins (3) mit einem ersten und zweiten Halbleiterspeicherbaustein (1, 2) über ein gemeinsames Bussystem, wobei vom Controllerbaustein (3) ein jeweiliger Halbleiterspeicherbaustein (1, 2) durch einen entsprechenden Befehl und ein jeweiliges, den Halbleiterspeicherbausteinen (1, 2) getrennt zugeführtes Chip-Select-Signal (CS1, CS2) gewählt und auf die Erfassung des Chip-Select-Signals durch eine Chip-Select-Überwachungsschaltung im Halbleiterspeicherbaustein (1, 2) ein Bus-Signalleitungsabschluss aktiviert wird, gekennzeichnet durch folgende Schritte: – in einem der beiden Halbleiterspeicherbausteine (1, 2) wird ausser dem ihm zugeführten Chip-Select-Signal (CS1) auch dass dem anderen Halbleiterspeicherbaustein zugeführte Chip-Select-Signal (CS2) überwacht, und – ein Bus-Signalleitungsabschluss (AT) für den Abschluss der vom Controllerbaustein (3) an beide Halbleiterspeicherbausteine (1, 2) zu sendenden Daten wird nur in dem überwachenden Halbleiterspeicherbaustein (1, 2) aktiviert, sobald dieser ein Chip-Select-Signal (CS1, CS2) erfasst hat.
  2. Halbleiterspeicherbaustein (1, 2) mit einer Interfaceschaltung, die wenigstens zum Empfang von Daten und Befehlen von einem gemeinsamen Controllerbaustein (3) über ein gemeinsames Bussystem (4), mit dem zwei derartige Halbleiterspeicherbausteine (1, 2) mit dem Controllerbaustein (3) verbindbar sind, eingerichtet ist, einer aktiven Leitungsabschlussschaltung sowie einem ersten Chip-Select-Eingang (CS) und einer damit verbundenen Chip-Select-Überwachungsschaltung zur Auswahl des Speicherbausteins (1, 2) durch den Controllerbaustein, dadurch gekennzeichnet, dass der Speicherbaustein (1, 2) einen zweiten Chip-Select-Eingang (CSII) und eine damit verbundene zweite Chip-Select-Überwachungsschaltung enthält, wobei im Falle, dass zwei gleichartige Speicherbausteine (1, 2) mit dem Controllerbaustein (3) verbindbar sind, der zweite Chip-Select-Eingang (CSII) eines ersten der beiden Speicherbausteine (1) mit dem ersten Chip-Select-Eingang (CS) des zweiten Speicherbausteins verbindbar ist, und dass die zweite Chip-Select-Überwachungsschaltung des ersten Speicherbausteins das am zweiten Chip-Select-Eingang (CSII) empfangene Chip-Select-Signal (CS2) erfasst und daraufhin seine Leitungsabschlussschaltung zum Leitungsabschluss der vom Controller gesendeten Datensignale aktiviert.
  3. Halbleiterspeicherbaustein nach Anspruch 2, dadurch gekennzeichnet, dass er ein SDRAM oder SGRAM ist.
  4. Halbleiterspeicherbaustein nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass er ein programmierbares Moderegister aufweist, in das eine Information einprogrammierbar ist, ob die zweite Chip-Select-Überwachungsschaltung des Halbleiterbausteins (1, 2) das Chip-Select-Signal (CS2) an seinem zweiten Chip-Select-Eingang (CSII) überwacht oder nicht und ob auf die Erfassung dieses Chip-Select-Signals (CS2) durch die zweite Chip-Select-Überwachungsschaltung die Leitungsabschlussschaltung aktiviert wird oder nicht.
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