DE102006050542A1

DE102006050542A1 - Verfahren zum Übertragen von Signalen zwischen einem Speicherbauelement und einer Speichersteuereinheit

Info

Publication number: DE102006050542A1
Application number: DE102006050542A
Authority: DE
Inventors: Peter Gregorius; Thomas Hein; Andre SCHÄFER; Paul Wallner
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-10-26
Filing date: 2006-10-26
Publication date: 2007-05-24
Also published as: KR100865532B1; US7587655B2; US20070091711A1; KR20070045123A

Abstract

Bei einem Verfahren und einem Bauelement für die Kommunikation (z. B. Übertragen und/oder Empfangen) von Befehls-, Adress- und Datensignalen von einem Speicherbauelement zu einer Speichersteuereinheit oder umgekehrt, werden die Datensignale mit einer ersten Rate und Befehlssignale und/oder Adresssignale mit einer zweiten Rate übertragen, die niedriger als eine erste Rate ist. Zusätzlich oder alternativ wird ein Befehlssequenzcode, der eine Befehlssequenz aus einer vorgegebenen Gruppe von Befehlssequenzen identifiziert, mit der ersten oder mit der zweiten Rate übertragen.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Übertragen von Befehls-, Adress- und Datensignalen von einem Speicherbauelement zu einer Speichersteuereinheit oder umgekehrt. Die vorliegende Erfindung schafft insbesondere eine zuverlässigere Übertragung von Befehls- und Adresssignalen mit einem geringeren Risiko von Bitfehlern.

In der Regel werden Befehls-, Adress- und Datensignale zwischen Speicherbauelementen und Speichersteuereinheiten über eine Anzahl paralleler Leitungen übertragen. Aufgrund der steigenden Rechnerkapazitäten und der immer größeren Mengen zu speichernder Information, werden auch die Taktfrequenz und die Datenrate solcher Übertragungen kontinuierlich gesteigert. Eine Reihe fundamentaler Probleme macht nun ein komplett neues Layout oder eine komplett neue Architektur von Speicherbauelementen, Speichersteuereinheiten und ihrer Kommunikationsweise erforderlich.

Gemäß neuer Konzepte und Technologien werden Befehle, Adressen und Daten in Frames bzw. Rahmen übertragen, wobei jeder Frame Befehlssignale und/oder Adresssignale und/oder Datensignale aufweist. Korrumpierte Frames oder Frames, die als fehlerhaft erkannt werden, werden ein zweites Mal übertragen. Dies verringert jedoch die Leistung des Kanals zwischen Speichersteuereinheit und Speicherbauelement erheblich.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum zuverlässigen Übertragen von Befehls-, Adress- und Datensignalen zwischen einem Speicherbauelement und einer Speichersteuereinheit und ein Speicherbauelement und eine Speichersteuereinheit, die einen verbesserten zuverlässigen Transfer von Befehls-, Adress- und Datensignalen ermöglichen, zu schaffen. Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, die Leistung einer Übertragung zwischen einer Speichersteuereinheit und einem Speicherbauelement zu verbessern.

Diese Aufgaben werden durch ein Verfahren nach Anspruch 1 oder 7 und mikroelektronische Bauelemente nach Anspruch 11 oder 14 gelöst.

Die vorliegende Erfindung schafft ein Verfahren zum Übertragen von Befehls-, Adress- und Datensignalen von einem Speicherbauelement zu einer Speichersteuereinheit oder umgekehrt, wobei das Verfahren die folgenden Schritte aufweist: Übertragen von Datensignalen mit einer ersten Rate; und Übertragen von Befehlssignalen oder Adresssignalen mit einer zweiten Rate, wobei die zweite Rate niedriger als die erste Rate ist.

Weiterhin schafft die vorliegende Erfindung ein Verfahren zum Übertragen von Befehlssignalen von einem Speicherbauelement zu einer Speichersteuereinheit oder umgekehrt, wobei das Verfahren die folgenden Schritte aufweist: Übertragen eines Befehlssequenzcodes, wobei der Befehlssequenzcode aus einer vorgegebenen Gruppe von Befehlssequenzcodes ausgewählt wird, und wobei jeder Befehlssequenzcode eine vorgegebene Sequenz von Befehlen identifiziert.

Außerdem schafft die vorliegende Erfindung ein mikroelektronisches Bauelement für ein Datenspeicherungssystem, das die folgenden Merkmale aufweist: einen Eingangs-/Ausgangsbereich zum Übertragen und/oder Empfangen von Befehls-, Adress- und Datensignalen, wobei der Eingangs-/Ausgangsbereich zum Übertragen und/oder Empfangen von Da tensignalen mit einer ersten Rate und zum Übertragen und/oder Empfangen von Befehlssignalen oder Adresssignalen mit einer zweiten Rate ausgebildet ist, wobei die zweite Rate niedriger als die erste Rate ist, und wobei das mikroelektronische Bauelement aus der Gruppe ausgewählt ist, die ein Speicherbauelement und eine Speichersteuereinheit umfasst.

Außerdem schafft die vorliegende Erfindung ein mikroelektronisches Bauelement für ein Datenspeicherungssystem, das die folgenden Merkmale aufweist: einen Eingangs-/Ausgangsbereich zum Übertragen und/oder Empfangen eines Befehlssequenzcodes, wobei der Befehlssequenzcode aus einer vorgegebenen Gruppe von Befehlssequenzcodes ausgewählt wird, wobei jeder Befehlssequenzcode eine vorgegebene Sequenz von Befehlen identifiziert, und wobei das mikroelektronische Bauelement aus der Gruppe ausgewählt ist, die ein Speicherbauelement und eine Speichersteuereinheit aufweist.

Die vorliegende Erfindung basiert auf der Erkenntnis, dass ein Bitfehler in einem Befehls- oder Adresssignal zu ernsteren Problemen führt als in einem Datensignal. Dies ist darauf zurückzuführen, dass Befehls- und Adresssignale den weiteren Betrieb des Speicherbauelements steuern. Daher kann ein Fehler in einem Befehls- oder Adresssignal eine langwierige Verzögerung des Betriebs des Speicherbauelements verursachen oder dazu führen.

Die vorliegende Erfindung basiert auf der Idee, Befehls- und Adresssignale mit einer geringeren Rate zu übertragen als Datensignale. Vorzugsweise werden die Signale in Frame übertragen. Ein Frame weist einen Subframe für Datensignale und einen anderen Subframe für Befehls- und/oder Adresssignale auf. Diese Subframe werden mit unterschiedlichen Raten übertragen.

Weiterhin beruht die vorliegende Erfindung auf der Erkenntnis, dass die von einer Speichersteuereinheit und einem Speicherbauelement zur Verfügung gestellten Befehle auf unterschiedliche Weisen kombiniert werden können, wobei jedoch nur sehr wenige Kombinationen nützlich sind. Die vorliegende Erfindung basiert auf der Idee, einen Befehlssequenzcode aus einer Anzahl vorgegebener Befehlssequenzcodes anstelle einer Folge von Befehlscodes zu übertragen. Es wird lediglich die kleine Anzahl nützlicher Befehlskombinationen codiert. Daher ist die Anzahl der Befehlssequenzcodes wesentlich kleiner als die Gesamtzahl theoretisch möglicher Befehlssequenzen und die Anzahl der Bits des Befehlssequenzcodes ist wesentlich kleiner als die Anzahl der Bits, die für die Identifizierung jedes einzelnen Befehls in der Sequenz notwendig ist. Diese Bitreduktion kann zur Verbesserung der Kommunikationsleistung und/oder zur Verbesserung von Zuverlässigkeit und Sicherheit der Kommunikation verwendet werden. Zu diesem Zweck kann jedes Bit zweimal übertragen werden und/oder der Befehlssequenzcode kann mit einer niedrigeren Bitrate übertragen werden und/oder ein Fehlerkorrekturcode wird für jeden Befehlscode übertragen.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Übertragen von Befehls-, Adress- und Datensignalen von einem Speicherbauelement zu einer Speichersteuereinheit, und umgekehrt, geschaffen, wobei das Verfahren die folgenden Schritte aufweist: Übertragen der Befehls- oder Adresssignale mit einem höheren Grad an Zuverlässigkeit als bei Datensignalen. In einer Ausführungsform wird dieser höhere Grad an Zuverlässigkeit durch eine niedrigere Rate oder durch zweimalige Übertragung jedes einzelnen Bits des Befehls- oder Adresssignals oder durch Übertragung eines Fehlerkorrekturcodes erreicht. Weiterhin liegt der vorliegenden Erfindung die Idee zugrunde, eine Speicher steuereinheit oder ein Speicherbauelement mit einem Eingangs-/Ausgangsbereich vorzusehen, die bzw. das dafür vorgesehen ist, an der Durchführung des Verfahrens beteiligt zu sein oder das Verfahren durchzuführen.

Gemäß einem Aspekt der vorliegenden Erfindung wird die Zuverlässigkeit der Signalübertragung zwischen einer Speichersteuereinheit und eines Speicherbauelements ohne Beeinträchtigung der Leistung erhöht. Bei manchen Ausführungsformen wird diese Verbesserung ohne ein Erhöhen der Anzahl paralleler Leitungen und ohne erhebliche Erhöhung der Herstellungskosten der Speichersteuereinheit und des Speicherbauelement erreicht.

Um ein detailliertes Verständnis der oben beschriebenen Merkmale der vorliegenden Erfindung zu ermöglichen, wird die oben kurz zusammengefasste Erfindung nun anhand von Ausführungsformen, von denen manche in den beigefügten Zeichnungen dargestellt sind, näher erläutert.
1 zeigt eine schematische Darstellung eines Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung;
2 zeigt eine schematische Darstellung einer Speichersteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung dar;
3 zeigt ein schematisches Flussdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung;
4 zeigt ein schematisches Flussdiagramm eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
5 zeigt ein schematisches Flussdiagramm eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
6 zeigt ein schematisches Flussdiagramm eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
7 zeigt ein schematisches Diagramm des Signalverlaufs bei einer herkömmlichen Kommunikation zwischen einer Speichersteuereinheit und einem Speicherbauelement und in einer Ausführungsform der vorliegenden Erfindung; und
8 zeigt eine schematische Darstellung von Bits, die zwischen einer Speichersteuereinheit und einem Speicherbauelement aus dem Stand der Technik und gemäß mehreren Ausführungsformen der vorliegenden Erfindung übertragen wurden.
1 ist eine schematische Darstellung eines Speicherbauelements 10 gemäß der vorliegenden Erfindung. Das Speicherbauelement 10 weist ein Speicherzellenfeld 12 auf, einen Spaltenadressdecoder 14 und einen Reihenadressdecoder 16. Die Spalten- und Reihenadressdecoder 14, 16 sind mit einem Eingangs-/Ausgangsbereich 18 zum Übertragen und Empfangen von Befehls-, Adress- und Datensignalen über die Leitungen 20 verbunden. Der Eingangs-/Ausgangsbereich 18 ist in die Kommunikation zwischen dem Speicherbauelement 10 und einer Speichersteuereinheit (unten mit Bezug auf 2 beschrieben) eingebunden. 1 ist eine vereinfachte Darstellung des Speicherbauelements 10. Es sind lediglich einige ihrer Elemente und funktionalen Blöcke gezeigt.
Der Eingangs-/Ausgangsbereich 18 ist ausgelegt zum Empfangen und Übertragen von Datensignalen mit einer ersten Rate und von Befehls- und/oder Adresssignalen mit einer zweiten Rate, die geringer als die erste Rate ist. Darüber hin aus oder alternativ dient der Eingangs-/Ausgangsbereich 18 zum Empfangen und/oder Übertragen von Befehlssequenzcodes, die vorgegebene Befehlsfolgen identifizieren, und zum Steuern des Speicherbauelements 10 gemäß der vom Befehlssequenzcode identifizierten Befehlsfolgen. Der Betrieb des Eingangs-/Ausgangsbereichs 18 wird unten anhand von 3 bis 8 genauer beschrieben.
2 ist eine schematische Darstellung einer Speichersteuereinheit 30 mit einem Eingangs-/Ausgangsbereich 32. Weitere Bauelemente und Bauteile der Speichersteuereinheit 30 sind für ein Verständnis der vorliegenden Erfindung nicht notwendig und daher in 2 nicht dargestellt. Der Eingangs-/Ausgangsbereich 32 der Speichersteuereinheit 30 ist mit einem oder mehreren Schaltungsbauelement(en), wie in 1 gezeigt, über eine Anzahl von Leitungen 20 verbunden. Die Speichersteuereinheit 30 steuert das Schreiben oder Speichern von Daten im Speicherzellenfeld 12 des Speicherbauelements 10 und das Lesen von Daten aus dem Speicherzellenfeld 12 des Speicherbauelements 10. Zu diesem Zweck überträgt und empfängt der Eingangs-/Ausgangsbereich 32 der Speichersteuereinheit 30 Befehls-, Adress- und Datensignale über die Leitungen 20.
Der Eingangs-/Ausgangsbereich 32 der Speichersteuereinheit 30 ist ausgebildet zum Übertragen und Empfangen von Datensignalen mit einer ersten Rate und von Befehls- und/oder Adresssignalen mit einer zweiten Rate, die niedriger als die erste Rate ist. Alternativ oder zusätzlich ist der Eingangs-/Ausgangsbereich 32 zum Übertragen und/oder Empfangen von Befehlssequenzcodes, die Sequenzen von Befehlen identifizieren, ausgebildet. Der Betrieb des Eingangs-/Ausgangsbereichs 32 der Speichersteuereinheit wird unten genauer anhand der 3 bis 8 beschrieben.
3 ist ein schematisches Flussdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung. In einem ersten Schritt 34 werden Datensignale mit einer ersten Rate übertragen und in einem zweiten Schritt 36 werden Befehls- und/oder Adresssignale mit einer zweiten Rate übertragen. Die zweite Rate ist niedriger als die erste Rate. In einer Ausführungsform beträgt die zweite Rate die Hälfte der ersten Rate. Dieses Verfahren zum Übertragen mittels zweier unterschiedlicher Raten kann auf die Übertragung von der Speichersteuereinheit 30 zu dem Speicherbauelement 10 ebenso wie auf die Übertragung von dem Speicherbauelement 10 zu der Speichersteuereinheit 30 angewendet werden.
In einer Ausführungsform werden Befehls-, Adress- und Datensignale in Frames übertragen. Jeder Frame weist separate Subframes für Datensignale und für Befehls- und/oder Adresssignale auf. Ein Datensignale aufweisender Subframe wird mit der ersten Rate und ein Befehls- und/oder Adresssignale aufweisender Subframe wird mit der zweiten Rate übertragen.
Sowohl im Fall einer Übertragung in Frames oder in Subframes, als auch im Fall einer Übertragung ohne die Organisation in Form von Frames und Subframes kann die chronologische Reihenfolge der ersten und zweiten Schritte 34, 36 wie in 3 dargestellt, oder umgekehrt sein.
4 zeigt ein schematisches Flussdiagramm eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Dieses Verfahren betrifft wiederum die Übertragung von Signalen von einer Speichersteuereinheit 30 zu einem Speicherbauelement 10, sowie eine Übertragung von Signalen von einem Speicherbauelement 10 zu einer Speichersteuereinheit 30.
In einem ersten Schritt 42 werden Datensignale mit einer ersten Rate übertragen. In einem zweiten Schritt 44 wird eine Befehlssequenz ausgewählt. Diese Befehlssequenz identifiziert eine aus einer vorgegebenen Gruppe von Befehlssequenzen. Vorzugsweise ist diese Gruppe vorgegebener Befehlssequenzen kleiner oder viel kleiner als die Gesamtzahl aller verschiedener Befehlssequenzen, die theoretisch kombiniert werden können. Vielmehr ist es so, dass die vorgegebene Gruppe von Befehlssequenzen lediglich die nützlichen Befehlssequenzen aufweist. In einem dritten Schritt 46 wird der ausgewählte Befehlssequenzcode mit einer zweiten Rate übertragen.
Ähnlich wie in dem oben anhand von 3 beschriebenen Verfahren kann die chronologische Reihenfolge der Verfahrensschritte 42, 44, 46 des in 4 beschriebenen Verfahrens verändert werden. Während ein Befehlssequenzcode vor seiner Übertragung (Schritt 46) ausgewählt werden muss (Schritt 44), können Datensignale vor oder nach dem Befehlssequenzcode übertragen werden (Schritt 42). Außerdem kann, ähnlich wie bei dem anhand von 3 beschriebenen Verfahren, das anhand von 4 beschriebene Verfahren sowohl auf eine Übertragung in der Form von Frames, als auch auf eine Übertragung ohne Frames angewendet werden. Im Falle einer Frame-basierten Übertragung werden Datensignale vorzugsweise in einem Subframe übertragen, während ein Befehlssequenzcode in einem anderen Subframe übertragen wird.
5 ist ein schematisches Flussdiagramm eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Dieses Verfahren kann wiederum auf die Kommunikation von einer Speichersteuereinheit 30 zu einem Speicherbauelement 10, sowie auf eine Kommunikation von dem Speicherbauelement 10 zu der Speichersteuereinheit 30 angewandt werden.
In einem ersten Schritt 52 wird jedes Bit eines Datensignals einmal übertragen. In einem zweiten Schritt 54 wird ein Befehlssequenzcode ausgewählt. Ähnlich wie in dem oben anhand von 4 beschriebenen Verfahren identifiziert jeder Befehlssequenzcode eine vorgegebene Befehlssequenz aus einer vorgegebenen Gruppe von Befehlssequenzen. Diese vorgegebene Gruppe von Befehlssequenzen weist lediglich die kleine Anzahl nützlicher Befehlssequenzen, jedoch nicht alle anderen Befehlssequenzen, die theoretisch zusammengestellt werden können, aber nicht nützlich sind, auf.
In einem dritten Schritt 56 wird jedes Bit des ausgewählten Befehlssequenzcodes zweimal übertragen. Der Befehlssequenzcode weist wesentlich weniger Bits auf als eine Codesequenz, die die einzelnen Befehle identifiziert. Daher nimmt die Übertragung, auch wenn jedes Bit des Befehlssequenzcodes zweimal übertragen wird, weniger oder ebenso viel Zeit, oder nur wenig mehr Zeit in Anspruch, als die herkömmliche Übertragung der Sequenz von Befehlscodes.
Wiederum muss ein Befehlssequenzcode ausgewählt werden (Schritt 54), bevor er übertragen wird (Schritt 56), jedoch kann das Datensignal übertragen werden (Schritt 52) bevor oder nachdem der Befehlssequenzcode übertragen wird (Schritt 56). Das in 5 gezeigte Verfahren kann abermals auf ein Übertragungsprotokoll angewandt werden, das Frames aufweist, sowie auf ein Übertragungsprotokoll ohne Frames.
6 ist ein schematisches Flussdiagramm eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Der erste und der zweite Schritt 62, 64 sind dem ersten und dem zweiten Schritt 52, 54 des oben im Zusammenhang mit 5 beschriebenen Verfahren ähnlich. In einem dritten Schritt 66 wird der im zweiten Schritt 64 ausgewählte Befehlssequenzcode übertragen. In einem vierten Schritt 68 wird ein Fehlerkorrekturcode (ECC; ECC = error correctin code) für den Befehlssequenzcode übertragen. Ähnlich wie bei der anhand von 5 beschriebenen Ausführungsform und aus denselben Gründen ist trotz der zusätzlichen Übertragung eines Fehlerkorrekturcodes die im Zusammenhang mit 6 beschriebene Übertragung schneller oder zumindest nicht langsamer oder nur geringfügig langsamer als eine herkömmliche Kommunikation.
Ähnlich wie in den oben anhand der 3 bis 5 beschriebenen Verfahren kann die chronologische Reihenfolge der Schritte 62, 64, 66, 68 verändert werden. Während ein Befehlssequenzcode ausgewählt werden muss (Schritt 64), bevor er übertragen wird (Schritt 66) und bevor ein Fehlerkorrekturcode für den Befehlssequenzcode übertragen wird (Schritt 68), können Datensignale übertragen werden (Schritt 62) bevor oder nachdem der ausgewählte Befehlssequenzcode übertragen wird (Schritt 66) und bevor oder nachdem ein Fehlerkorrekturcode für den ausgewählten Befehlssequenzcode übertragen wird (Schritt 68), und die Befehlssequenz kann übertragen werden (Schritt 66) bevor oder nachdem der Fehlerkorrekturcode für den Befehlssequenzcode übertragen wird (Schritt 68).
Außerdem kann, ähnlich wie in den oben im Zusammenhang mit den 3 bis 5 beschriebenen Verfahren, das Verfahren auf eine Frame-basierte Kommunikation mit Datensignalen und Befehlssequenzcode-Signalen, die in unterschiedlichen Subframes übertragen werden, angewendet werden, sowie auch auf eine Kommunikation ohne Frames.
7 ist ein schematisches Diagramm, das den Signalverlauf gemäß herkömmlicher Verfahren und gemäß den Verfahren der vorliegenden Erfindung zeigt. Die Zeit t ist der Abszisse zugeordnet.
Der erste Graph bzw. die Linie 80 stellt ein Taktsignal dar, das sowohl der Speichersteuereinheit und dem Speicherbauelement zur Verfügung gestellt wird. Herkömmlicherweise wird an jeder steigenden oder fallenden Flanke eines Taktsignals ein Bit (Bit 0, Bit 1, Bit 2, Bit 3; siehe zweite Linie 82) übertragen. Die resultierenden Signalaugen sind schematisch dargestellt, siehe dritte Linie 84.
In den oben anhand der 3 und 4 beschriebenen Ausführungsformen werden Befehls- und/oder Adresssignale bzw. ein Befehlssequenzcode mit einer zweiten Rate übertragen, die geringer als eine erste auf Datensignale angewendete Rate ist. Vorzugsweise beträgt diese zweite Rate die Hälfte der ersten Rate. Vorzugsweise wird dies wie in der vierten und fünften Linie 86, 88 von 7 dargestellt erreicht; in jedem Zyklus des Taktsignals wird ein Bit (Bit 0, Bit 1, Bit 2, Bit 3) übertragen, wobei jeder Zyklus eine steigende und eine fallende Flanke des Taktsignals aufweist (vierte Linie 86). Die resultierenden Signalaugen werden mit der fünften Linie 88 dargestellt.
Die verringerte Rate hat eine verringerte Empfindlichkeit gegenüber Geräuschen oder elektromagnetischen Interferenzen zur Folge.
8 ist eine schematische Darstellung der Bits, die auf herkömmliche Weise oder erfindungsgemäß übertragen werden. Dieses Beispiel bezieht sich auf dreizehn unterschiedliche Befehle und auf Befehlssequenzen, die zwei Befehle aufweisen. Herkömmlicherweise (erste Linie 90) identifizieren vier Bits (Bit 0, Bit 1, Bit 2, Bit 3) den ersten Befehl in der Befehlssequenz und vier Bits (Bit 4, Bit 5, Bit 6, Bit 7) identifizieren den zweiten Befehl in der Sequenz. Theoretisch können diese dreizehn Befehle zu insgesamt 169 verschiedenen Zwei-Befehls-Sequenzen kombiniert werden.
Es ist jedoch nur eine kleine Anzahl von Befehlssequenzen nützlich. Wenn beispielsweise 16 verschiedene Befehlssequenzen von Nutzen sind, sind vier Bits (Bit 0, Bit 1, Bit 2, Bit 3; zweite Linie 92) zum Identifizieren einer jeden dieser vorgegebenen nützlichen Befehlssequenzen notwendig. Die Übertragung von vier Bits (zweite Linie 92) anstelle von acht Bits (erste Linie 90) bedeutet eine wesentlich verbesserte Leistung. Jedoch wird stattdessen vorzugsweise die Zuverlässigkeit der Übertragung verbessert. Dies wird unten anhand der dritten bis sechsten Linie 94, 96, 98, 100 von 8 beschrieben.
Wie bereits anhand von 5 beschrieben wurde, kann die Übertragung von Befehls- und/oder Adresssignalen zuverlässiger und weniger empfindlich gegenüber Rauschen oder elektromagnetischen Interferenzen gestaltet werden, indem jedes Bit zweimal übertragen wird. Vorzugsweise wird entweder jedes Bit sofort wiederholt, wie mit der dritten Linie 94 gezeigt, oder die gesamte Bitsequenz wird wiederholt, wie mit der vierten Linie 96 von 8 gezeigt.
Wie bereits oben im Zusammenhang mit 6 beschrieben wurde, kann ein Fehlerkorrekturcode für jeden Befehlssequenzcode (fünfte Linie 98 und sechste Linie 100 von 8) übertragen werden. Die Bits C des Fehlerkorrekturcodes werden vor oder nach den Bits 0, 1, 2, 3 des Befehlssequenzcodes übertragen. Der Fehlerkorrekturcode kann die Rekonstruktion des korrumpierten Befehlssequenzcodes (fünfte Linie 98) oder lediglich die Identifikation des Befehlssequenzcodes als korrumpiert (sechste Linie 100) ermöglichen.
Manche der Ausführungsformen wurden oben lediglich unter Bezugnahme auf Befehlssignale beschrieben. Manche dieser Ausführungsformen können jedoch stattdessen oder zusätzlich auf Adresssignale angewendet werden. Insbesondere die Über tragung von Adresssignalen mit einer zweiten Rate (vgl. das oben anhand von 3 beschriebene Verfahren) und das zweimalige Übertragen eines jeden Bits eines Adresssignals (vgl. die dritte und vierte Linie 94, 96 von 8) und das Übertragen eines Fehlerkorrekturcodes für jedes Adresssignal (vgl. die fünfte und sechste Linie 98, 100 von 8) sind vorteilhaft und verbessern die Zuverlässigkeit der Übertragung.
Insofern als Frames und Subframes in den oben beschriebenen Ausführungsformen verwendet werden, ist es offensichtlich, dass die Größe des Frames und die Größe eines jeden Subframes sowohl vorgegeben als auch variabel sein kann.
Während sich die vorstehende Beschreibung auf Ausführungsformen der vorliegenden Erfindung bezieht, können andere und weiterführende Ausführungsformen der Erfindung entwickelt werden, ohne dabei über ihren grundlegenden Umfang, wie er von den nun folgenden Patentansprüchen festgelegt wird, hinauszugehen.

Claims

Verfahren zum Übertragen von Signalen zwischen einem Speicherbauelement und einer Speichersteuereinheit, wobei das Verfahren die folgenden Schritte aufweist: Übertragen von Datensignalen zwischen dem Speicherbauelement und der Speichersteuereinheit mit einer ersten Rate; und übertragen von mindestens einem Befehlssignal oder Adresssignal zwischen dem Speicherbauelement und der Speichersteuereinheit mit einer zweiten Rate, wobei die zweite Rate langsamer als die erste Rate ist.
Verfahren nach Anspruch 1, wobei die zweite Rate der Hälfte der ersten Rate entspricht.
Verfahren nach Anspruch 1 oder 2, wobei die Befehls-, Adress- und Datensignale in Frames übertragen werden; und wobei ein Frame einen ersten Subframe aufweist, der Datensignale enthält, und einen zweiten Subframe, der mindestens entweder ein Befehls- oder ein Adresssignal aufweist.
Verfahren nach Anspruch 3, wobei: im ersten Subframe ein Datenbit an jeder steigenden Flanke und an jeder fallenden Flanke eines Taktsignals übertragen wird; und im zweiten Subframe ein Befehls- bzw. ein Adressbit bei jedem Zyklus des Taktsignals übertragen wird, wobei jeder Zyklus des Taktsignals eine steigende und eine fallende Flanke des Taktsignals aufweist.
Verfahren nach Anspruch 3 oder 4, wobei: der zweite Subframe einen Befehlssequenzcode aufweist, der Befehlssequenzcode aus einer vorgegebenen Gruppe von Befehlssequenzcodes ausgewählt ist, und jeder Befehlssequenzcode eine vorgegebene Befehlssequenz identifiziert.
Verfahren nach Anspruch 1 oder 2, wobei ein Befehlssignal zwischen dem Speicherbauelement und der Speichersteuereinheit mit der zweiten Rate übertragen wird und wobei das Befehlssignal einen Befehlssequenzcode identifiziert, der aus einer vorgegebenen Gruppe von Befehlssequenzcodes ausgewählt wird, wobei jeder Befehlssequenzcode eine vorgegebene Befehlssequenz identifiziert.
Verfahren zum Übertragen von Befehlssignalen zwischen einem Speicherbauelement und einer Speichersteuereinheit, wobei das Verfahren die folgenden Schritte aufweist: Auswählen eines Befehlssequenzcodes aus einer vorgegebenen Gruppe von Befehlssequenzcodes, die eine vorgegebene Befehlssequenz identifizieren; und Übertragen des ausgewählten Befehlssequenzcodes zwischen dem Speicherbauelement und der Speichersteuereinheit.
Verfahren nach Anspruch 6 oder 7, wobei die Anzahl der Befehlssequenzcodes in der vorgegebenen Gruppe von Befehlssequenzcodes weniger als die Gesamtzahl theoretisch möglicher Befehlssequenzen beträgt, die zwischen dem Speicherbauelement und der Speichersteuereinheit übertragen werden können.
Verfahren nach einem der Ansprüche 6 bis 8, wobei das Übertragen des ausgewählten Befehlssequenzcodes das zweimalige Übertragen eines jeden Bits des Befehlssequenzcodes umfasst.
Verfahren nach einem der Ansprüche 6 bis 9, wobei das Übertragen des ausgewählten Befehlssequenzcodes das Übertragen eines Fehlerkorrekturcodes umfasst.
Mikroelektronisches Bauelement für ein Datenspeicherungssystem, das die folgenden Merkmale aufweist: einen Eingangs-/Ausgangsbereich zum Übertragen von Befehlssignalen, Adresssignalen und Datensignalen, wobei der Eingangs-/Ausgangsbereich dazu ausgelegt ist, Datensignale mit einer ersten Rate und mindestens ein Befehlssignal oder Adresssignal mit einer zweiten Rate zu übertragen, wobei die zweite Rate langsamer als die erste Rate ist, und wobei das mikroelektronische Bauelement aus einem Speicherbauelement und einer Speichersteuereinheit ausgewählt wird.
Mikroelektronisches Bauelement nach Anspruch 11, wobei der Eingangs-/Ausgangsbereich so ausgelegt ist, dass die zweite Rate die Hälfte der ersten Rate beträgt.
Mikroelektronisches Bauelement nach Anspruch 11 oder 12, wobei der Eingangs-/Ausgangsbereich zum Übertragen und/oder Empfangen eines Befehlssequenzcodes ausgebildet ist, der aus einer vorgegebenen Gruppe von Befehlssequenzcodes ausgewählt ist, von denen jeder eine vorgegebene Befehlssequenz identifiziert.
Mikroelektronisches Bauelement für ein Datenspeicherungssystem, das das folgende Merkmal aufweist: einen Eingangs-/Ausgangsbereich zum Übertragen eines Befehlssequenzcodes, der aus einer vorgegebenen Gruppe von Befehlssequenzcodes ausgewählt ist, von denen jeder eine vorgegebene Befehlssequenz identifiziert, und wobei der Ein gangs-/Ausgangsbereich ein Bestandteil entweder eines Speicherbauelements oder einer Speichersteuereinheit ist.
Mikroelektronisches Bauelement nach Anspruch 13 oder 14, wobei die Anzahl der in der Gruppe von Befehlssequenzcodes enthaltenen Befehlssequenzcodes geringer als die Gesamtzahl der theoretisch möglichen Befehlssequenzen ist.
Mikroelektronisches Bauelement nach einem der Ansprüche 13 bis 15, wobei der Eingangs-/Ausgangsbereich zum zweimaligen Übertragen bzw. Empfangen eines jeden Bits des Befehlssequenzcodes ausgebildet ist.
Mikroelektronisches Bauelement nach einem der Ansprüche 13 bis 16, wobei der Eingangs-/Ausgangsbereich zum Übertragen bzw. Empfangen eines Fehlerkorrekturcodes für jeden Befehlssequenzcode ausgebildet ist.
Mikroelektronisches Bauelement nach einem der Ansprüche 11 bis 17, wobei der Eingangs-/Ausgangsbereich so ausgebildet ist, dass: der Eingangs-/Ausgangsbereich die Befehls-, Adress- und Datensignale in Frame überträgt und/oder empfängt; und der Eingangs-/Ausgangsbereich einen Frame überträgt und/oder empfängt, der einen ersten Subframe enthält, welcher Datensignale aufweist, sowie einen zweiten Subframe, der mindestens ein Befehls- oder Adresssignal aufweist.
Mikroelektronisches Bauelement nach Anspruch 18 in Rückbezug auf einen der Ansprüche 13 bis 17, wobei der Eingangs-/Ausgangsbereich so ausgebildet ist, dass: in dem ersten Subframe der Eingangs-/Ausgangsbereich ein Datenbit an jeder steigenden und jeder fallenden Flanke eines Taktsignals überträgt; und in dem zweiten Subframe der Eingangs-/Ausgangsbereich ein Befehls- bzw. Adressbit bei jedem Zyklus des Taktsignals überträgt, wobei jeder Zyklus des Taktsignals eine steigende Flanke und eine fallende Flanke aufweist.