KR20090023834A - 반도체 메모리장치 - Google Patents

Abstract

본 발명은 로컬 어드레스를 직접 입력받아 동작해 로컬 어드레스 래치회로가 필요하지 않는 워드라인 드라이버를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 로컬 어드레스를 직접 입력받아 워드라인을 인에이블 하고, 프리차지 정보를 갖는 워드라인 오프신호에 의해 상기 워드라인을 디스에이블 하며, 상기 워드라인의 인에이블 및 디스에이블 상태를 래치하는 워드라인 드라이버를 포함한다.

반도체 메모리장치, 워드라인 드라이버, 로컬 어드레스

Description

반도체 메모리장치{Semiconductor Memory Device}

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 주변회로의 면적을 줄이게 해주는 워드라인 드라이버를 구비하는 반도체 메모리장치에 관한 것이다.

다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.

반도체 메모리 장치의 주요한 동작으로는 액티브동작, 라이트 동작 및 리드 동작이 있다. 액티브 동작은 반도체 메모리 장치가 로우 어드레스를 입력받아 액티브 상태가 되는 것을 말한다. 구체적으로 반도체 메모리 장치는 액티브 동작에서 로우 어드레스에 대응하는 워드라인을 활성화시키고, 활성화된 워드라인에 대응하 는 셀들의 데이터 신호를 증폭시킨다. 라이트 동작은 라이트 명령에 응답하여 외부에서 입력된 컬럼어드레스에 대응하는 셀들에 컬럼어드레스와 함께 입력된 데이터를 저장시키는 동작이다. 리드 동작은 리드명령에 외부에서 입력된 컬럼어드레스에 대응하는 셀들의 데이터를 외부로 출력하는 동작이다.

일반적으로 반도체 메모리 장치는 단위셀들이 그룹지어져 배치된 뱅크를 다수 구비한다. 로우어드레스를 디코딩하기 위한 로우디코딩 회로부와 컬럼어드레스를 디코딩하기 위한 컬럼디코딩 회로부가 각 뱅크에 대응하여 배치된다. 로우디코딩 회로부에서는 입력된 로우어드레스를 디코딩하여 뱅크에 구비된 다수의 워드라인 중 하나를 선택하여 활성화하도록 한다.

하나의 뱅크에 구비된 단위셀들은 다수의 셀블럭으로 다시 그룹지어지며, 뱅크내에는 각각의 셀블럭을 제어하기 위한 셀블럭 제어부와, 로우디코딩 회로부에서 출력되는 디코딩된 어드레스 신호들을 래치하여 셀블럭으로 전달하기 위한 래치회로가 배치된다.

반도체 장치가 고집적화되면서 로우어드레스의 비트수도 점점 더 증가하고, 따라서 로우어드레스를 디코딩하여 셀블럭에 배치된 워드라인을 선택하기 위한 회로들이 점점 더 복잡해지고 있다.

잘 알려진 바와 같이, 반도체 메모리장치는 다수개의 뱅크(bank)를 구비하는데 외부로부터 입력되는 로우 어드레스(ADD)는 디코딩회로에 의해 디코딩되어 셀블럭 선택신호(BS)와 로컬 어드레스(BAX)로서 뱅크 내에 입력되어 진다.

도 1은 종래의 반도체 메모리장치의 뱅크 내 구성을 나타낸 도면이다.

도면에 도시된 바와 같이, 뱅크(100)는 다수의 셀블럭(110A, 110B,...)과, 셀블럭 제어부(120A, 120B,..)와, 어드레스 래치부(130A, 130B,..)와, 워드라인드라이버부(140A, 140B,...)와, 센스앰프부(150A, 150B,...)와, 센스앰프 제어부(160A, 160B,,..)를 구비한다. 셀블럭(예를 들면 110A)은 다수의 단위셀을 구비하고, 그에 대응하는 워드라인(MWL00 ~ MWLOM)을 구비한다. 여기서 로컬어드레스(BAX)는 12비트가 뱅크로 입력되는 것으로 가정하였다. 셀블럭제어부(예를 들면 120A)는 셀블럭선택신호(BS0)를 입력받아 액티브신호(ACT0)와, 프리차지신호(PCG0)와 워드라인 오프신호(WLOFF)를 생성하며, 센스앰프 제어부(160A)의 동작을 제어한다. 어드레스 래치부(예를 들면 130A)는 액티브신호(ACT0)와, 프리차지신호(PCG0)에 응답하여 활성화되어 로컬어드레스(BAX<0:N>)를 입력받아 래치하고, 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>, LAX78<0:3>)를 생성한다. 워드라인 드라이버부(예를 들면, 140A)는 워드라인 오프신호(WLOFF)에 응답하여 활성화되어 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>, LAX78<0:3>)를 입력받아 제1 셀블럭(110A)에 구비된 다수의 워드라인(MWL00 ~ MWLOM)을 선택하여 활성화시킨다. 활성화된 워드라인에 대응하는 단위셀의 데이터는 센스앰프부(150A)와, 센스앰프부(150B)로 전달된다. 센스앰프부(예를 들면 150A)는 다수의 비트라인 센스앰프를 구비하여, 대응하는 셀블럭에서 제공하는 데이터 신호를 감지하고 증폭한다. 센스앰프 제어부(예를 들면 160A)는 셀블럭제어부(120A)의 제어에 따라 센스앰프부(150A)의 동작을 제어한다.

도 2는 도 1의 제1어드레스 래치부(130A)의 일부를 나타내는 도면이다.

도면에 도시된 바와 같이, 제1 어드래스 래치부(130A_1)는 액티브신호(ACT0)와, 프리차지신호(PCG0)를 게이트로 입력받은 모스트랜지스터(T1,T2)와, 로컬어드레스신호(BAX0)를 입력받는 모스트랜지스터(T3)와, 래치(L1)를 구비한다.

도 3은 도 2에 도시된 회로의 동작을 나타내는 타이밍도이다.

도면에 도시된 바와 같이, 프리차지신호(PCG)가 하이레벨이고, 액티브신호(ACT)가 하이레벨인 상태에서 로컬어드레스신호(LAX)가 하이레벨로 입력되면, 래치(L1)에 의해 래치된 하이레벨의 신호가 래치된 로컬어드레스신호(LAX)를 출력하게 된다. 래치된 로컬어드레스신호(LAX)는 로컬어드레스신호(BAX)를 래치하여 만들어지기 때문에 로컬어드레스신호(BAX)와 동일한 갯수가 생성된다.

도 4는 도 1에 도시된 제1워드라인 드라이버부(140A)의 워드라인 드라이버 하나를 도시한 도면이다.

도면에 도시된 바와 같이, 워드라인 드라이버는 워드라인 오프신호(WLOFF)와 래치된 로컬 어드레스(LAX)를 입력받는 모스트랜지스터(T4, T5)와, 래치(L2)를 구비하며, 래치(L2)는 워드라인(MWL)이 '로우'인 상태는 래치하지만 '하이'인 상태는 래치하지 않도록 구성되어 있다. 참고로, 메모리장치는 메인(main) 워드라인과 서브(sub) 워드라인의 계층적 구조를 가지로 설계되는 경우가 많으며, 도면에 예시된 워드라인 드라이버는 메인 워드라인(MWL)을 구동하는 메인 워드라인 드라이버이다.

도 5는 도 4에 도시된 회로의 동작을 나타내는 타이밍도이다.

도면에 도시된 바와 같이, 워드라인(MWL)은 워드라인 오프신호(WLOFF)가 '하이'로 있는 상태에서(프리차지가 아닌 상태에서) 래치된 로컬어드레스(LAX)에 동기 되어 인에이블 되며, 워드라인 오프신호(WLOFF)가 '로우'로 떨어지는 타이밍(프리차지 타이밍)에 동기되어 디스에이블 된다.

본 발명은 반도체 메모리장치의 회로 면적을 줄이기 위한 것으로, 워드라인 드라이버의 구성 및 동작방식에 변경을 가해서 어드레스 래치회로가 필요없는 반도체 메모리장치를 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 로컬 어드레스를 직접 입력받아 워드라인을 인에이블 하고, 프리차지 정보를 갖는 워드라인 오프신호에 의해 상기 워드라인을 디스에이블 하며, 상기 워드라인의 인에이블 및 디스에이블 상태를 래치하는 워드라인 드라이버를 포함한다.

본 발명의 워드라인 드라이버는 워드라인의 디스에이블 상태와 인에이블 상태를 자체적으로 래치하는 것이 가능하다. 따라서 더 이상 래치된 로컬 어드레스를 입력받을 필요 없이 로컬 어드레스를 직접적으로 입력받으면 된다. 반도체 메모리장치가 이러한 워드라인 드라이버를 구비하면, 로컬 어드레스 래치부는 더 이상 필요가 없게 된다. 따라서 반도체 메모리장치의 전체 회로의 면적을 대폭 줄이게 된다.

상기한 바와 같이 워드라인 드라이버에 입력되는 어드레스를 래치된 로컬 어 드레스가 아닌 로컬 어드레스로 대체하고, 워드라인 드라이버 차제적으로 워드라인의 논리상태를 유지하도록 구성할 경우, 메모리장치 내에서 로컬 어드레스 래치부는 더 이상 필요가 없어진다. 종래의 반도체 메모리장치는 로컬 어드레스 래치부를 워드라인의 갯수만큼 필요로 했다. 따라서 로컬 어드레스 래치부를 구비하지 않음으로서 반도체 메모리장치의 전체 회로면적은 대폭 줄어들 수 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 6은 본 발명에 따른 반도체 메모리장치의 구성을 나타낸 도면이다.

도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 종래의 도 1과 비교하여 보았을 때 어드레스 래치부(도 1의 130A, 130B...)가 삭제되었으며, 워드라인 드라이버부(140A, 140B...)에는 래치된 로컬 어드레스(LAX)가 아닌 로컬 어드레스(BAX)가 직접 입력된다. 도 6은 워드라인 드라이버부(640A, 640B...)로 로컬 어드레스(BAX)가 직접 입력되며, 어드레스 래치부(도 1의 130A, 130B...)가 삭제되었다는 점을 제외하고는 도 1과 동일하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.

도 7은 도 6의 워드라인 드라이버부(640A)의 일실시예를 도시한 도면이다.

도 7에는 워드라인 드라이버부(640A) 내의 워드라인 드라이버 하나를 도시하 였는데 메모리장치는 워드라인 드라이버를 워드라인(MWL)의 갯수만큼 구비하게 된다.

도면에 도시된 바와 같이, 워드라인 드라이버는, 로컬 어드레스(BAX)에 응답하여 워드라인(MWL)을 인에이블 하기 위한 제1트랜지스터(701); 워드라인 오프신호(WLOFF)에 응답하여 워드라인(MWL)을 디스에이블 하기 위한 제2트랜지스터(702); 및 워드라인(MWL)의 인에이블 및 디스에이블 상태를 래치하는 래치부(703)를 포함하여 구성된다. 래치부(703)는 종래와는 다르게 입출력단이 서로 맞물린 2개의 인버터로 구성된다.

즉, 뱅크 외부로부터 입력되는 로컬 어드레스(BAX)를 직접 입력받아 워드라인(MWL)을 인에이블 하고, 프리차지 정보를 갖는 워드라인 오프신호(WLOFF)에 의해 워드라인(MWL)을 디스에이블 하며, 워드라인(MWL)의 인에이블 및 디스에이블 상태를 래치하는 것을 특징으로 한다.

도 8은 도 7의 워드라인 드라이버의 동작을 나타낸 타이밍도이다.

도면에 도시된 바와 같이, 본 발명에서의 워드라인(MWL)은 로컬 어드레스(BAX)에 동기되어 인에이블 된다. 그리고 워드라인 드라이버 내에 자체적으로 래치부(603)가 구비되어 로컬 어드레스(BAX)가 '로우'로 떨어지더라도 워드라인(MWL)은 인에이블 상태를 유지한다. 그리고 프리차지 정보를 가지고 있는 워드라인 오프신호(WLOFF)가 '로우'로 떨어지면 이에 동기되어 워드라인(MWL)도 디스에이블 된다.

워드라인 오프신호(WLOFF)는 프리차지시에 '로우'레벨을 유지하고, 액티브시 에 '하이'레벨을 유지한다. 즉, 워드라인 오프신호(WLOFF)는 프리차지 정보 이외에 액티브 정보도 포함한다. 도면에는 도시되지 않았지만, 워드라인 오프신호(WLOFF)가 '로우'레벨을 유지하고 있는 경우에는 로컬 어드레스(BAX)가 '하이'로 입력되더라도 워드라인(MWL)은 인에이블 되지 않는다.

따라서 본 발명에서와 같이, 워드라인 오프신호(WLOFF)가 '하이'레벨을 유지하는 상태에서 로컬 어드레스(BAX)가 '하이'로 입력되면 워드라인(MWL)이 인에이블 되고, 워드라인 오프신호(WLOFF)가 '로우'레벨로 떨어지는 시점에 워드라인(MWL)이 디스에이블 되도록 설계하더라도 메모리장치의 액티브, 프리차지 동작에는 문제가 발생하지 않는다.

이와 같이, 본 발명은 워드라인 드라이버가 워드라인(MWL)의 인에이블 디스에이블 상태를 모두 유지 가능하도록 구성하고, 로컬 어드레스(BAX)를 직접 입력받게 구성해 로컬 어드레스 래치부(도 1의 130A, 130B...)가 더 이상 필요하지 않다. 로컬 어드레스 래치부부(도 1의 130A, 130B...)는 워드라인(MWL)의 갯수만큼 구비되어야 하는 회로로 로컬 어드레스 래치부부(도 1의 130A, 130B...)의 제거는 반도체 메모리장치의 전체 면적을 크게 줄인다.

도 1은 종래의 반도체 메모리장치의 뱅크 내 구성을 나타낸 도면.

도 2는 도 1의 제1어드레스 래치부(130A)의 일부를 나타내는 도면.

도 3은 도 2에 도시된 회로의 동작을 나타내는 타이밍도.

도 4는 도 1에 도시된 제1워드라인 드라이버부(140A)의 워드라인 드라이버 하나를 도시한 도면.

도 5는 도 4에 도시된 회로의 동작을 나타내는 타이밍도.

도 6은 본 발명에 따른 반도체 메모리장치의 구성을 나타낸 도면.

도 7은 도 6의 워드라인 드라이버부(640A)의 일실시예를 도시한 도면.

도 8은 도 7의 워드라인 드라이버의 동작을 나타낸 타이밍도.

Claims (7)

1. 로컬 어드레스를 직접 입력받아 워드라인을 인에이블 하고, 프리차지 정보를 갖는 워드라인 오프신호에 의해 상기 워드라인을 디스에이블 하며, 상기 워드라인의 인에이블 및 디스에이블 상태를 래치하는 워드라인 드라이버

   를 포함하는 반도체 메모리장치.
2. 제 1항에 있어서,

   상기 워드라인 드라이버는,

   상기 로컬 어드레스에 응답하여 상기 워드라인을 인에이블 하기 위한 제1트랜지스터;

   상기 워드라인 오프신호에 응답하여 워드라인을 디스에이블 하기 위한 제2트랜지스터; 및

   상기 워드라인의 인에이블 및 디스에이블 상태를 래치하는 래치부

   를 포함하는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1항에 있어서,

   상기 워드라인 오프신호는,

   엑티브 정보도 갖는 것을 특징으로 하는 반도체 메모리장치.
4. 제 1항 내지 3항에 있어서,

   상기 워드라인은,

   메인 워드라인인 것을 특징으로 하는 반도체 메모리장치.
5. 제 1항에 있어서,

   상기 로컬 어드레스는,

   로우 어드레스가 디코딩되어 생성된 어드레스이며, 상기 워드라인 드라이버는 상기 로컬 어드레스를 뱅크 외부로부터 직접 입력받는 것을 특징으로 하는 반도체 메모리장치.
6. 제 4항에 있어서,

   상기 반도체 메모리장치는,

   상기 워드라인 드라이버를 상기 메인 워드라인의 갯수만큼 구비되는 것을 특징으로 하는 반도체 메모리장치.
7. 제 1항에 있어서,

   상기 반도체 메모리장치는,

   액티브 프리차지 정보를 갖는 상기 워드라인 오프신호를 생성하는 셀블럭제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.

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