JP2003051188A - 半導体メモリ - Google Patents

半導体メモリ

Info

Publication number
JP2003051188A
JP2003051188A JP2001238136A JP2001238136A JP2003051188A JP 2003051188 A JP2003051188 A JP 2003051188A JP 2001238136 A JP2001238136 A JP 2001238136A JP 2001238136 A JP2001238136 A JP 2001238136A JP 2003051188 A JP2003051188 A JP 2003051188A
Authority
JP
Japan
Prior art keywords
sense amplifier
activation signal
activation
semiconductor memory
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001238136A
Other languages
English (en)
Other versions
JP4119105B2 (ja
Inventor
Naoharu Shinozaki
直治 篠▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001238136A priority Critical patent/JP4119105B2/ja
Priority to US10/085,026 priority patent/US6584027B2/en
Publication of JP2003051188A publication Critical patent/JP2003051188A/ja
Application granted granted Critical
Publication of JP4119105B2 publication Critical patent/JP4119105B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】半導体メモリの消費電力を削減し、読み出し動
作および書き込み動作を高速に実行する。 【解決手段】ビット線上のデータを増幅するラッチは、
第１活性化信号の活性化に応じて同時に活性化される。
読み出し動作時に動作する増幅トランジスタおよび書き
込み動作時に動作するスイッチトランジスタは、第２活
性化信号の活性化をソースで受け、センスアンプ列毎に
活性化される。増幅トランジスタおよびスイッチトラン
ジスタの動作数が減るため、動作時の消費電力が削減さ
れる。また、第２活性化信号線の配線長を従来に比べ短
くできるため、第２センスアンプ制御回路の駆動能力を
小さくできる。この結果、読み出し動作におけるセンス
アンプの消費電力を大幅に削減できる。第２活性化信号
線の負荷が小さくなることで第２活性化信号の伝達時間
が短縮されるため、読み出し動作時間および書き込み動
作時間を短縮できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、センスアンプを有
する半導体メモリに関する。
【０００２】
【従来の技術】図６は、従来のDRAMのメモリコアを示し
ている。メモリコアには、４つのメモリブロックBLK0-3
が形成されている。各メモリブロックBLKは、２つのメ
モリセルアレイALYおよびこれ等メモリセルアレイALYに
共有されるセンスアンプ列RSA（RSA0-3）を有してい
る。センスアンプ列RSAは、例えば図の横方向に沿って
配置された1024個のセンスアンプ（図示せず）で構成さ
れている。メモリセルアレイALYは、ワード線WLおよび
ビット線BL（または/BL）により選択される複数のメモ
リセルMCを有している。センスアンプ列RSAには、図の
横方向に沿って、第１活性化信号PSA（PSA0-3）、NSA
（NSA0-3）、第２活性化信号/RCL（/RCL0-3）、および
第３活性化信号WCL（WCL0-3）の信号線がそれぞれ配線
されている。以降の説明では、各信号の符号（PSA、NS
A、/RCL、WCL等）を、その信号が伝達される信号線の符
号としても使用する。
【０００３】また、メモリコアは、センスアンプ列RSA
にそれぞれ対応する第１センスアンプ制御回路C1（C1-
0、C1-1、C1-2、C1-3）、第２センスアンプ制御回路C2
（C2-0、C2-1、C2-2、C2-3）、メモリセルアレイALYに
それぞれ対応するロウデコーダRDEC、およびコラムデコ
ーダCDECを有している。第１センスアンプ制御回路C1
は、上位のロウアドレスR1、R0に応じて第１活性化信号
PSA（PSA0-3）、NSA（NSA0-3）を活性化する。第１活性
化信号PSA、NSAの活性化により、対応するセンスアンプ
列RSA内の全センスアンプのラッチ（後述）が活性化さ
れる。第２センスアンプ制御回路C2は、上位のロウアド
レスR1、R0に応じて第２活性化信号/RCLおよび第３活性
化信号WCLを活性化する。
【０００４】ロウデコーダRDECは、上位のロウアドレス
R1、R0を含む３ビットのロウアドレスRADDに応じて活性
化され、下位のロウアドレスRADDに応じてワード線WLを
選択する。コラムデコーダCDECは、コラムアドレスCADD
に応じて、コラム選択信号CL（CL0、1、...）を活性化
する。コラム選択信号CLは、４つのメモリブロックBLK0
-3に共通の信号である。コラム選択信号CLの活性化によ
り、第１活性化信号PSA、NSAにより活性化されたセンス
アンプ列RSAの所定のコラムスイッチ（後述）がオンす
る。すなわち、コラム選択信号CLに応じてセンスアンプ
が選択される。
【０００５】図７は、図６のセンスアンプ列RSA0の詳細
を示している。センスアンプ列RSA1-3も、センスアンプ
列RSA0と同一の構造である。図７は、図６を９０度回転
させた様子を示している。センスアンプ列RSA0は、ビッ
ト線対BL、/BLにそれぞれ対応して複数のセンスアンプS
Aを有している。センスアンプSAの両端には、センスア
ンプSAとメモリセルアレイALYとを分離するアイソレー
ションゲートが形成されている。アイソレーションゲー
トは、それぞれ、ビット線選択信号/SBTL、/SBTRで制御
されている。すなわち、センスアンプ列RSA0は、ビット
線選択信号/SBTL、/SBTRにより、両側のメモリセルアレ
イALYに共有されている。
【０００６】センスアンプSAは、ラッチ２、読み出し制
御回路４、および書き込み制御回路６を有している。ラ
ッチ２は、入力と出力を互いに接続した２つのCMOSイン
バータで構成されている。ラッチ２は、第１活性化信号
PSA0、NSA0の活性化時（それぞれ高レベル、低レベル）
に活性化され、ビット線BL（または/BL）のデータを増
幅し、増幅したデータをラッチする。第１活性化信号線
PSA0、NSA0は、センスアンプ列RSA0の全センスアンプSA
に共通に配線されている。このため、第１活性化信号線
PSA0、NSA0の配線長は長く、負荷容量は大きい。読み出
し動作時および書き込み動作時に、第１活性化信号PSA
0、NSA0の活性化により、センスアンプ列RSA0内の全ラ
ッチ２が同時に活性化される。
【０００７】読み出し制御回路４は、増幅トランジスタ
４ａおよびスイッチトランジスタ４ｂ（コラムスイッ
チ）をビット線BL、/BL毎に有している。増幅トランジ
スタ４ａは、ゲートをビット線BL（または/BL）に接続
し、ソースを第２活性化信号線/RCL0に接続している。
スイッチトランジスタ４ｂは、ソースを増幅トランジス
タ４ａのドレインに接続し、ゲートをコラム選択信号線
CLに接続し、ドレインを読み出しデータバス線RDB0（ま
たは/RDB0）に接続している。第２活性化信号線/RCL0
は、センスアンプ列RSA0の全センスアンプSAの増幅トラ
ンジスタ４ａに共通に配線されている。このため、第２
活性化信号線/RCL0の配線長は長く、負荷容量は大き
い。
【０００８】増幅トランジスタ４ａは、ゲートで受けた
読み出しデータを増幅し、ドレインに出力する機能を有
している。このようにゲートをビット線に接続したセン
スアンプの回路方式は、一般にダイレクトセンス方式と
称されている。ダイレクトセンス方式では、ビット線B
L、/BLは、読み出しデータバス線RDB0、/RDB0に直接接
続されない。このため、メモリセルMCから読み出された
データを完全に増幅する前にコラム選択信号CLを活性化
しても、ビット線BL、/BL上のデータが破壊されること
なく、読み出し動作は正しく実行される。すなわち、高
速動作に適している。
【０００９】書き込み制御回路６は、直列に接続された
２つのスイッチトランジスタ６ａ、６ｂをビット線BL、
/BL毎に有している。スイッチトランジスタ６ａの一端
は、書き込みデータバス線WDB0（または/WDB）に接続さ
れている。スイッチトランジスタ６ｂ（コラムスイッ
チ）の一端は、ビット線BL（または/BL）に接続されて
いる。スイッチトランジスタ６ａ、６ｂの２つのゲート
は、それぞれ第３活性化信号線WCL0およびコラム選択信
号線CL（CL0-1）に接続されている。第３活性化信号線W
CL0は、センスアンプ列RSA0の全センスアンプSAのスイ
ッチトランジスタ６ａに共通に配線されている。このた
め、第３活性化信号線WCL0の配線長は長く、負荷容量は
大きい。
【００１０】図８は、上述したDRAMの動作を示してい
る。この例では、DRAMは、スタンバイ状態STBYのとき
に、外部からアクティブコマンドACTVを受け、この後、
読み出しコマンドREAD、書き込みコマンドWRITEを受
け、読み出し動作および書き込み動作を順次実行する。
さらに、DRAMは、書き込み動作の後、外部からプリチャ
ージコマンドを受け、ビット線対BL、/BLをプリチャー
ジ（イコライズ）する。
【００１１】まず、アクティブコマンドACTVおよびロウ
アドレスRADDが供給される。ロウアドレスRADDに応じた
メモリブロックBLKのビット線リセット信号/BRSが低レ
ベルに変化し、ビット線対BL、/BLのプリチャージが解
除される（図８（ａ））。図６のロウデコーダRDECは、
ロウアドレスRADDに応じてワード線WLを活性化する（図
８（ｂ））。ワード線WLの活性化により、メモリセルMC
からビット線BL（または/BL）にデータが読み出される
（図８（ｃ））。
【００１２】次に、ロウアドレスRADDに対応する第１セ
ンスアンプ制御回路C1は、第１活性化信号PSA、NSAを活
性化する（図８（ｄ））。第１活性化信号線PSA、NSA
は、メモリブロックBLK内の全てのセンスアンプSAのラ
ッチに接続されている。このため、第１活性化信号線PS
A、NSAの活性化により、メモリブロックBLK内の全ての
ラッチ２が増幅動作を開始し、ビット線BL、/BLの電圧
差が増幅される（図８（ｅ））。さらに、メモリブロッ
クBLK内の全てのラッチ２は、増幅したデータをラッチ
する。
【００１３】また、ロウアドレスRADDに対応する第２セ
ンスアンプ制御回路C2は、第２活性化信号/RCLおよび第
３活性化信号WCLを活性化する（図８（ｆ））。第２活
性化信号線/RCLの活性化により、図７の読み出し制御回
路４における増幅トランジスタ４ａにソース電圧が供給
され、増幅トランジスタ４ａが動作を開始する。第３活
性化信号WCLの活性化により、図７の書き込み制御回路
６におけるスイッチトランジスタ６ａがオンする。この
とき、コラム選択信号CLは活性化されていないため、ビ
ット線BL、/BLと書き込みデータバス線WDB、/WDBが接続
されることはない。
【００１４】なお、第２活性化信号線/RCLおよび第３活
性化信号線WCLは、図６に示したように、メモリブロッ
クBLKの全てのセンスアンプSAで共有されているため、
その配線長が長く、配線容量等の負荷が大きい。その結
果、第２活性化信号線/RCLおよび第３活性化信号線WCL
の波形は鈍り、その伝達時間が長くなる。このため、第
２活性化信号/RCLおよび第３活性化信号WCLは、読み出
しコマンドREADおよび書き込みコマンドWRITEを待つこ
となく活性化される。例えば、読み出しコマンドREADを
受けてから第２活性化信号/RCLを変化させたのでは、読
み出し制御回路４の動作の開始が遅くなり、読み出しサ
イクルが長くなってしまう。書き込み制御回路６につい
ても、同様である。
【００１５】ビット線BL（または/BL）上のデータが増
幅された後、読み出しコマンドREADおよびコラムアドレ
スCADDが供給される。図６のコラムデコーダCDECは、コ
ラムアドレスCADDに応じてコラム選択信号CLのいずれか
を活性化する（図８（ｇ））。コラム選択信号CLの活性
化により、図７のスイッチトランジスタ４ｂがオンし、
増幅トランジスタ４ａにより増幅された相補の読み出し
データが、読み出しデータバス線RDB、/RDBに伝達され
る。この後、図６のアンプAMPは、読み出しデータを増
幅し、外部に出力する。
【００１６】次に、書き込みコマンドWRITE、コラムア
ドレスCADD、および書き込みデータが供給される。この
とき、ワード線WLおよびセンスアンプSAは活性化された
状態を保持している。書き込みデータは、図６のアンプ
AMPにより増幅され、相補の書き込みデータとして書き
込みデータバスWDB、/WDBに伝達される。コラムデコー
ダCDECは、コラムアドレスCADDに応じてコラム選択信号
CLのいずれかを活性化する（図８（ｈ））。コラム選択
信号CLの活性化により、図７の書き込み制御回路６にお
けるスイッチトランジスタ６ｂがオンし、書き込みデー
タバス線WDB、/WDBとビット線BL、/BLとがそれぞれ接続
される。書き込みデータは、ビット線BL、/BLに伝達さ
れ、メモリセルMCに書き込まれる。（図８（ｉ））。
【００１７】次に、プリチャージコマンドPREが供給さ
れる。プリチャージコマンドPREにより、ワード線WL、
第１活性化信号PSA、NSA、および第２活性化信号/RCLお
よび第３活性化信号WCLが非活性化される（図８
（ｊ）、（ｋ）、（ｌ）、）。さらに、ビット線リセッ
ト信号/BRSが非活性化され（図８（ｍ））、ビット線対
BL、/BLがプリチャージされる（図８（ｎ））。
【００１８】
【発明が解決しようとする課題】従来のダイレクトセン
ス方式では、上述したように第２および第３活性化信号
線/RCL、WCLが、センスアンプ列RSAの全センスアンプSA
に接続されており、その配線長は長く、負荷容量は大き
かった。このため、所望の読み出しサイクル時間および
書き込みサイクル時間を得るためには、第２センスアン
プ制御回路C2の動作をアクティブコマンドACTVに同期し
て開始させる必要があった。すなわち、読み出し制御回
路４の増幅トランジスタ４ａおよび書き込み制御回路６
のスイッチトランジスタ６ａを、読み出しコマンドREAD
および書き込みコマンドWRITEが供給される前に動作さ
せなくてはならなかった。この結果、例えば、読み出し
動作を実行する場合にも書き込み制御回路６を動作させ
なくてはならず、本来の動作に関係のない回路が動作す
ることで、無駄な電力が消費されていた。
【００１９】また、読み出し制御回路４および書き込み
制御回路６は、配線長が長く、負荷の大きい第２および
第３活性化信号線/RCL、WCLを駆動しなくてはならない
ため、大きな駆動能力が必要である。このため、読み出
し動作時および書き込み動作時の消費電力が大きくなる
という問題があった。さらに、大きな駆動能力を必要と
する読み出し制御回路４および書き込み制御回路６が同
時に動作するため、ピーク電流が大きいという問題があ
った。
【００２０】本発明の目的は、半導体メモリの消費電力
を削減することにある。特に、ダイレクトセンス方式の
センスアンプを有する半導体メモリにおいて、消費電力
を削減することにある。本発明の別の目的は、半導体メ
モリの読み出し動作および書き込み動作を高速に実行す
ることにある。
【００２１】
【課題を解決するための手段】請求項１の半導体メモリ
では、メモリセルアレイは、複数のメモリセルおよびこ
れ等メモリセルにそれぞれデータを伝達する複数のビッ
ト線を有している。各ビット線に対応して、複数のセン
スアンプがそれぞれ形成されている。所定数のセンスア
ンプにより複数のセンスアンプ列が形成されている。各
センスアンプは、ラッチ、増幅トランジスタ、およびコ
ラムスイッチを有している。ラッチは、第１活性化信号
の活性化に応じてビット線上のデータを増幅し保持す
る。増幅トランジスタは、第２活性化信号の活性化をソ
ースで受けたときに、ゲートで受けているビット線の電
圧レベルを増幅する。コラムスイッチは、コラム選択信
号の活性化に応じて増幅トランジスタのドレインを読み
出しデータバス線に接続する。
【００２２】第１センスアンプ制御回路は、第１活性化
信号を生成する。第１活性化信号は、全てのセンスアン
プに同時に供給される。すなわち、全てのセンスアンプ
のラッチは、同時に活性化され、ビット線上のデータを
増幅する。複数の第２センスアンプ制御回路は、活性化
タイミングが互いに異なる第２活性化信号をそれぞれ生
成する。第２活性化信号は、異なるセンスアンプ列にそ
れぞれ供給される。すなわち、センスアンプの増幅トラ
ンジスタは、センスアンプ列毎に活性化される。換言す
れば、センスアンプ列の数および一度に動作する増幅ト
ランジスタの数は、第２活性化信号の本数に応じて設定
される。
【００２３】増幅トランジスタの動作数が減るため、読
み出し動作時の消費電力が削減される。また、複数の第
２活性化信号によりセンスアンプ列毎に増幅トランジス
タを活性化するため、第２活性化信号を伝達する信号線
の配線長を従来に比べ短くできる。信号線の負荷容量、
配線抵抗等の負荷が小さくなるため、第２センスアンプ
制御回路における第２活性化信号を生成するバッファ回
路の駆動能力を小さくできる。この結果、読み出し動作
におけるセンスアンプの消費電力を大幅に削減できる。
【００２４】上記信号線の負荷が小さくなることで第２
活性化信号の伝達時間を短縮でき、読み出し動作時間を
短縮できる。上述したように、全てのラッチは、同時に
活性化され、ビット線上のデータを増幅する。すなわ
ち、各センスアンプは、予め、メモリセルから読み出さ
れたデータをラッチにより増幅しておくことができる。
このため、第２活性化信号を順次活性化するだけで多数
のデータを高速かつ連続して外部に出力できる。
【００２５】請求項２の半導体メモリでは、ワード線
は、メモリセルの記憶ノードとビット線との接続を制御
する。アドレス入力回路は、ワード線を選択するロウア
ドレスおよびコラムスイッチを選択するコラムアドレス
を受信する。第１センスアンプ制御回路は、ロウアドレ
スに応じて第１活性化信号を活性化する。第２センスア
ンプ制御回路は、ロウアドレスおよびコラムアドレスに
応じて第２活性化信号を活性化する。ここで、ロウアド
レスおよびコラムアドレスは、外部から時分割で供給さ
れてもよく、同時に供給されてもよい。
【００２６】上述したように、センスアンプ列の数は、
第２活性化信号の本数に応じて設定される。センスアン
プはビット線に接続されているため、センスアンプ列
は、ビット線の配列方向（センスアンプの配列方向）に
分割される。このため、第２活性化信号にコラムアドレ
スの論理を含めることで、メモリセルアレイのビット線
に接続された複数のセンスアンプを、容易に、複数のセ
ンスアンプ列として分割できる。一方、ロウアドレスだ
けで複数の第２活性化信号を生成する場合、ワード線の
配列方向にセンスアンプ列を分割しなくてはならない。
しかし、センスアンプはワード線の配列方向に並んでい
ないため、このような分割は不可能になる。
【００２７】請求項３の半導体メモリでは、ロウアドレ
スに応じて選択される複数のメモリブロックが形成され
ている。各メモリブロックは、メモリセルアレイと、こ
のメモリセルアレイに沿って第１方向に配列された複数
のセンスアンプ列とを有している。複数のメモリブロッ
クが構成される場合にも、上述と同様、読み出し動作に
おけるセンスアンプの消費電力を大幅に削減できる。
【００２８】請求項４の半導体メモリでは、メモリブロ
ックは、第１方向に直交する第２方向に配列されてい
る。第１センスアンプ制御回路は、各メモリブロックの
端に、第２の方向に沿って配置されている。第２センス
アンプ制御回路は、メモリブロックの外側に、センスア
ンプ列に対応して第１方向に沿って配置されている。第
２センスアンプ制御回路の配列方向とセンスアンプ列の
配列方向とが、ともに同じ第１方向であるため、第２活
性化信号の信号線の配線長を、最短にできる。また、ど
のセンスアンプ列に対しても第２活性化信号の信号線の
配線長を等しくできる。この結果、第２活性化信号の伝
達時間をさらに短縮できる。
【００２９】請求項５および請求項７の半導体メモリで
は、第２活性化信号を伝達する第２活性化信号線を、コ
ラム選択信号の信号線と同じ配線層を使用して配線して
いる。一般に、コラム選択信号を伝達する信号線は、コ
ラム選択信号を短時間で伝達するため、抵抗の低い配線
層を使用して配線される。このため、第２活性化信号の
伝達時間をさらに短縮できる。
【００３０】請求項６および請求項８の半導体メモリで
は、センスアンプ列は、メモリセルアレイに沿って第１
方向に配列されている。第２活性化信号を伝達する第２
活性化信号線は、センスアンプ列までコラム選択信号の
信号線と同じ第１配線層を使用して第２方向に配線され
ている。また、第２活性化信号線は、センスアンプ列内
で、第１活性化信号を伝達する第１活性化信号線と同じ
第２配線層を使用して第１方向に配線されている。セン
スアンプ列までの比較的長い配線を、抵抗の低い第１配
線層を使用して形成することで、第２活性化信号線のト
ータルの配線抵抗を下げることができる。このため、第
２活性化信号の伝達時間を短縮できる。
【００３１】請求項９の半導体メモリでは、複数の第３
センスアンプ制御回路は、活性化タイミングが互いに異
なる第３活性化信号をそれぞれ生成する。センスアンプ
は、スイッチおよびコラムスイッチを有している。スイ
ッチは、第３活性化信号のいずれかに応じてオンし、ビ
ット線上のデータを伝達する。コラムスイッチは、コラ
ム選択信号の活性化に応じて、ビット線をスイッチを介
して書き込みデータバス線に接続する。
【００３２】複数の第３活性化信号は、所定数のセンス
アンプを含む複数のセンスアンプ列にそれぞれ供給され
ている。すなわち、センスアンプのスイッチは、センス
アンプ列毎に活性化される。スイッチの動作数が減るた
め、書き込み動作時の消費電力が削減される。また、複
数の第３活性化信号によりセンスアンプ列毎にスイッチ
を活性化するため、第３活性化信号を伝達する信号線の
配線長を従来に比べ短くできる。信号線の負荷容量、配
線抵抗等の負荷が小さくなるため、第３センスアンプ制
御回路における第３活性化信号を生成するバッファ回路
の駆動能力を小さくできる。この結果、書き込み動作に
おけるセンスアンプの消費電力を大幅に削減できる。第
３活性化信号の伝達時間を短縮できるため、書き込み動
作時間を短縮できる。
【００３３】例えば、第３活性化信号を伝達する第３活
性化信号線を、上述の第２活性化信号線と同様に、コラ
ム選択信号の信号線と同じ配線層を使用して配線するこ
とで、さらに、第３活性化信号の伝達時間をさらに短縮
できる。請求項１０の半導体メモリでは、第２センスア
ンプ制御回路は、読み出し動作時に活性化され第２活性
化信号を生成する。第３センスアンプ制御回路は、書き
込み動作時に活性化され前記第３活性化信号を生成す
る。読み出し動作および書き込み動作において、それぞ
れ必要な制御回路のみが動作するため、消費電力を削減
できる。
【００３４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの一実
施形態を示している。この半導体メモリは、シリコン基
板上にCMOSプロセスを使用して形成されており、DRAMの
メモリコアを有している。図中、太線で示した信号線
は、複数本で構成されていることを示している。信号名
および信号線名の頭の記号"/"は、その信号が負論理で
あること、および負論理の信号が伝達されることをそれ
ぞれ示している。
【００３５】半導体メモリは、コマンドバッファ１０、
アドレスバッファ１２、データ入出力回路１４、コマン
ドデコーダ１６、ロウアドレスラッチ１８、コラムアド
レスラッチ２０、動作制御回路２２、ロウプリデコーダ
２４、コラムプリデコーダ２６、およびメモリコアMを
有している。半導体メモリは、図示した以外にも、メモ
リセルをリフレッシュするためのリフレッシュ制御回路
および動作モードを設定するモードレジスタ等を有して
いる。
【００３６】コマンドバッファ１０は、外部からコマン
ドCMDを受け、受けたコマンドCMDをコマンドデコーダ１
６に出力している。アドレスバッファ１２は、外部から
アドレスADDを受け、受けたアドレスADDをロウアドレス
ラッチ１８およびコラムアドレスラッチ２０に出力して
いる。この半導体メモリは、アドレスマルチプレクス方
式を採用しており、読み出し動作および書き込み動作に
必要なアドレスADDをロウアドレスRADDとコラムアドレ
スCADDとに分けて受信する。データ入出力回路１４は、
読み出し動作時にメモリコアMからの読み出しデータを
外部に出力し、書き込み動作時に外部からの書き込みデ
ータをメモリコアMに出力する。
【００３７】コマンドデコーダ１６は、コマンドCMDを
解析し、解析結果を動作制御回路２２に出力する。ロウ
アドレスラッチ１８は、ロウアドレスRADDをラッチし、
ラッチしたアドレスをロウプリデコーダ２４に出力す
る。コラムアドレスラッチ２０は、コラムアドレスCADD
をラッチし、ラッチしたアドレスをコラムプリデコーダ
２６に出力する。
【００３８】動作制御回路２２は、コマンドCMDの解析
結果に応じた制御信号を出力する。動作制御回路２２
は、コマンドCMDが読み出しコマンドREADおよび書き込
みコマンドWRITEであるとき、それぞれ読み出し制御信
号RDを書き込み制御信号WRを活性化する。動作制御回路
２２は、コマンドCMDがアクティブコマンドまたはプリ
チャージコマンドであるとき、それぞれ制御信号を活性
化する。
【００３９】ロウプリデコーダ２４は、ロウアドレスRA
DDをデコードした信号をメモリコアMに出力する。コラ
ムプリデコーダ２６は、コラムアドレスCADDをデコード
した信号をメモリコアMに出力する。メモリコアMは、ロ
ウデコーダRDEC、コラムデコーダCDEC、アンプAMP、複
数のメモリセルアレイALY、および複数のセンスアンプ
列RSAを有している。アンプAMPは、メモリセルアレイAL
Yから読み出される読み出しデータをCMOSレベルに増幅
するセンスバッファおよび書き込みデータをメモリセル
アレイALYに出力するライトアンプを有している。
【００４０】図２は、図１のメモリコアMの詳細を示し
ている。メモリセルアレイALY、ロウデコーダRDEC、コ
ラムデコーダCDEC、アンプAMP、および第１センスアン
プ制御回路C1は、従来（図６）と同じ構成であるため、
詳細な説明を省略する。なお、本実施形態では、１つの
データ入出力端子に対応する回路について説明する。実
際の回路では、メモリセルアレイALYおよびセンスアン
プ列RSAは、データ入出力端子に対応してそれぞれ形成
されている。
【００４１】メモリコアMの４つのメモリブロックBLK0-
3は、それぞれ２つのメモリセルアレイALYおよびこれ等
メモリセルアレイALYに共有される複数のセンスアンプ
列RSAを有している。メモリセルアレイALYは、ワード線
WLおよびビット線BL（または/BL）により選択される複
数のメモリセルMCを有している。この実施形態では、各
メモリブロックBLK0-3毎に４つのセンスアンプ列RSA00-
03、10-13、20-23、30-33がそれぞれ形成されている。
各メモリブロックBLKにおいて、４つのセンスアンプ列R
SAは、２つのメモリセルアレイALYの間に、図の横方向
（第１方向）に沿って配置されている。１つのセンスア
ンプ列RSAは、256個のセンスアンプ（図示せず）で構成
されている。
【００４２】また、メモリコアMは、第１センスアンプ
制御回路C1（C1-0、C1-1、C1-2、C1-3）、第２センスア
ンプ制御回路C2（C2-0、C2-1、C2-2、C2-3）、８つのロ
ウデコーダRDEC、およびコラムデコーダCDECを有してい
る。第１センスアンプ制御回路C1（C1-0、C1-1、C1-2、
C1-3）は、各メモリブロックBLK内の４つセンスアンプ
列RSAにそれぞれ対応して形成されており、図の最も右
側のセンスアンプ列RSA（末尾の数字が"0"のセンスアン
プ列RSA）の脇に配置されている。第１センスアンプ制
御回路C1は、上位のロウアドレスR1、R0に応じて第１活
性化信号PSA（PSA0-3）、NSA（NSA0-3）を活性化する。
第１活性化信号PSA、NSAを伝達する信号線（第１活性化
信号線PSA、NSA）は、各メモリブロックBLKにおける４
つのセンスアンプ列RSAに共通に配線されている。第１
活性化信号PSA、NSAの活性化により、４つのセンスアン
プ列RSA内の全センスアンプ（1024個）のラッチ（後述
する図３の符号３２）が活性化される。
【００４３】第２センスアンプ制御回路C2（C2-0、C2-
1、C2-2、C2-3）は、図の最も上側のメモリセルアレイA
LYとコラムデコーダCDECとの間に、第１方向に沿って配
置されている。第２センスアンプ制御回路C2は、各メモ
リブロック内の４つのセンスアンプ列RSAにそれぞれ対
応する位置に形成されている。第２センスアンプ制御回
路C2は、上位のロウアドレスR1、R0および上位のコラム
アドレスCADDに応じて第２活性化信号/RCL（/RCL00、1
0、20、30、/RCL01、11、21、31、/RCL02、12、22、3
2、/RCL03、13、23、33）、および第３活性化信号WCL
（WCL00、10、20、30、WCL01、11、21、31、WCL02、1
2、22、32、/WCL03、13、23、33）を活性化する。ここ
で、各信号の末尾の数字は、メモリブロックBLKの番号
に対応し、末尾から２番目の数字は、センスアンプ列RS
Aの末尾の数字に対応している。すなわち、第２センス
アンプ制御回路C2は、センスアンプ列RSA毎に第２活性
化信号/RCLおよび第３活性化信号WCLを生成する。
【００４４】ロウデコーダRDECから最も遠い第２センス
アンプ制御回路C2-3は、ロウアドレスR1、R0を供給する
信号線が長くなり、ロウアドレスR1、R0の伝搬時間が、
他の第２センスアンプ制御回路C2-0、C2-1，C2-2に比べ
ると長くなる。しかし、ロウアドレスR1、R0は、後述す
るように、コラムアドレスCADDより十分前に供給される
ため、伝搬時間の遅れは、アクセス時間等の動作時間に
影響しない。
【００４５】ロウデコーダRDECは、メモリセルアレイAL
Yの右側にそれぞれ配置されている。ロウデコーダRDEC
は、上位のロウアドレスR1、R0を含む３ビットのロウア
ドレスRADDに応じて活性化され、下位のロウアドレスRA
DDに応じてワード線WLを選択する。コラムデコーダCDEC
は、コラムアドレスCADDに応じて、コラム選択信号CL
（CL0、1、...）を活性化する。コラム選択信号CLは、
４つのメモリブロックBLK0-3に共通の信号である。コラ
ム選択信号CLの活性化により、第１活性化信号PSA、NSA
により活性化されたセンスアンプ列RSAの所定のコラム
スイッチ（後述）がオンする。すなわち、コラム選択信
号CLに応じてセンスアンプが選択される。
【００４６】第２活性化信号/RCLを伝達する信号線（第
２活性化信号線/RCL）および第３活性化信号WCLを伝達
する信号線（第３活性化信号線WCL）は、コラム選択信
号線CLと同じ第１配線層を使用して第２センスアンプ制
御回路C2からセンスアンプ列RSAまで第２方向に沿って
配線されている。第２活性化信号線/RCLおよび第３活性
化信号線WCLは、各センスアンプ列RSA内で、第１活性化
信号線PSA、NSAと同じ第２配線層を使用して第１方向に
沿って配線されている。
【００４７】一般に、コラム選択信号CLを高速に伝達す
るため、コラム選択信号線CLは、抵抗の低い最上の配線
層を使用して配線される。第２活性化信号線/RCLおよび
第３活性化信号線WCLは、センスアンプ列RSAまでコラム
選択信号線CLと同じ方向に配線されているので、コラム
選択信号線CLと同じ最も抵抗の低い第１配線層を使用し
て配線することができる。センスアンプ列RSAまでの比
較的長い配線を、抵抗の低い第１配線層を使用して形成
したので、第２活性化信号線/RCLおよび第３活性化信号
線WCLのトータルの配線抵抗を下げることができる。
【００４８】また、各メモリブロックBLKにおいて、第
２活性化信号線/RCLおよび第３活性化信号線WCLは、４
つのセンスアンプ列RSA毎に配線されている。このた
め、第２活性化信号線/RCLおよび第３活性化信号線WCL
を第１活性化信号線PSA、NSAに沿って配線した従来に比
べ、その配線長を短くすることが可能になる。この結
果、第２活性化信号/RCLおよび第３活性化信号WCLをセ
ンスアンプ列RSAまで高速に伝達できる。さらに、第２
活性化信号線/RCLおよび第３活性化信号線WCLの配線容
量および配線抵抗等の負荷を、従来に比べ小さくできる
ため、第２センスアンプ制御回路C2の駆動能力を小さく
できる。この結果、消費電力は小さくなる。
【００４９】図３は、図２のセンスアンプ列RSAの詳細
を示している。図３において、ワード線WL（WL0、WL1）
は、図の縦方向に配線され、ビット線BL（BL0-2、BLL0-
2、BLR0-2）、/BL（/BL0-2、/BLL0-2、/BLR0-2）は、図
の横方向に配線されている。すなわち、図３は、図１を
９０度回転させた状態を示している。センスアンプSA
は、それぞれビット線BL、/BLに接続されており、図の
左右のメモリセルアレイALY側にそれぞれ配置された、
ビット線リセット信号/SBRSL、/SBRSRで制御されるイコ
ライズMOS（nMOSトランジスタ）と、ビット線選択信号/
SBTL、/SBTRで制御されるアイソレーションゲート（nMO
Sトランジスタ）と、プリチャージ回路３０と、増幅機
能を有するラッチ３２と、読み出し制御回路３４と、書
き込み制御回路３６とを有している。
【００５０】イコライズMOSは、センスアンプSAの両側
に配置されたメモリセルアレイALYのビット線対BLL、/B
LLおよびBLR、/BLRをそれぞれイコライズする。アイソ
レーションゲートは、ビット線選択信号/SBTL、/SBTRで
制御されており、センスアンプSAと、図の左右両側のメ
モリセルアレイALYとをそれぞれ接続している。読み出
し動作時および書き込み動作時において、ビット線選択
信号/SBTLが高レベルに変化したときに、図の左側のメ
モリセルアレイALYが、センスアンプSAに接続され、ビ
ット線選択信号/SBTRが高レベルに変化したときに、図
の右側のメモリセルアレイALYが、センスアンプSAに接
続される。４つのメモリブロックBLKに供給される８つ
のビット線選択信号/SBTL、/SBTRのうちいずれかが、ロ
ウアドレスRADDに応じて高レベルに変化する。
【００５１】プリチャージ回路３０は、ビット線BL、/B
Lの間に直列に接続された２つのnMOSトランジスタを有
している。プリチャージ回路３０は、ビット線リセット
信号/BRSが高レベルのときに動作し、ビット線BL、/BL
にプリチャージ電圧VPRを供給する。ラッチ３２は、入
力と出力を互いに接続した２つのCMOSインバータで構成
されている。CMOSインバータのpMOSトランジスタのソー
スには、第１活性化信号PSAが供給され、nMOSトランジ
スタのソースには、第１活性化信号NSAが供給されてい
る。ラッチ３２は、第１活性化信号PSA、NSAがそれぞれ
高レベル、低ベルのときに活性化され、ビット線BL、/B
Lの電圧差を増幅し、増幅した論理レベルをラッチす
る。
【００５２】読み出し制御回路３４は、図７の読み出し
制御回路４と同じ回路である。すなわち、本実施形態の
半導体メモリは、ダイレクトセンス方式を採用してい
る。読み出し制御回路３４は、増幅トランジスタ３４ａ
およびスイッチトランジスタ３４ｂ（コラムスイッチ）
をビット線BL、/BL毎に有している。増幅トランジスタ
３４ａは、ゲートをビット線BL（または/BL）に接続
し、ソースを第２活性化信号線/RCL（/RCL0-1）に接続
している。スイッチトランジスタ３４ｂは、ソースを増
幅トランジスタ３４ａのドレインに接続し、ゲートをコ
ラム選択信号線CL（CL0-1）に接続し、ドレインを読み
出しデータバス線RDB（RDB0-2）または/RDB（/RDB0-2）
に接続している。
【００５３】書き込み制御回路３６は、図７の書き込み
制御回路６と同じ回路である。すなわち、直列に接続さ
れた２つのスイッチトランジスタ３６ａ、３６ｂをビッ
ト線BL、/BL毎に有している。スイッチトランジスタ３
６ａの一端は、書き込みデータバス線WDB（WDB0-2）ま
たは/WDB（/WDB0-2）に接続されている。スイッチトラ
ンジスタ３６ｂ（コラムスイッチ）の一端は、ビット線
BL（または/BL）に接続されている。スイッチトランジ
スタ３６ａ、３６ｂの２つのゲートは、それぞれ第３活
性化信号線WCL0およびコラム選択信号線CL（CL0-1）に
接続されている。
【００５４】メモリセルアレイALYは、複数のメモリセ
ルMCを有している。メモリセルMCは、データを記憶する
キャパシタ、およびこのキャパシタをビット線BL（また
は/BL）に接続する転送トランジスタで構成されてい
る。転送トランジスタのゲートは、ワード線WL（WL0-
1）に接続されている。なお、この実施形態では、読み
出し動作および書き込み動作時にデータ入出力端子毎
に、２ビットのデータがメモリコアMに入出力される。
このため、コラム選択信号線CLは、２つのセンスアンプ
SAに共通して配線されている。
【００５５】図４は、図１の第１センスアンプ制御回路
C1（C1-0、C1-1、C1-2、C1-3）および第２センスアンプ
制御回路C2-2の詳細を示している。第２センスアンプ制
御回路C2-0、C2-1、C2-3は、入力されるコラムアドレス
CADDが相違することを除き、第２センスアンプ制御回路
C2-2と同一構成であるため、説明を省略する。第１セン
スアンプ制御回路C1-0は、センスアンプ活性化線PSAを
高電圧線に接続するpMOSトランジスタと、センスアンプ
活性化線NSAを低電圧線に接続するnMOSトランジスタ
と、ロウアドレスR1、R0に応じてpMOSトランジスタおよ
びnMOSトランジスタを制御する論理ゲートと、ビット線
リセット信号/BRSで制御されセンスアンプ活性化線PS
A、NSAを互いに接続する複数のnMOSトランジスタとを有
している。
【００５６】第１センスアンプ制御回路C1-1、C1-2、C1
-3は、供給されるロウアドレスが異なることを除き、第
１センスアンプ制御回路C1-0と同じ構成である。例え
ば、ロウアドレスR1、R0が"00"のとき、第１センスアン
プ制御回路C1-0のみが動作し、センスアンプ活性化線PS
A0、NSA0がそれぞれ高電圧線、低電圧線に接続される。
他のセンスアンプ活性化信号PSA、NSAは、プリチャージ
状態に保持される。
【００５７】第２センスアンプ制御回路C2-2は、ロウア
ドレスR1、R0、読み出し制御信号RD、およびコラムアド
レスCADDのデコード信号CADECに応じて第２活性化信号/
RCL0-3を活性化するNANDゲートと、ロウアドレスR1、R
0、書き込み制御信号WR、およびデコード信号CADECに応
じて第３活性化信号WCL0-3を活性化するAND回路とを有
している。デコード信号CADECは、コラムアドレスCADD
の上位２ビットにより生成される。ここで、第３活性化
信号WCL0-3を生成する回路は、第３センスアンプ制御回
路として動作する。
【００５８】図に示した第２センスアンプ制御回路C2-2
では、コラムアドレスCADDの上位２ビットが"10"のとき
に、デコード信号CADECが高レベルに変化する。例え
ば、ロウアドレスR1、R0が"01"、コラムアドレスCADDの
上位２ビットが"10"のとき、第２活性化信号/RCL2およ
び第３活性化信号WCL2が活性化される。このとき、図２
に網掛けで示したセンスアンプ列RSA12の読み出し制御
回路３４または書き込み制御回路３６が動作する。
【００５９】図５は、上述した半導体メモリの動作を示
している。図８と同じ動作については、詳細な説明を省
略する。まず、アクティブコマンドACTVおよびロウアド
レスRADDが供給され、ビット線リセット信号/BRSが低レ
ベルに変化し、ビット線対BL、/BLのプリチャージが解
除される（図５（ａ））。ビット線リセット信号/BRS、
/SBRSL、/SBRSRおよびビット線選択信号/SBTL、/SBTR
は、図２において図示しなかったセンスアンプ制御回路
により活性化される。
【００６０】図１のロウデコーダRDECは、ロウアドレス
RADDに応じてワード線WLを活性化する（図５（ｂ））。
ワード線WLの活性化により、メモリセルMCからビット線
BL（または/BL）にデータが読み出される（図５
（ｃ））。次に、第１センスアンプ制御回路C1は、ロウ
アドレスRADDに応じたメモリブロックBLKのセンスアン
プ活性化信号PSA、NSAを活性化する（図５（ｄ））。セ
ンスアンプ活性化信号PSA、NSAの活性化により、メモリ
ブロックBLK内の全てのラッチ３２が活性化され、増幅
動作を開始する。ラッチ３２の活性化により、ビット線
BL、/BLの電圧差が増幅される（図５（ｅ））。この時
点では、第２活性化信号/RCLおよび第３活性化信号WCL
は、活性化されない。
【００６１】次に、読み出しコマンドREADおよびコラム
アドレスCADDが供給される。第２センスアンプ制御回路
C2は、先に供給されたロウアドレスRADDおよびコラムア
ドレスCADDに応じたセンスアンプ列RSAに対応する第２
活性化信号/RCLを活性化する（図５（ｆ））。第２活性
化信号/RCLの活性化により、図３の増幅トランジスタ３
４ａが活性化され、ビット線BL、/BL上の読み出しデー
タが増幅される。この動作サイクルでは、書き込み制御
信号WRは、活性化されないため、図４の第２センスアン
プ制御回路C2-2のAND回路は動作せず、第３活性化信号W
CLは活性化されない。このように、読み出し動作に不要
な回路が動作しないため、消費電力が削減される。
【００６２】また、図１コラムデコーダCDECは、コラム
アドレスCADDに応じてコラム選択信号CLのいずれかを活
性化する（図５（ｇ））。コラム選択信号CLの活性化に
より、読み出し制御回路３４のスイッチトランジスタ３
４ｂがオンし、増幅トランジスタ３４ａに増幅された相
補の読み出しデータが読み出しデータバス線RDB、/RDB
に読み出される。
【００６３】次に、書き込みコマンドWRITE、コラムア
ドレスCADD、書き込みデータが供給される。第２センス
アンプ制御回路C2は、先に供給されたロウアドレスRADD
およびコラムアドレスCADDに応じたセンスアンプ列RSA
に対応する第３活性化信号WCLを活性化する（図５
（ｈ））。第２活性化信号WCLの活性化により、図３の
書き込み制御回路３６のスイッチトランジスタ３６ａが
オンする。この動作サイクルでは、読み出し制御信号RD
は、活性化されないため、図４の第２センスアンプ制御
回路C2-2のNANDゲートは動作せず、第２活性化信号線/R
CLは活性化されない。このように、書き込み動作に不要
な回路が動作しないため、消費電力が削減される。
【００６４】また、コラムデコーダCDECは、コラムアド
レスCADDに応じてコラム選択信号CLのいずれかを活性化
する（図５（ｉ））。コラム選択信号CLの活性化によ
り、書き込み制御回路３６のスイッチトランジスタ３６
ｂがオンし、書き込みデータバス線WDB、/WDB上の相補
の書き込みデータがビット線BL、/BLに伝達される（図
５（ｊ））。書き込みデータは、センスアンプSAのラッ
チ３２で増幅され、メモリセルMCに書き込まれる。
【００６５】この後、図８と同様に、プリチャージコマ
ンドPREが供給され、半導体メモリはスタンバイ状態STB
Yに移行する。以上、本実施形態では、複数の第２活性
化信号/RCLによりセンスアンプSAの増幅トランジスタ３
４ａを、センスアンプ列RSA毎に活性化した。このた
め、増幅トランジスタ３４ａの動作数を減らすことがで
き、読み出し動作時の消費電力を削減できる。第２活性
化信号線/RCLの配線長を従来に比べ短くできるため、信
号線の負荷が小さくなり、第２センスアンプ制御回路C2
における第２活性化信号/RCLを生成するNANDゲート（バ
ッファ回路）の駆動能力を小さくできる。この結果、読
み出し動作におけるセンスアンプSAの消費電力を大幅に
削減できる。複数のメモリブロックBLKが第２方向に沿
って配列される場合にも、読み出し動作時の消費電力を
大幅に削減できる。
【００６６】第２活性化信号線/RCLの負荷が小さくなる
ため、第２活性化信号/RCLの伝達時間を短縮できる。こ
の結果、読み出し動作時間を短縮できる。第２センスア
ンプ制御回路C2は、コラムアドレスの論理を用いて第２
活性化信号を生成した。このため、センスアンプSAの領
域をビット線BL、/BLの配列方向である第１方向に沿っ
て容易に分割し、複数のセンスアンプ列RSAを構成でき
る。
【００６７】第２センスアンプ制御回路C2をセンスアン
プ列RSAに対応させて第１方向に配置したので、第２活
性化信号線/RCLの配線長を、最短にできる。また、どの
センスアンプ列RSAに対しても第２活性化信号線/RCLの
配線長を等しくできる。この結果、第２活性化信号/RCL
の伝達時間をさらに短縮できる。第２センスアンプ制御
回路C2をコラムデコーダCDECに沿って配置したので、第
２センスアンプ制御回路C2に供給されるコラムアドレス
の信号線の配線長を最短にできる。
【００６８】第２活性化信号線/RCLおよび第３活性化信
号線WCLを、コラムスイッチ３４ｂを制御するコラム選
択信号線CLと同じ低抵抗の第１配線層を使用して配線し
た。このため、第２活性化信号/RCLおよび第３活性化信
号線WCLの伝達時間をさらに短縮できる。第２活性化信
号線/RCLおよび第３活性化信号線WCLを、センスアンプ
列RSAまで第１配線層を使用して配線し、センスアンプ
列RSA内で第１活性化信号線PSA、NSAと同じ第２配線層
を使用して配線した。センスアンプ列RSAまでの比較的
長い配線を、抵抗の低い第１配線層を使用して形成した
ので、第２活性化信号線/RCLおよび第３活性化信号線WC
Lのトータルの配線抵抗を下げることができる。
【００６９】複数の第３活性化信号WCLによりセンスア
ンプSAのスイッチトランジスタ３６ａを、センスアンプ
列RSA毎に活性化した。このため、スイッチトランジス
タ３６ａの動作数を減らすことができ、書き込み動作時
の消費電力を削減できる。第３活性化信号線WCLの配線
長を従来に比べ短くできるため、信号線の負荷が小さく
なり、第２センスアンプ制御回路C2における第３活性化
信号WCLを生成するAND回路（バッファ回路、第３センス
アンプ制御回路）の駆動能力を小さくできる。この結
果、書き込み動作におけるセンスアンプSAの消費電力を
大幅に削減できる。複数のメモリブロックBLKが第２方
向に沿って配列される場合にも、書き込み動作時の消費
電力を大幅に削減できる。
【００７０】第３活性化信号線WCLの負荷が小さくなる
ため、第２活性化信号WCLの伝達時間を短縮できる。こ
の結果、書き込み動作時間を短縮できる。第２センスア
ンプ制御回路C1は、書き込み動作時に第２活性化信号/R
CLのみを生成し、書き込み動作時に第３活性化信号WCL
のみを生成した。読み出し動作および書き込み動作にお
いて、それぞれ必要な制御回路のみが動作するため、消
費電力を削減できる。
【００７１】なお、上述した実施形態では、本発明を、
DRAMコアを有する半導体メモリに適用した例について述
べた。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明を、SDRAM（Synchronous DRAM）、
またはDRAMコアを有するFCRAM（Fast Cycle RAM）に適
用してもよい。上述した実施形態では、本発明を、クロ
ック非同期式の半導体メモリに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明を、クロック同期式の半導体メモリ
に適用してもよい。
【００７２】上述した実施形態では、本発明を、アドレ
スマルチプレクス方式の半導体メモリに適用した例につ
いて述べた。本発明はかかる実施形態に限定されるもの
ではない。例えば、本発明を、アドレスノンマルチプレ
クス方式の半導体メモリに適用してもよい。上述した実
施形態では、本発明を、１つのメモリコアMを有する半
導体メモリに適用した例について述べた。本発明はかか
る実施形態に限定されるものではない。例えば、本発明
を、独立に動作する複数のメモリコア（バンク）を有す
る半導体メモリに適用してもよい。
【００７３】上述した実施形態では、メモリブロックBL
K内のセンスアンプSAを４つのセンスアンプ列RSAに分割
した例について述べた。本発明はかかる実施形態に限定
されるものではない。センスアンプ列RSAの数が多いほ
ど、第２活性化信号線/RCLおよび第３活性化信号線WCL
の配線負荷が小さくなるため、第２センスアンプ制御回
路C2の駆動能力を小さくできる。したがって、センスア
ンプ列RSAの数が多いほど、動作時の消費電力を削減で
きる。
【００７４】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 複数のメモリセルおよび該メモリセルにそ
れぞれデータを伝達する複数のビット線を有するメモリ
セルアレイと、前記ビット線に対応してそれぞれ形成さ
れ、該ビット線上のデータを増幅する複数のセンスアン
プと、第１活性化信号を生成する第１センスアンプ制御
回路と、活性化タイミングが互いに異なる第２活性化信
号をそれぞれ生成する複数の第２センスアンプ制御回路
とを備え、前記センスアンプは、前記第１活性化信号の
活性化に応じてビット線上のデータを増幅し保持するラ
ッチと、前記第２活性化信号のいずれかの活性化をソー
スで受けたときに、ゲートで受けている前記ビット線の
電圧レベルを増幅する増幅トランジスタと、コラム選択
信号の活性化に応じて前記増幅トランジスタのドレイン
を読み出しデータバス線に接続するコラムスイッチとを
有し、前記第１活性化信号は、全ての前記センスアンプ
に同時に供給され、前記第２活性化信号は、所定数の前
記センスアンプを含む複数のセンスアンプ列にそれぞれ
供給されることを特徴とする半導体メモリ。
【００７５】（付記２） 付記１記載の半導体メモリに
おいて、前記メモリセルの記憶ノードと前記ビット線と
の接続を制御するワード線と、ワード線を選択するロウ
アドレスおよび前記コラムスイッチを選択するコラムア
ドレスを受信するアドレス入力回路とを備え、前記第１
センスアンプ制御回路は、前記ロウアドレスに応じて前
記第１活性化信号を活性化し、前記第２センスアンプ制
御回路は、前記ロウアドレスおよび前記コラムアドレス
に応じて前記第２活性化信号を活性化することを特徴と
する半導体メモリ。
【００７６】（付記３） 付記２記載の半導体メモリに
おいて、前記アドレス入力回路は、前記ロウアドレスお
よび前記コラムアドレスを、時分割で受信することを特
徴とする半導体メモリ。 （付記４） 付記２記載の半導体メモリにおいて、前記
メモリセルアレイと、該メモリセルアレイに沿って第１
方向に配列された複数の前記センスアンプ列とを有し、
前記ロウアドレスに応じて選択される複数のメモリブロ
ックを備えていることを特徴とする半導体メモリ。
【００７７】（付記５） 付記４記載の半導体メモリに
おいて、前記メモリブロックは、前記第１方向に直交す
る第２方向に配列され、前記第１センスアンプ制御回路
は、前記各メモリブロックの端に、前記第２の方向に沿
って配置され、前記第２センスアンプ制御回路は、前記
メモリブロックの外側に、前記センスアンプ列に対応し
て前記第１方向に沿って配置されていることを特徴とす
る半導体メモリ。
【００７８】（付記６） 付記５記載の半導体メモリに
おいて、前記第２活性化信号を伝達する第２活性化信号
線は、前記コラムスイッチを制御するコラム選択信号の
信号線と同じ前記第２の方向に配線されていることを特
徴とする半導体メモリ。 （付記７） 付記５記載の半導体メモリにおいて、前記
第２活性化信号を伝達する第２活性化信号線は、前記コ
ラムスイッチを制御するコラム選択信号の信号線と同じ
配線層を使用して配線されていることを特徴とする半導
体メモリ。
【００７９】（付記８） 付記７記載の半導体メモリに
おいて、前記第２活性化信号線は、前記センスアンプ列
まで前記コラム選択信号の信号線と同じ第１配線層を使
用して前記第２方向に配線され、前記センスアンプ列内
で、前記第１活性化信号を伝達する第１活性化信号線と
同じ第２配線層を使用して前記第１方向に配線されてい
ることを特徴とする半導体メモリ。
【００８０】（付記９） 付記１記載の半導体メモリに
おいて、前記第２活性化信号を伝達する第２活性化信号
線は、前記コラムスイッチを制御するコラム選択信号の
信号線と同じ配線層を使用して配線されていることを特
徴とする半導体メモリ。 （付記１０） 付記９記載の半導体メモリにおいて、前
記第２活性化信号線は、前記第１活性化信号を伝達する
第１活性化信号線と直交する方向に配線されていること
を特徴とする半導体メモリ。
【００８１】（付記１１） 付記１記載の半導体メモリ
において、前記センスアンプ列は、前記メモリセルアレ
イに沿って第１方向に配列され、前記第２活性化信号を
伝達する前記第２活性化信号線は、前記センスアンプ列
まで前記コラム選択信号の信号線と同じ第１配線層を使
用して前記第１方向に直交する第２方向に配線され、前
記センスアンプ列内で、前記第１活性化信号を伝達する
第１活性化信号線と同じ第２配線層を使用して前記第１
方向に配線されていることを特徴とする半導体メモリ。
【００８２】（付記１２） 付記１記載の半導体メモリ
において、活性化タイミングが互いに異なる第３活性化
信号をそれぞれ生成する複数の第３センスアンプ制御回
路を備え、前記センスアンプは、前記第３活性化信号の
いずれかに応じてオンし、前記ビット線上のデータを伝
達するスイッチと、前記コラム選択信号の活性化に応じ
て、前記ビット線を前記スイッチを介して書き込みデー
タバス線に接続するコラムスイッチとを有し、複数の前
記第３活性化信号は、所定数の前記センスアンプを含む
複数のセンスアンプ列にそれぞれ供給されていることを
特徴とする半導体メモリ。
【００８３】（付記１３） 付記１２記載の半導体メモ
リにおいて、前記第２センスアンプ制御回路は、読み出
し動作時に活性化され前記第２活性化信号を生成し、前
記第３センスアンプ制御回路は、書き込み動作時に活性
化され前記第３活性化信号を生成することを特徴とする
半導体メモリ。
【００８４】（付記１４） 付記１２記載の半導体メモ
リにおいて、前記第３活性化信号を伝達する第３活性化
信号線は、前記コラムスイッチを制御するコラム選択信
号の信号線と同じ配線層を使用して配線されていること
を特徴とする半導体メモリ。 （付記１５） 付記１４記載の半導体メモリにおいて、
前記第３活性化信号線は、前記第１活性化信号を伝達す
る第１活性化信号線と直交する方向に配線されているこ
とを特徴とする半導体メモリ。
【００８５】（付記１６） 付記１２記載の半導体メモ
リにおいて、前記センスアンプ列は、前記メモリセルア
レイに沿って第１方向に配列され、前記第３活性化信号
を伝達する第３活性化信号線は、前記センスアンプ列ま
で前記コラムスイッチを制御する信号線と同じ第１配線
層を使用して前記第１方向に直交する第２方向に配線さ
れ、前記センスアンプ列内で前記第１活性化信号を伝達
する第１活性化信号線と同じ第２配線層を使用して前記
第１方向に配線されていることを特徴とする半導体メモ
リ。
【００８６】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００８７】
【発明の効果】請求項１の半導体メモリでは、増幅トラ
ンジスタの動作数を減らすことで、読み出し動作時の消
費電力を削減できる。第２活性化信号を伝達する信号線
の配線長を従来に比べ短くできるため、第２センスアン
プ制御回路の駆動能力を小さくできる。この結果、読み
出し動作におけるセンスアンプの消費電力を大幅に削減
できる。信号線の負荷が小さくなることで第２活性化信
号の伝達時間が短縮でき、読み出し動作時間を短縮でき
る。
【００８８】請求項２の半導体メモリでは、第２活性化
信号にコラムアドレスの論理を含めることで、メモリセ
ルアレイのビット線に接続された複数のセンスアンプ
を、容易に、複数のセンスアンプ列として分割できる。
請求項３の半導体メモリでは、複数のメモリブロックが
構成される場合にも、読み出し動作時の消費電力を大幅
に削減できる。
【００８９】請求項４の半導体メモリでは、第２活性化
信号の信号線の配線長を短くでき、第２活性化信号の伝
達時間をさらに短縮できる。請求項５および請求項７の
半導体メモリでは、第２活性化信号線を抵抗の低い配線
層を使用して配線することで、第２活性化信号の伝達時
間をさらに短縮できる。
【００９０】請求項６および請求項８の半導体メモリで
は、第２活性化信号線のトータルの配線抵抗を下げるこ
とで、第２活性化信号の伝達時間を短縮できる。請求項
９の半導体メモリでは、増幅トランジスタの動作数を減
らすことで、書き込み動作時の消費電力を削減できる。
第３活性化信号を伝達する信号線の配線長を従来に比べ
短くできるため、第３センスアンプ制御回路の駆動能力
を小さくできる。この結果、書き込み動作におけるセン
スアンプの消費電力を大幅に削減できる。信号線の負荷
が小さくなることで第３活性化信号の伝達時間が短縮で
き、書き込み動作時間を短縮できる。
【００９１】請求項１０の半導体メモリでは、読み出し
動作および書き込み動作において、それぞれ必要な制御
回路のみが動作するため、消費電力を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図であ
る。
【図２】図１のメモリコアの詳細を示すブロック図であ
る。
【図３】図２のセンスアンプ列の詳細を示す回路図であ
る。
【図４】図１の第１および第２センスアンプ制御回路の
詳細を示す回路図である。
【図５】本発明の低消費メモリの動作を示すタイミング
図である。
【図６】従来のDRAMのメモリコアを示すブロック図であ
る。
【図７】図６のセンスアンプ列の概要を示す回路図であ
る。
【図８】従来のDRAMの動作を示すタイミング図である。
【符号の説明】
１０ コマンドバッファ １２ アドレスバッファ １４ データ入出力回路 １６ コマンドデコーダ １８ ロウアドレスラッチ ２０ コラムアドレスラッチ ２２ 動作制御回路 ２４ ロウプリデコーダ ２６ コラムプリデコーダ ３０ プリチャージ回路 ３２ ラッチ ３４ 読み出し制御回路 ３６ 書き込み制御回路 ACTV アクティブコマンド ADD アドレス ALY メモリセルアレイ AMP アンプ BL、/BL ビット線 BLK0-3 メモリブロック C1 第１センスアンプ制御回路 C2 第２センスアンプ制御回路 CADD コラムアドレス CDEC コラムデコーダ CL コラム選択信号、コラム選択信号線 CMD コマンド M メモリコア MC メモリセル PRE プリチャージコマンド PSA、NSA 第１活性化信号、第１活性化信号線 RADD、R1、R0 ロウアドレス /RCL 第２活性化信号、第２活性化信号線 RD 読み出し制御信号 RDEC ロウデコーダ READ 読み出しコマンド RSA センスアンプ列 WCL 第３活性化信号、第３活性化信号線 WL ワード線 WR 書き込み制御信号 WRITE 書き込みコマンド

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルおよび該メモリセルに
    それぞれデータを伝達する複数のビット線を有するメモ
    リセルアレイと、 前記ビット線に対応してそれぞれ形成され、該ビット線
    上のデータを増幅する複数のセンスアンプと、 第１活性化信号を生成する第１センスアンプ制御回路
    と、 活性化タイミングが互いに異なる第２活性化信号をそれ
    ぞれ生成する複数の第２センスアンプ制御回路とを備
    え、 前記センスアンプは、 前記第１活性化信号の活性化に応じてビット線上のデー
    タを増幅し保持するラッチと、 前記第２活性化信号のいずれかの活性化をソースで受け
    たときに、ゲートで受けている前記ビット線の電圧レベ
    ルを増幅する増幅トランジスタと、 コラム選択信号の活性化に応じて前記増幅トランジスタ
    のドレインを読み出しデータバス線に接続するコラムス
    イッチとを有し、 前記第１活性化信号は、全ての前記センスアンプに同時
    に供給され、 前記第２活性化信号は、所定数の前記センスアンプを含
    む複数のセンスアンプ列にそれぞれ供給されることを特
    徴とする半導体メモリ。
  2. 【請求項２】 請求項１記載の半導体メモリにおいて、 前記メモリセルの記憶ノードと前記ビット線との接続を
    制御するワード線と、 ワード線を選択するロウアドレスおよび前記コラムスイ
    ッチを選択するコラムアドレスを受信するアドレス入力
    回路とを備え、 前記第１センスアンプ制御回路は、前記ロウアドレスに
    応じて前記第１活性化信号を活性化し、 前記第２センスアンプ制御回路は、前記ロウアドレスお
    よび前記コラムアドレスに応じて前記第２活性化信号を
    活性化することを特徴とする半導体メモリ。
  3. 【請求項３】 請求項２記載の半導体メモリにおいて、 前記メモリセルアレイと、該メモリセルアレイに沿って
    第１方向に配列された複数の前記センスアンプ列とを有
    し、前記ロウアドレスに応じて選択される複数のメモリ
    ブロックを備えていることを特徴とする半導体メモリ。
  4. 【請求項４】 請求項３記載の半導体メモリにおいて、 前記メモリブロックは、前記第１方向に直交する第２方
    向に配列され、 前記第１センスアンプ制御回路は、前記各メモリブロッ
    クの端に、前記第２の方向に沿って配置され、 前記第２センスアンプ制御回路は、前記メモリブロック
    の外側に、前記センスアンプ列に対応して前記第１方向
    に沿って配置されていることを特徴とする半導体メモ
    リ。
  5. 【請求項５】 請求項４記載の半導体メモリにおいて、 前記第２活性化信号を伝達する第２活性化信号線は、前
    記コラムスイッチを制御するコラム選択信号の信号線と
    同じ配線層を使用して配線されていることを特徴とする
    半導体メモリ。
  6. 【請求項６】 請求項５記載の半導体メモリにおいて、 前記第２活性化信号線は、前記センスアンプ列まで前記
    コラム選択信号の信号線と同じ第１配線層を使用して前
    記第２方向に配線され、前記センスアンプ列内で、前記
    第１活性化信号を伝達する第１活性化信号線と同じ第２
    配線層を使用して前記第１方向に配線されていることを
    特徴とする半導体メモリ。
  7. 【請求項７】 請求項１記載の半導体メモリにおいて、 前記第２活性化信号を伝達する第２活性化信号線は、前
    記コラムスイッチを制御するコラム選択信号の信号線と
    同じ配線層を使用して配線されていることを特徴とする
    半導体メモリ。
  8. 【請求項８】 請求項１記載の半導体メモリにおいて、 前記センスアンプ列は、前記メモリセルアレイに沿って
    第１方向に配列され、 前記第２活性化信号を伝達する前記第２活性化信号線
    は、前記センスアンプ列まで前記コラム選択信号の信号
    線と同じ第１配線層を使用して前記第１方向に直交する
    第２方向に配線され、前記センスアンプ列内で、前記第
    １活性化信号を伝達する第１活性化信号線と同じ第２配
    線層を使用して前記第１方向に配線されていることを特
    徴とする半導体メモリ。
  9. 【請求項９】 請求項１記載の半導体メモリにおいて、 活性化タイミングが互いに異なる第３活性化信号をそれ
    ぞれ生成する複数の第３センスアンプ制御回路を備え、 前記センスアンプは、 前記第３活性化信号のいずれかに応じてオンし、前記ビ
    ット線上のデータを伝達するスイッチと、 前記コラム選択信号の活性化に応じて、前記ビット線を
    前記スイッチを介して書き込みデータバス線に接続する
    コラムスイッチとを有し、 複数の前記第３活性化信号は、所定数の前記センスアン
    プを含む複数のセンスアンプ列にそれぞれ供給されてい
    ることを特徴とする半導体メモリ。
  10. 【請求項１０】 請求項９記載の半導体メモリにおい
    て、 前記第２センスアンプ制御回路は、読み出し動作時に活
    性化され前記第２活性化信号を生成し、 前記第３センスアンプ制御回路は、書き込み動作時に活
    性化され前記第３活性化信号を生成することを特徴とす
    る半導体メモリ。
JP2001238136A 2001-08-06 2001-08-06 半導体メモリ Expired - Fee Related JP4119105B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001238136A JP4119105B2 (ja) 2001-08-06 2001-08-06 半導体メモリ
US10/085,026 US6584027B2 (en) 2001-08-06 2002-03-01 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001238136A JP4119105B2 (ja) 2001-08-06 2001-08-06 半導体メモリ

Publications (2)

Publication Number Publication Date
JP2003051188A true JP2003051188A (ja) 2003-02-21
JP4119105B2 JP4119105B2 (ja) 2008-07-16

Family

ID=19069105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001238136A Expired - Fee Related JP4119105B2 (ja) 2001-08-06 2001-08-06 半導体メモリ

Country Status (2)

Country Link
US (1) US6584027B2 (ja)
JP (1) JP4119105B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514644B2 (en) 2010-05-31 2013-08-20 SK Hynix Inc. Bit line sense amplifier control circuit and semiconductor memory apparatus having the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003272377A (ja) * 2002-03-13 2003-09-26 Fujitsu Ltd 半導体記憶装置
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
CN114078488B (zh) * 2020-08-21 2024-07-05 长鑫存储技术(上海)有限公司 存储器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3302734B2 (ja) * 1992-09-16 2002-07-15 株式会社東芝 半導体記憶装置
TW235363B (ja) * 1993-01-25 1994-12-01 Hitachi Seisakusyo Kk

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514644B2 (en) 2010-05-31 2013-08-20 SK Hynix Inc. Bit line sense amplifier control circuit and semiconductor memory apparatus having the same

Also Published As

Publication number Publication date
JP4119105B2 (ja) 2008-07-16
US6584027B2 (en) 2003-06-24
US20030026151A1 (en) 2003-02-06

Similar Documents

Publication Publication Date Title
US6134169A (en) Semiconductor memory device
JP4837841B2 (ja) スタティックｒａｍ
US6240039B1 (en) Semiconductor memory device and driving signal generator therefor
KR950009877B1 (ko) 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치
JP2001006359A (ja) 半導体記憶装置
JP2001202781A (ja) 半導体記憶装置及びその制御方法
US6078542A (en) Semiconductor memory device implementing multi-bank configuration with reduced number of signal lines
US7599238B2 (en) Semiconductor memory device and driving method thereof
JPH11317074A (ja) ワード線制御回路
JPH11250664A (ja) 同期形半導体メモリ装置のためのカラム選択ライン制御回路
JPH0765579A (ja) 半導体メモリ装置
US6795372B2 (en) Bit line sense amplifier driving control circuits and methods for synchronous drams that selectively supply and suspend supply of operating voltages
US6160746A (en) Semiconductor memory with auto-tracking bit line precharge scheme
KR20050015853A (ko) 반도체 장치 및 그 제어 방법
US6456563B1 (en) Semiconductor memory device that operates in sychronization with a clock signal
US6337820B1 (en) Dynamic memory device performing stress testing
JPH11306758A (ja) 半導体記憶装置
US7817491B2 (en) Bank control device and semiconductor device including the same
JP2002025251A (ja) 半導体記憶装置
JP2006073146A (ja) 半導体メモリ
JP4119105B2 (ja) 半導体メモリ
JP3297392B2 (ja) 半導体記憶装置
US8194485B2 (en) Semiconductor memory device and method of controlling sense amplifier of semiconductor memory device
US6147919A (en) Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access
JP2003308690A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070918

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080331

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080424

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120502

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120502

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130502

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140502

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees