JP2005322380A - 半導体記憶装置 - Google Patents

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Abstract

【課題】周辺ロジック部の低電圧化が進んだ場合でもデータ書き込みの信頼性を向上する。
【解決手段】半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイ１と、メモリセルとの間でデータの授受を行う複数の第1ビット線対と、複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、複数の第1ビット線対と複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子３と、複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、複数の第２ビット線対と複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲート５と、複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路４と、複数の可変抵抗素子３の抵抗値を制御するビット線分離制御回路１２とを含む。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特にメモリセルにデータを書き込む回路を有する半導体記憶装置に関する。
従来の半導体記憶装置、例えばＤＲＡＭ（Dynamic Random Access Memory）の書き込み動作について説明する。図５７は、ＤＲＡＭの構成の一部を示す回路図である。このＤＲＡＭは、メモリセルＭＣがマトリクス状に配置されたメモリセルアレイと、複数のビット線対ＢＬ，／ＢＬと、複数のワード線と、プリチャージ回路２と、センスアンプ回路４と、ＤＱゲート５と、データ線対ＤＱ，／ＤＱとを有する。（図はメモリセルアレイ内の１つのメモリセルだけを代表して表現している。）
メモリセルＭＣは、セルトランジスタＣＴとキャパシタＣＣとが直列に接続されて構成されている。また、メモリセルＭＣには、基準電圧ＶＰＬが供給されている。プリチャージ回路２には、プリチャージ電圧ＶＢＬが供給されている。このプリチャージ回路２は、ビット線プリチャージ信号ＢＬＰが活性化されることで、ビット線対ＢＬ，／ＢＬにＶＢＬを供給する。この時ＶＢＬは、ハイレベルビット線電圧ＶＢＬＨ、（ＶＢＬＨ−ＶＢＬＬ）／２、ローレベルビット線電圧ＶＢＬＬやその他の電位などに等しい。
センスアンプ回路４には、ハイレベルビット線電圧ＶＢＬＨと、ローレベルビット線電圧ＶＢＬＬとが供給されている。センスアンプ回路４は、センスアンプ活性信号ＳＥＮ及びＳＥＰが活性化されることで、ビット線対ＢＬ，／ＢＬのデータを増幅する。ＤＱゲート５は、カラム選択信号ＣＳＬが活性化されることで、データ線対ＤＱ，／ＤＱとＢＬ，／ＢＬの間でのデータ転送を行う。
図５８は、図５７に示したＤＲＡＭにおけるタイミング図である。なお、周辺ロジック部の電源電圧をＶＤＤ、ＶＤＤを昇圧したワード線駆動電圧をＶＰＰ、接地電圧をＶＳＳとしている。
ビット線プリチャージ信号ＢＬＰが “Ｈ”レベル（例えばＶＰＰ、ＶＢＬＨ、ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に遷移することで、ビット線対ＢＬ，／ＢＬのプリチャージが解除される。そして、ワード線ＷＬが“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＰＰ）に遷移すると、メモリセルＭＣに記憶されたデータがビット線対ＢＬ，／ＢＬに表れる。
ある時間をおいた後、信号ＳＥＮを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（例えばＶＢＬＨ、ＶＤＤ）へ、且つ信号ＳＥＰを“Ｈ”レベル（例えばＶＢＬＨ）から“Ｌ”レベル（ＶＳＳ）に遷移することで、ビット線対ＢＬ，／ＢＬに表れたデータが増幅される。
これにより、ハイレベル側のビット線はＶＢＬＨに、ローレベル側のビット線はＶＢＬＬ（通常は、ＶＳＳ）となる。そして、カラム選択信号ＣＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（例えばＶＤＤ、ＶＢＬＨ）に遷移することで、読み出しの場合はビット線対ＢＬ，／ＢＬのデータがデータ線対ＤＱ，／ＤＱに転送される。一方、書き込みの場合はデータ線対ＤＱ，／ＤＱのデータがビット線対ＢＬ，／ＢＬに転送される。このようにして、書き込み動作が実行される。
ところで、デバイスの高性能化（高速動作、消費パワーの抑制）の要請から、スケーリング則に基づく微細化が進み、チップ内のトランジスタに印加される電源電圧も世代ごとに低下している。しかしながら、今後さらに微細化が進むと、この電源電圧の低下が、半導体メモリの設計上の大きな問題となってくると考えられる。
電源電圧の低下に伴いトランジスタのしきい値も低下させなければならないが、例えばＳＲＡＭ（Static Random Access Memory）ではしきい値の低下によるセルリークの増加が問題となる。またＤＲＡＭでは、微細化が進むにつれセル容量の確保やセルのリーク電流を抑えることが困難になってきており、そこで電源電圧（ハイレベルビット線電圧ＶＢＬＨ）が低下すると、セルに蓄えられる電荷量が減り、データ保持性能を悪化させてしまう。
このような問題に対処する為、今後メモリセル部の電源電圧を周辺ロジック部の電源電圧よりも高くする必要が生じてくるものと考えられる。その場合には図５９に示すように、データ線対ＤＱ，／ＤＱから外部の回路（ＤＱバッファを含む）では消費電力を抑えるために周辺ロジック部と同じ電圧ＶＤＤで動作するのに対し、センスアンプ回路４では電圧ＶＤＤよりも高い電圧であるＶＢＬＨ等で動作することになる。
電源電圧が高いメモリセル部で周辺ロジック部と異なる種類のトランジスタを使用する場合（例えば低電圧で使用するトランジスタは高速化の目的から、ゲート長が短い、ゲート酸化膜が薄い等の特徴がある）、信頼性の観点から、データ線対ＤＱ，／ＤＱから外部の回路にはセンスアンプ回路４に使用する電圧ＶＢＬＨがかからないようにする必要がある。
この対策として最も簡単な方法は、信号ＣＳＬをＶＤＤで駆動することである。すると、書き込み時にセンスアンプ回路４に保持されているデータと逆のデータをメモリセルＭＣに書き込む場合、つまりビット線対ＢＬ，／ＢＬのデータを反転させる必要がある場合、センスアンプ回路４に電圧ＶＢＬＨで保持されているデータをＶＢＬＨよりも低い電圧であるＶＤＤで駆動するＤＱゲート５で反転させなければならない。このため、ＤＱゲート５を構成するトランジスタのサイズを非常に大きくしなければデータを反転させることができない。
また他の対策として、センスアンプ回路４を構成するトランジスタ（センスアンプペアトランジスタ、センスアンプドライバ）のサイズを小さくする方法も考えられるが、その場合にはビット線ＢＬ，／ＢＬの遷移速度が低下してしまう為、ワード線ＷＬの非活性化タイミングを遅らせなければ、メモリセルＭＣへのリストア（一度ビット線に読み出したデータを再度書き込む）及び書き込み時におけるメモリセルＭＣが記憶するデータの電圧レベルが低下してしまう。
次に、ＳＡドライバ（ＮＳＡドライバ，ＰＳＡドライバ）および、共通ソース線（ＮＣＳ，ＰＣＳ）の構成は、従来以下のようなものであった。
まず、複数のセンスアンプで構成されるセンスアンプバンク（ＳＡバンク）に対して、ＳＡドライバがセンスアンプ制御回路などに１つだけ配置される場合には、図６０のように、ＳＡドライバにつながった１つの共通ソース線にＳＡバンク内の全てのカラムのセンスアンプ回路を接続する必要がある。センスアンプ制御回路は、図６１に示したように、例えば、ＳＡバンクとロウデコーダとに隣接した領域に配置される。
次に、ＳＡドライバがＳＡバンク内に複数個配置される場合には、ＳＡバンク内に複数箇所存在するＷＬスティッチ領域（階層ＷＬ構成の場合なら、ＳＡバンクとサブＷＬドライバ領域が交差する領域）に対応して複数個配置される。この場合、少なくとも、ＳＡバンク内にある全てのカラムのセンスアンプをＷＬスティッチ領域毎に分類し、分類されたセンスアンプ群毎に、ＷＬスティッチ領域毎に配置されたＳＡドライバに接続された共通ソース線に接続する必要があるが、さらに以下の理由から、ＳＡバンク内にある全てのカラムのセンスアンプ回路を一つの共通ソース線に接続している。
ＳＡバンク内にＳＡドライバが複数個配置される場合、センスアンプ回路を活性化してビット線対ＢＬ，／ＢＬの電位（ハイレベル／ローレベル）が決着するまでの期間では、全てのカラムのセンスアンプ回路が同時にセンス動作を行う。したがってこの期間では、複数個配置されたＳＡドライバ全体のドライブ能力は全てのカラムに分散して振り分けられることになる。
ところが、通常、書き込み動作の際には、センスアンプ回路を活性化してＳＡバンク内の全てのカラムのビット線対ＢＬ，／ＢＬの電位（ハイレベル／ローレベル）がほぼ決着した状態から、書き込みを行なうカラムのみデータを書き換える。この時、書き込みを行なうカラムのセンスアンプ回路につながった共通ソース線に複数個存在するＳＡドライバを全て接続すれば、複数個存在するＳＡドライバ全体のドライブ能力を、書き込みを行なうカラムに集中することが可能となり、書き込み速度を速くすることが可能となる（特に、ＰＳＡドライバにおいて）。従って、書き込み速度を最速にするために、一つの共通ソース線に全てのカラムのセンスアンプ回路及び全てのＳＡドライバを接続していた。
さらに、共通ソース線が全てのカラムのセンスアンプ回路につながっているので、ＳＡドライバを配置する場所は、共通ソース線上の何処でも良い。このようにＳＡドライバのレイアウトの自由度が高ければ、結果としてＳＡバンク全体のレイアウトの最適化が可能となり、ＳＡバンク全体の面積を最小化することが可能となる。
例えば、特許文献１や特許文献２では、ＳＡバンク内のレイアウトの繰り返し単位の配置ピッチをビット線のピッチよりも小さくすることにより、ＳＡバンク内に空きスペースをつくり、そこにＳＡドライバを配置することでＳＡバンク全体の面積は非常にコンパクトにしている。ＳＡバンク内の一つの共通ソース線に全てのカラムのセンスアンプ回路およびＳＡドライバが接続されていれば、このようなレイアウトを実現することも容易である。
ＳＡバンク内にある全てのカラムのセンスアンプ回路を一つの共通ソース線に接続しなければならない理由には、さらに以下のようなこともある。
共通ソース線の何処かにリーク源（例えば結晶欠陥によるジャンクションリーク）があると、共通ソース線の電位が、ウェル電位（例えばＮＣＳならＰウェル電位（ＶＳＳ等））に等しくなろうとする。この共通ソース線の電位変化は、センスアンプ回路動作時の共通ソース線の電位変化と同じである。したがって、このリークにより共通ソース線の電位があるレベルまで低下してしまうと、ビット線ＢＬのプリチャージを解除した後、セルから十分に信号がＢＬに出る前に、ゆっくりではあるがセンス動作が開始されていまい誤動作を引き起こす可能性がある。
したがって、このような誤動作を防止するためには、センスアンプ回路が非活性である期間に共通ソース線をプリチャージしておく必要がある。すなわち、共通ソース線をプリチャージすることにより、仮に共通ソース線にリークがあっても共通ソース線の電位をセンスアンプ回路が勝手に動作開始しないレベルに保つことが出来るのである。実際には、１／２ＶＢＬＨプリチャージ方式のプリチャージ期間には、ＶＳＳ電位となったＮＣＳと、ＶＢＬＨ電位となったＰＣＳをショートさせ、かつＶＢＬ電源（ビット線プリチャージ電源、ここでは１／２ＶＢＬＨに等しい）に接続することで、高速にＶＢＬ電位にプリチャージする。このように共通ソース線のプリチャージ電位は、ビット線のプリチャージ電位ＶＢＬ（１／２ＶＢＬＨとは限らず）と等しい。
ところで、この共通ソース線のプリチャージトランジスタ（図６２参照）は、もともと大きくはないリーク電流を補償して共通ソース線をＶＢＬ電位に保つものであるため、そのサイズは大きい必要がない。このような小さなプリチャージトランジスタを１カラム毎、または数カラム毎に配置するのはレイアウト効率が悪い。つまり、デザインルール上及びデバイス特性を保証する関係上、トランジスタサイズには下限があるため、１カラム毎または数カラム毎にどんなに小さなトランジスタを配置したとしても必要なサイズよりも大きくなることがある。
また、数カラム毎に必要なだけのサイズのトランジスタを配置出来たとしても、プリチャージトランジスタ間に何も配置されないレイアウトの隙間が出来てしまうこともある。そこで共通ソース線にＳＡバンク内の全てのカラムのセンスアンプ回路を接続し、プリチャージトランジスタをセンスアンプ制御回路やＷＬスティッチ領域に配置して数多くのカラムで共有することにすれば、プリチャージトランジスタを配置することによる面積増加は事実上無くすことができる。
さらに、共通ソース線が全てのカラムのセンスアンプ回路につながっているので、プリチャージトランジスタを配置する場所は共通ソース線上の何処でも良い。例えば、ＷＬスティッチ領域に配置する場合でも、全てのＷＬスティッチ領域に配置する必要はない。この場合、プリチャージトランジスタが配置されないＷＬスティッチ領域では他のデバイスを配置することが可能となる。
このように、共通ソース線が全てのカラムのセンスアンプ回路に接続されていれば、プリチャージトランジスタのレイアウトの自由度が高くなり、結果としてＳＡバンク全体のレイアウトの最適化が可能となり、ＳＡバンク全体のレイアウト面積を最小化することが可能となる。
ところで、今後メモリセル部の電源電圧を周辺回路部（ロジック部）の電源電圧よりも高くする必要が生じ、半導体メモリの書き込み動作が困難になると先に述べた。そのような状況下では、書き込み速度を高速化するため共通ソース線にＳＡバンク内の全てのカラムのセンスアンプ回路及び全てのＳＡドライバを接続することは、書き込み動作をさらに困難にさせることとなる。そして、実際には、現実的な解が存在しなくなってしまう。
また、微細化に伴いメモリセルに接続するビット線の電位振幅が小さくなると、安定したセンス動作を実現するためにはＮＳＡやＰＳＡを構成するトランジスタのしきい値も下げる必要がある。しきい値があるレベル以下になると、ＮＳＡやＰＳＡを構成するトランジスタを介するリーク電流の影響によるsignal development 時のビット線ＢＬ上の信号の減少が無視できなくなり、その影響は共通ソース線に接続されるカラム数が多いほど大きくなる。
特許第３２０２５８０号公報 特開２００２−２０８２７７号公報
本発明は、周辺回路の低電圧化が進んだ場合でも、回路面積を大きくせずにデータ書き込みの信頼性を向上でき且つ高速なデータ書き込みが可能な半導体記憶装置を提供することを目的とする。
本発明の第１の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路とを具備し、前記複数の可変抵抗素子は、夫々少なくとも１つの前記可変抵抗素子を含む複数の第１グループから構成され、前記ビット線分離制御回路は、前記各第１グループ単位で前記各可変抵抗素子の抵抗値を制御する。
本発明の第２の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路とを具備し、前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第１抵抗値にし、一方前記入出力ゲートの動作タイミングの第１トリガー信号または前記第１トリガー信号に基づいて生成される第２トリガー信号をトリガーとして前記可変抵抗素子の抵抗値を前記第１抵抗値よりも低い第２抵抗値にする。
本発明の第３の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路とを具備し、前記入出力ゲートの動作タイミングは、クロックに同期しており、前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第１抵抗値にし、一方前記入出力ゲートの動作タイミングが同期している第１クロックまたはそれ以降の第２クロックをトリガーとして、前記可変抵抗素子の抵抗値を前記第１抵抗値よりも低い第２抵抗値にする。
本発明の第４の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路と、前記複数の第１ビット線対に、前記センスアンプ回路に供給されるハイレベルビット線電圧とローレベルビット線電圧との中間電圧以外の第１電圧を供給するプリチャージ回路とを具備し、前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第２抵抗値からそれよりも高い第１抵抗値にすることにより、前記第１ビット線対と前記第２ビット線対とを電気的に遮断し、前記プリチャージ回路は、前記第１ビット線対と前記第２ビット線対とが電気的に遮断されている間に、前記第１ビット線対に前記第１電圧を供給する。
本発明の第５の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、前記センスアンプバンク内の複数のセンスアンプのうち所定数のセンスアンプ毎に夫々接続され、且つ前記センスアンプに第１電圧を供給する複数の共通ソース線と、前記センスアンプを選択する複数のカラム選択線とを具備し、前記所定数のセンスアンプの各々は、夫々異なる前記カラム選択線に接続される。
本発明の第６の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、前記センスアンプに第１電圧を供給し、且つ２つのセンスアンプのみに接続された複数の共通ソース線とを具備する。
本発明の第７の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクとを具備し、前記各センスアンプには、第１電圧を供給する独立した２つの共通ソース線が接続され、各共通ソース線が隣接する２つのセンスアンプのみに接続されている。
本発明の第８の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、前記センスアンプに第１電圧を供給し、且つ隣接する２つのセンスアンプのみに接続された複数の共通ソース線とを具備し、前記各センスアンプ回路は、クロスカップル接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとから構成され、隣接するセンスアンプの２つの前記第１ＭＯＳトランジスタは、ソースとしての第１拡散領域を共有し、隣接するセンスアンプの２つの前記第２ＭＯＳトランジスタは、ソースとしての第２拡散領域を共有し、前記各共通ソース線は、前記第１及び第２拡散領域に接続される。
本発明の第９の視点に係る半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、前記複数のメモリセルに接続された複数のワード線と、前記複数のワード線各々に対応して設けられ、且つ前記複数のワード線の上方に設けられた複数の配線と、所定間隔毎に前記複数のワード線と前記複数の配線とを接続する複数のスティッチ部とを具備し、前記センスアンプバンク内の前記スティッチ部に対応するスティッチ領域に隣接した２つのセンスアンプ回路が形成されているアクティブ領域同士が繋がっていて、前記繋がったアクティブ領域上にダミートランジスタを具備する。
本発明によれば、周辺回路の低電圧化が進んだ場合でも、回路面積を大きくせずにデータ書き込みの信頼性を向上でき且つ高速なデータ書き込みが可能な半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第1の実施形態に係る半導体記憶装置の主要部を示すブロック図である。この半導体記憶装置は、メモリセルアレイ、ロウデコーダ、センスアンプ回路、プリチャージ回路及びビット線分離（ＢＬＩ）回路で構成されるメモリコア部と、それ以外の周辺ロジック部とにより構成されている。図１において、メモリセルＭＣがマトリクス状に配置されてメモリセルアレイ１が設けられている。メモリセルアレイ１には、ビット線対ＢＬ，／ＢＬを介してプリチャージ回路２が接続されている。プリチャージ回路２は、ビット線をプリチャージ電圧ＶＢＬにプリチャージする。
センスアンプ用ビット線対ＳＢＬ，／ＳＢＬは、各ビット線対ＢＬ，／ＢＬに対応するように設けられている。ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは、夫々ビット線分離（ＢＬＩ）回路３により接続されている。センスアンプ回路４は、ビット線対ＳＢＬ，／ＳＢＬに接続されている。センスアンプ回路４は、ビット線対ＳＢＬ，／ＳＢＬのデータを増幅し、その増幅したデータを保持する。
カラムデコーダ６には、外部から入力されるアドレスを受け取るアドレスバッファ（図示せず）から出力されたカラムアドレスが入力されている。カラムデコーダ６は、上記カラムアドレスに基づいてビット線を選択するためのカラム選択信号ＣＳＬを活性化する。このカラム選択信号ＣＳＬは、ＤＱゲート５に入力される。ＤＱゲート５は、カラム選択信号ＣＳＬが入力されると、データ線対ＤＱ，／ＤＱとビット線対ＳＢＬ，／ＳＢＬとを接続する。
書き込みデータは、データ入力バッファ７に入力される。データ入力バッファ７から出力された書き込みデータは、ＤＱゲート５を介してビット線対ＳＢＬ，／ＳＢＬに転送される。また、ビット線対ＳＢＬ，／ＳＢＬに読み出されたデータは、ＤＱゲート５を介してデータ出力バッファ８から外部に出力される。
メモリセルアレイ１には、ワード線ＷＬを介してロウデコーダ９が接続されている。ロウデコーダ９には、上記アドレスバッファから出力されたロウアドレスが入力されている。また、ロウデコーダ９にはコマンドデコーダ（図示せず）から出力されたワード線ＷＬの活性化タイミングを決める信号ＡＣＴ及び非活性化タイミングを決める信号ＰＲＣが入力されている。
またロウデコーダ９には、ワード線を駆動するためのワード線駆動電圧ＶＰＰが入力されている。ロウデコーダ９は、上記ロウアドレス及び信号ＡＣＴに基づいてワード線ＷＬを活性化し、信号ＰＲＣに基づいてワード線ＷＬを非活性化する。
電圧発生回路１０には、外部から周辺ロジック部の電源電圧ＶＤＤと接地電圧ＶＳＳとが入力されている。また電圧発生回路は、ＶＤＤを昇圧した上記ワード線駆動電圧ＶＰＰと、上記プリチャージ電圧ＶＢＬと、メモリセルＭＣに供給する基準電圧ＶＰＬと、ハイレベルビット線電圧ＶＢＬＨと、ローレベルビット線電圧ＶＢＬＬとを生成する。上記各電圧は、外部から供給されていても良い。また、電圧ＶＢＬＬは電圧ＶＳＳであっても構わない。
制御信号生成回路１１は、各種制御信号を生成する。制御信号生成回路１１には、ワード線ＷＬの活性化タイミングを決める信号ＡＣＴ及び非活性化タイミングを決める信号ＰＲＣが入力されており、信号ＡＣＴおよび信号ＰＲＣに基づいてセンスアンプ回路４を活性化するセンスアンプ活性信号ＳＥＮ及びＳＥＰと、プリチャージ回路２を活性化するビット線プリチャージ信号ＢＬＰとを生成する。
ＢＬＩ制御回路１２は、ＢＬＩ回路３の抵抗値を制御するビット線分離信号ＢＬＩを生成し、この信号ＢＬＩをＢＬＩ回路３に供給する。
図２は、図１に示した半導体記憶装置の主要部を示す回路図である。メモリセルアレイ１には、ワード線ＷＬとビット線対ＢＬ，／ＢＬとが交差して配設され、それらの交差部にメモリセルＭＣが配置されている。メモリセルＭＣは、セルトランジスタＣＴとキャパシタＣＣとが直列に接続されて構成されている。メモリセルＭＣの一方の端子には基準電圧ＶＰＬが供給され、他方の端子はビット線ＢＬに接続されている。
プリチャージ回路２は、３つのＮ型ＭＯＳトランジスタにより構成されている。プリチャージ回路２の各Ｎ型ＭＯＳトランジスタのゲートには、ビット線プリチャージ信号ＢＬＰが入力されている。プリチャージ回路２は、信号ＢＬＰが活性化されることで、ビット線対ＢＬ，／ＢＬにプリチャージ電圧ＶＢＬを供給する。
センスアンプ用ビット線対ＳＢＬ，／ＳＢＬは、ビット線対ＢＬ，／ＢＬに対応して設けられている。センスアンプ回路４は、２つのＮチャネルＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタと称す）をクロスカップル接続したＮＭＯＳセンスアンプペアトランジスタと、２つのＰチャネルＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタと称す）をクロスカップル接続したＰＭＯＳセンスアンプペアトランジスタとを含んでいる。ＮＭＯＳセンスアンプペアトランジスタには、さらにもう１つのＮＭＯＳトランジスタを介してローレベルビット線電圧ＶＢＬＬが供給される。
ＰＭＯＳセンスアンプペアトランジスタには、さらにもう１つのＰＭＯＳトランジスタを介してハイレベルビット線電圧ＶＢＬＨが供給される。センスアンプ回路４には、信号ＳＥＮ及びＳＥＰが入力されている。ＳＥＮが活性化されることで、電圧ＶＢＬＬは、ＮＭＯＳセンスアンプペアトランジスタに供給される。また信号ＳＥＰが活性化されることで、電圧ＶＢＬＨは、ＰＭＯＳセンスアンプペアトランジスタに供給される。
ＤＱゲート５は、２つのＮＭＯＳトランジスタから構成されている。一方のＮＭＯＳトランジスタはビット線ＳＢＬとデータ線ＤＱとを接続し、他方のＮＭＯＳトランジスタはビット線／ＳＢＬとデータ線／ＤＱとを接続している。ＤＱゲート５を構成する２つのＮＭＯＳトランジスタのゲートには、信号ＣＳＬが入力されている。この信号ＣＳＬが活性化されることで、ビット線対ＳＢＬ，／ＳＢＬとデータ線対ＤＱ，／ＤＱとの間でデータの転送が行われる。
ＢＬＩ回路３は、２つのＮＭＯＳトランジスタから構成されている。ＢＬＩ回路３は、ビット線ＢＬとＳＢＬ、及びビット線／ＢＬと／ＳＢＬとを接続するように設けられている。ＢＬＩ回路３を構成する２つのＮＭＯＳトランジスタのゲートには、信号ＢＬＩが入力されている。
このように構成された半導体記憶装置のデータ書き込み動作について説明する。図３は、図２に示した半導体記憶装置のタイミング図である。なお、ここでは、センスアンプ回路４に保持されているデータと逆のデータをメモリセルアレイ１に書き込む場合、すなわちビット線のデータを反転させる必要がある（書き込み動作の負荷が最も大きい）場合を例に説明する。
ＢＬＩ制御回路１２はスタンドバイ時、ＶＰＰの電位を有するビット線分離信号ＢＬＩを生成し、ＢＬＩ回路３に供給している。これにより、ＢＬＩ回路３を構成するＮＭＯＳトランジスタは低抵抗状態になり、ビット線ＢＬとセンスアンプ用ビット線ＳＢＬとは、導通状態になり、ビット線ＳＢＬの電位変化とビット線ＢＬの電位変化とは相互に追従する状態にある。ビット線／ＢＬとビット線／ＳＢＬとについても同様である。
プリチャージ回路２に供給されている信号ＢＬＰを“Ｈ”レベル（例えばＶＰＰ）からＶＳＳ“Ｌ”レベル（ＶＳＳ）に遷移する。これにより、ビット線対ＢＬ，／ＢＬのプリチャージが解除される。そして、ワード線ＷＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＰＰ）に遷移することで、メモリセルアレイ１に記憶されたデータがビット線対ＢＬ，／ＢＬに読み出される。
次に、信号ＳＥＮを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（例えばＶＢＬＨ）へ、及び信号ＳＥＰを“Ｈ”レベル（例えばＶＢＬＨ）から“Ｌ”レベル（ＶＳＳ）に遷移することにより、ビット線対ＢＬ，／ＢＬに読み出されたデータが増幅され、ハイレベル側のビット線は電圧ＶＢＬＨに、ローレベル側のビット線は電圧ＶＢＬＬに遷移する。
次に、ＢＬＩ制御回路１２は、センスアンプ回路が活性化された直後から信号ＣＳＬが活性化されるまでの間に信号ＢＬＩの電位をＶＰＰよりも低い中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ或いはＶＤＤ等）に下げる。これによりＢＬＩ回路３は、導通状態に比べて高抵抗状態になり、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは、高抵抗分離される。
そして、信号ＣＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（例えばＶＤＤ）に遷移すると、データ線対ＤＱ，／ＤＱから転送されたデータにより、ビット線対ＳＢＬ，／ＳＢＬのデータが反転し、この反転されたデータがセンスアンプ回路４により保持される。すると、ローレベルが書き込まれるビット線ＢＬ（もしくは／ＢＬ）の電位変化はＳＢＬ（もしくは／ＳＢＬ）の電位変化にある程度追従するが、ハイレベルが書き込まれるビット線／ＢＬ（もしくはＢＬ）の電位変化は／ＳＢＬ（もしくはＳＢＬ）の電位変化に必ずしも追従しない。
なぜならば、ハイレベルが書き込まれるビット線／ＢＬ（もしくはＢＬ）の電位は（信号ＢＬＩの電位）から（ＢＬＩ回路３を構成するトランジスタのしきい値）を引いたレベルまでしか上がらないからである。
ＢＬＩ制御回路１２は、ビット線対ＳＢＬ，／ＳＢＬのデータが反転した直後、信号ＢＬＩの電位をＶＰＰに戻す。これにより、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが低抵抗で接続され、ビット線対ＢＬ，／ＢＬの電位はビット線対ＳＢＬ，／ＳＢＬの電位に急速に遷移する。
以上説明したデータ書き込み動作において、信号ＣＳＬを活性化する時、信号ＢＬＩが中間電位にあるため、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは高抵抗分離された状態となっている。
よって、従来のようにビット線対ＢＬ，／ＢＬとセンスアンプ用ビット線対ＳＢＬ，／ＳＢＬとの間にＢＬＩ回路３がなく、ビット線対ＢＬ，／ＢＬがそのままビット線対ＳＢＬ，／ＳＢＬとなる構成の場合や、ビット線対ＢＬ，／ＢＬとセンスアンプ用ビット線対ＳＢＬ，／ＳＢＬが低抵抗で接続されている場合に比べてビット線対ＳＢＬ，／ＳＢＬの見かけの容量が小さくなる。これにより、ビット線対ＳＢＬ，／ＳＢＬは短時間であっても反転しやすくなる。
したがって、例えばセンスアンプ回路４の動作電圧であるＶＢＬＨよりもＤＱゲート５の動作電圧である例えばＶＤＤが低い場合でも、ＤＱゲート５のトランジスタサイズを大きくせずに信頼性が高く且つ高速な書き込みが可能となる。また、センスアンプ回路４を構成するセンスアンプペアトランジスタ及びセンスアンプドライバのサイズを小さくする必要もないため、メモリセルアレイ１への書き込みデータの電圧レベルの低下を抑えることができる。
さらに、今後微細化が進むにつれて動作周波数が高くなり、信号ＣＳＬのパルス幅（ＣＳＬが活性化している時間）が短くなるような場合においても、安定した書き込み動作を保証するものである。
図４は、信号ＢＬＩの電位をＶＰＰに常時固定した場合と、本実施形態のようにビット線分離（ＢＬＩ）制御した場合との書き込み速度を比較したシミュレーション結果を示す図である。図４において、横軸はＤＱゲート５のトランジスタサイズ、縦軸はメモリセルアレイ１にデータを書き込むのに必要な信号ＣＳＬのパルス幅の最小値である。
例えばゲート幅が４μｍの時、ＢＬＩ電位が固定されている場合には、信号ＣＳＬのパルス幅が１．１ｎｓ以上でないと書き込みができないのに対し、ＢＬＩ制御した場合には、０．６ｎｓまで書き込みが可能であることがわかる。したがって、ＢＬＩ制御することで、ＤＱゲート５のトランジスタサイズを大きくしなくても高速な書き込み動作が可能となる。
以上詳述したように本実施形態では、メモリセルアレイ１が接続されるビット線対ＢＬ，／ＢＬとセンスアンプ回路４が接続されるビット線対ＳＢＬ，／ＳＢＬとを分割し、ＢＬＩ回路３を介してビット線対ＢＬ，／ＢＬとＳＢＬ，／ＳＢＬとを接続する。そして、メモリセルアレイ１にデータを書き込む際に、ＢＬＩ回路３を高抵抗にすることで、ビット線対ＢＬ，／ＢＬとＳＢＬ，／ＳＢＬを高抵抗分離する。
そして、データ線対ＤＱ，／ＤＱからビット線対ＳＢＬ，／ＳＢＬにデータが転送され且つセンスアンプ回路４によりデータが保持された直後、ＢＬＩ回路３を低抵抗にしてビット線対ＳＢＬ，／ＳＢＬのデータをビット線対ＢＬ，／ＢＬに転送するようにしている。
したがって本実施形態によれば、ＤＱゲート５の動作電圧である例えばＶＤＤが低電圧化された場合でも、データ線対ＤＱ，／ＤＱのデータをビット線対ＳＢＬ，／ＳＢＬに確実に転送することが可能となる。これにより、周辺回路の低電圧化に柔軟に対応することができる。
また、ＤＱゲート５のトランジスタサイズを大きくしなくてもすなわちチップサイズを大きくしなくても高速な書き込み動作が可能となる。さらに、センスアンプ回路４を構成するセンスアンプペアトランジスタ及びセンスアンプドライバのサイズを小さくする必要もないため、メモリセルアレイ１への書き込みデータの電圧レベルの低下を抑えることができる。
また、データ読み出し時にもセンスアンプ回路を活性化した直後にＢＬＩ回路３を高抵抗状態にすれば、センスアンプ回路活性化後のビット線対ＳＢＬ，／ＳＢＬの遷移速度が速くなり、信号ＣＳＬの活性化タイミングを早くすることができる。さらに、ビット線対ＳＢＬ，／ＳＢＬの容量が軽い分、電源ノイズが抑制され安定したセンス動作が保証される。
データ書き込み時のみＢＬＩ回路３の制御を行う場合には、データ読み出し時のＢＬＩ回路３の制御に要する消費電力を抑えることができる為、チップの消費電力を抑えることができる。また、読み出し／リフレッシュ動作の際に、ＢＬＩ回路３が高抵抗状態になると、その間ハイレベル側のビット線電位がＶＢＬＨまで上がらない。したがって、読み出し／リフレッシュ動作の際にはＢＬＩ回路３が高抵抗状態にならないようにすれば、メモリセルへのリストア時間を最も長く確保することができる。
なお、本実施形態において可変抵抗素子としてＮＭＯＳトランジスタを用いているが、ＰＭＯＳトランジスタを用いても同様に実施可能である。この場合、ビット線のローレベル電圧であるＶＢＬＬをビット線ＳＢＬからＢＬもしくは／ＳＢＬから／ＢＬに転送する為には、低抵抗状態時の信号ＢＬＩの電圧は、（ビット線のローレベル電圧ＶＢＬＬ）から（ＰＭＯＳトランジスタのしきい値の絶対値）を引いた電位よりも低い電圧にする必要がある。そこで、例えばワード線ＷＬのローレベル電位がＶＢＬＬより低く且つ上記の値以下であれば、このワード線ＷＬのローレベル電位を使用しても構わない。
（第２の実施形態）
第２の実施形態は、ＢＬＩ回路３をＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるトランスファーゲートにより構成したものである。
図５は、本発明の第２の実施形態に係る半導体記憶装置の回路図である。図５において、ＢＬＩ回路３は、２つのトランスファーゲートＴＧ１，ＴＧ２により構成されている。トランスファーゲートＴＧ１，ＴＧ２は、夫々ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列に接続されて構成されている。
またＢＬＩ制御回路１２は、トランスファーゲートＴＧ１，ＴＧ２の抵抗値を制御するビット線分離信号ＮＢＬＩ及びＰＢＬＩを生成する。信号ＮＢＬＩは、トランスファーゲートＴＧ１，ＴＧ２のＮＭＯＳトランジスタのゲートに入力される。また信号ＰＢＬＩは、トランスファーゲートＴＧ１，ＴＧ２のＰＭＯＳトランジスタのゲートに入力される。その他の構成は、図１と同じであるため、ブロック図は省略する。
図６は、図５に示した半導体記憶装置のタイミング図である。ＢＬＩ制御回路１２は通常、“Ｈ”レベル（例えばＶＢＬＨ）の電位を有するビット線分離信号ＮＢＬＩを生成し、トランスファーゲートＴＧ１，ＴＧ２のＮＭＯＳトランジスタに供給している。またＢＬＩ制御回路１２は、“Ｌ”レベル（ＶＳＳ）の電位を有するビット線分離信号ＰＢＬＩを生成し、トランスファーゲートＴＧ１，ＴＧ２のＰＭＯＳトランジスタに供給している。これにより、ＢＬＩ回路３を構成するトランスファーゲートＴＧ１，ＴＧ２は、低抵抗状態になる。
ＢＬＩ制御回路１２は、センスアンプ回路が活性化された直後からビット線対ＳＢＬ，／ＳＢＬにデータが書き込まれる前までの間に、信号ＰＢＬＩの電位を“Ｈ”レベル（例えばＶＢＬＨ）に上げる。これによりＢＬＩ回路３は、導通状態に比べて高抵抗状態になり、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは、高抵抗分離される。
そして、信号ＣＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（例えばＶＤＤ）に遷移すると、データ線対ＤＱ，／ＤＱから転送されたデータにより、ビット線対ＳＢＬ，／ＳＢＬのデータが反転し、この反転されたデータがセンスアンプ回路４により保持される。すると、ローレベルが書き込まれるビット線ＢＬ（もしくは／ＢＬ）の電位変化はＳＢＬ（もしくは／ＳＢＬ）の電位変化にある程度追従するが、ハイレベルが書き込まれるビット線／ＢＬ（もしくはＢＬ）の電位変化は／ＳＢＬ（もしくはＳＢＬ）の電位変化に必ずしも追従しない。
なぜならば、ハイレベルが書き込まれるビット線／ＢＬ（もしくはＢＬ）の電位は（信号ＮＢＬＩの電位）から（ＢＬＩ回路３を構成するＮＭＯＳトランジスタのしきい値）を引いたレベルまでしか上がらないからである。
ＢＬＩ制御回路１２は、ビット線対ＳＢＬ，／ＳＢＬのデータが反転した直後、信号ＰＢＬＩの電位をＶＳＳに戻す。これにより、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが低抵抗で接続され、ビット線対ＢＬ，／ＢＬの電位はビット線対ＳＢＬ，／ＳＢＬの電位に急速に遷移する。
以上説明したデータ書き込み動作において、信号ＣＳＬを活性化する時、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは高抵抗分離された状態となっている。よって、従来のようにビット線対ＢＬ，／ＢＬとセンスアンプ用ビット線対ＳＢＬ，／ＳＢＬとの間にＢＬＩ回路がなく、ビット線ＢＬ，／ＢＬがそのままＳＢＬ，／ＳＢＬとなる構成の場合や、ビット線対ＢＬ，／ＢＬとセンスアンプ用ビット線対ＳＢＬ，／ＳＢＬが低抵抗で接続されている場合に比べてビット線対ＳＢＬ，／ＳＢＬの見かけの容量が小さくなり、ビット線対ＳＢＬ，／ＳＢＬは短時間であっても反転しやすくなる。
したがって、上記第１の実施形態と同様に、例えばセンスアンプ回路４の動作電圧であるＶＢＬＨよりもＤＱゲート５の動作電圧である例えばＶＤＤが低い場合でも、ＤＱゲート５のトランジスタサイズを大きくせずに信頼性が高く且つ高速な書き込みが可能となる。
また、センスアンプ回路４を構成するセンスアンプペアトランジスタ及びセンスアンプドライバのサイズを小さくする必要もないため、メモリセルアレイ１への書き込みデータの電圧レベルの低下を抑えることができる。
また、上記第１の実施形態のように可変抵抗素子としてＮＭＯＳトランジスタを使用する場合、ビット線のハイレベル電圧であるＶＢＬＨをビット線ＳＢＬからＢＬもしくは／ＳＢＬから／ＢＬに転送するためには、ＮＭＯＳトランジスタのゲート電圧には（ビット線のハイレベル電圧ＶＢＬＨ）に（ＮＭＯＳトランジスタのしきい値）を足した電位よりも高い例えば電圧ＶＰＰを使用する必要がある。
しかし本実施形態では、トランスファーゲートを構成するＰＭＯＳトランジスタのゲート電圧を、（ビット線のハイレベル電圧ＶＢＬＨ）から（ＰＭＯＳトランジスタのしきい値の絶対値）を引いた電位よりも低い電位（例えばＶＳＳ）に遷移すれば電圧ＶＢＬＨをビット線ＢＬもしくは／ＢＬに転送できる。
また、ＮＭＯＳトランジスタのゲート電圧をそのしきい値以上にすることで、ビット線のローレベル電圧であるＶＢＬＬ（例えばＶＳＳに等しい）をビット線ＳＢＬからビット線ＢＬもしくはビット線／ＳＢＬからビット線／ＢＬに転送できる。よって、トランスファーゲートの制御にはＶＰＰを使用する必要がないため、ＶＰＰの消費電力を低減することができる。つまりＶＰＰをポンプ回路により内部生成する場合には、ＶＰＰ生成回路の回路面積を削減することもできる。
使用する電圧によってトランジスタの種類が異なる(具体的にはゲート酸化膜厚が異なる)場合、異なった種類のトランジスタ間には、同じ種類のトランジスタ間のスペースよりも広いスペースが必要となる。ＢＬＩ回路３をＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるトランスファーゲートで構成する場合、ＢＬＩ回路３にはセンスアンプ回路４を構成するトランジスタと同じ種類のトランジスタを使用できる。
一方、ＢＬＩ回路３をＮＭＯＳトランジスタだけで構成する場合には、ゲート電圧に高い電圧（例えばＶＰＰ）を使用する為、センスアンプ回路４と異なる種類（ゲート酸化膜厚が厚い）のトランジスタを使用する必要があり、前者の場合に比べて、ＢＬＩ回路３とセンスアンプ回路４の間に異なる膜厚の酸化膜をつくり分けるための広いスペースが必要となる。
従って、デザインルール上、異なる種類のトランジスタ間に必要なスペースが非常に大きい場合、ＮＭＯＳとＰＭＯＳ２種類のトランジスタでＢＬＩ回路を構成したほうが、酸化膜厚が異なるＮＭＯＳ１種類のトランジスタでＢＬＩ回路を構成するよりもレイアウト的に小さくなる場合がある。
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体記憶装置の主要部を示すブロック図である。
半導体記憶装置は、ＣＳＬ検出回路１３を備えている。ＣＳＬ検出回路１３には、カラムデコーダ６が生成したカラム選択信号ＣＳＬが入力される。ＣＳＬ検出回路１３は、信号ＣＳＬが非活性化されるタイミングを検出する。すなわち、信号ＣＳＬの立ち下がりを検出している。そしてＣＳＬ検出回路１３は、トリガー信号ＣＳＬＴをＢＬＩ制御回路１２に入力する。
ＢＬＩ制御回路１２は、ＣＳＬ検出回路１３から信号ＣＳＬＴが入力されると、信号ＢＬＩの電位をＶＢＬＨからＶＰＰに戻す。
図８は、図７に示した半導体記憶装置のタイミング図である。
信号ＣＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（例えばＶＤＤ）に遷移すると、データ線対ＤＱ，／ＤＱから転送されたデータにより、ビット線対ＳＢＬ，／ＳＢＬのデータが反転し、この反転されたデータがセンスアンプ回路４により保持される。すると、ビット線対ＢＬ，／ＢＬの電位は、ビット線対ＳＢＬ，／ＳＢＬの電位にゆっくりと追従する。次に、信号ＣＳＬをＶＤＤからＶＳＳに遷移すると、ＣＳＬ検出回路１３はこの動作を検出し、信号ＣＳＬＴを生成する。そして、信号ＣＳＬＴをＢＬＩ制御回路１２に入力する。
ＢＬＩ制御回路１２は、ＣＳＬ検出回路１３から信号ＣＳＬＴが入力されると、信号ＢＬＩの電位をＶＢＬＨからＶＰＰに戻す。これにより、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが低抵抗で接続され、ビット線対ＢＬ，／ＢＬの電位はビット線対ＳＢＬ，／ＳＢＬの電位に急速に遷移する。
信号ＣＳＬが活性化されている間にＢＬＩ回路３を高抵抗状態から低抵抗状態に変化させると、ビット線対ＳＢＬ，／ＳＢＬのデータが反転する時間が遅くなってしまう。また、信号ＣＳＬが非活性化されてから時間が経ってからＢＬＩ回路３を高抵抗状態から低抵抗状態に変化させると、高抵抗状態つまり信号ＢＬＩの電位がＶＢＬＨである間は、ハイレベル側のビット線がＶＢＬＨまで遷移しない為、メモリセルアレイ１への書き込み時間を削ることになる。
ところが本実施形態のように信号ＣＳＬが非活性化された直後にＢＬＩ回路３を高抵抗状態から低抵抗状態に変化させるように制御することで、ビット線対ＳＢＬ，／ＳＢＬのデータが容易に反転でき、且つビット線対ＢＬ，／ＢＬからメモリセルアレイ１へのデータ書き込み時間を最も長く確保することができる。
上記実施形態において、ＣＳＬ検出回路１３は信号ＣＳＬが非活性化されるタイミングを検出しているが、信号ＣＳＬが活性化されるタイミングを検出して信号ＣＳＬＴを生成するようにしても良い。
例えば、ＣＳＬ検出回路１３及びＢＬＩ制御回路１２における内部遅延が大きい場合、ＣＳＬ検出回路１３が信号ＣＳＬの非活性化を受けて信号ＣＳＬＴを生成すると、信号ＣＳＬが非活性化されてからＢＬＩ回路３が低抵抗状態になるまでの時間が長くなり、その分メモリセルアレイ１へのデータ書き込み時間が削られてしまう。また、信号ＣＳＬのパルス幅が長い場合、ビット線対ＳＢＬ，／ＳＢＬのデータが反転した後も信号ＣＳＬが非活性化するまではＢＬＩ回路３が高抵抗状態であることとなり、この場合もメモリセルアレイ１への書き込み時間が削られてしまう。そこで、信号ＣＳＬが活性化されるタイミングを検出して信号ＣＳＬＴを生成すれば、メモリセルアレイ１へのデータ書き込み時間を最も長く確保することができる。
また、信号ＣＳＬの立ち上がり及び立ち下がりがクロックに同期して動作している場合には、信号ＣＳＬの非活性化のトリガーとなっているクロックの立ち下がり（または立ち上がり）、或いはそれ以降のクロック（ただし、プリチャージタイミングを決めているクロックよりも前のクロック）の立ち上がり又は立ち下がりを受けて、信号ＢＬＩをＶＰＰに戻すように構成し、信号ＣＳＬが非活性化された直後に信号ＢＬＩをＶＰＰに戻すようにすれば良い。図９は、このように構成された半導体記憶装置の主要部を示すブロック図である。
この半導体記憶装置は、外部から入力されるクロックＣＬＫ、もしくはチップ内部で生成されるクロックＣＬＫを受け取るクロックバッファ１４を備えている。クロックバッファ１４は、入力されたクロックＣＬＫを半導体記憶装置内の各回路に供給する。カラムデコーダ６は、クロックＣＬＫｘに同期して動作しており、クロックＣＬＫｘに基づいて信号ＣＳＬを出力する。
ＣＳＬ検出回路１３は、信号ＣＳＬが非活性化されるのを検出しており、信号ＣＳＬが非活性化された後、当該クロック以降のクロックの立ち上がりまたは立ち下がりを受けてトリガー信号ＣＳＬＴをＢＬＩ制御回路１２に入力する。そして、ＢＬＩ制御回路１２は、ＣＳＬ検出回路１３から信号ＣＳＬＴが入力されると、信号ＢＬＩの電位をＶＢＬＨからＶＰＰに戻す。このように半導体記憶装置を構成しても、上記同様の効果を得ることができる。
図１０は、本実施形態の他の構成例を示すブロック図である。図１０に示す回路は、信号ＣＳＬの立ち上がり及び立ち下がりがクロックの立ち上がり及び立ち下がりに同期している場合で、信号ＣＳＬが同期して動作する当該クロックを受けて信号ＢＬＩをＶＰＰに戻すように構成されている。
クロックカウンタ１９には、クロックバッファ１４から供給されるクロックＣＬＫｘとワード線ＷＬの活性化タイミングを決めている信号ＡＣＴが入力されている。クロックカウンタ１９は、信号ＡＣＴが活性化されてからのクロックＣＬＫｘを数え、所定回数後のクロックＣＬＫｘに同期してパルス信号ＣＳＬＡＣＴを生成する。
カラムデコーダ６には、カラムアドレス、信号ＣＳＬＡＣＴおよびクロックＣＬＫｘが入力されている。カラムデコーダ６は、信号ＣＳＬＡＣＴが活性化されている間に入力されるクロックＣＬＫｘに同期してパルス信号ＣＳＬを出力する。
ＢＬＩＵＰ生成回路２０には、クロックカウンタから出力される信号ＣＳＬＡＣＴとクロックＣＬＫｘが入力されている。ＢＬＩＵＰ生成回路２０は、信号ＣＳＬＡＣＴが活性化されている間に入力されるクロックＣＬＫｘに同期してパルス信号ＢＬＩＵＰを生成する。つまり、パルス信号ＣＳＬが同期しているクロックＣＬＫｘとパルス信号ＢＬＩＵＰが同期しているクロックＣＬＫｘは同一のクロックＣＬＫｘとなる。
立ち下がり検出回路２１には、パルス信号ＢＬＩＵＰが入力されている。立ち下がり検出回路２１は、信号ＢＬＩＵＰの立ち下がりを受けて、トリガー信号ＢＬＩＴをＢＬＩ制御回路１２に入力する。そして、ＢＬＩ制御回路１２は、トリガー信号ＢＬＩＴが入力されると、信号ＢＬＩの電位をＶＢＬＨからＶＰＰに戻す。このように半導体記憶装置を構成しても、上記同様の効果を得ることができる。
すなわち、上記実施形態は、信号ＣＳＬの立ち下がりタイミングを決めている信号（上記の例ではクロック）またはその遅延信号（上記の例では、その後のクロック）を受けて信号ＢＬＩをＶＢＬＨからＶＰＰに戻している。
また、信号ＣＳＬの立ち上がりタイミングを決めている信号またはその遅延信号を受けて信号ＢＬＩをＶＢＬＨからＶＰＰに戻すようにしても良い。例えば、ＢＬＩ制御回路１２などにおける内部遅延が大きい場合や、信号ＣＳＬのパルス幅が長いような場合には、メモリセルアレイ１へのデータ書き込み時間を長く確保するのに有効である。
（第４の実施形態）
第４の実施形態は、メモリセルアレイ１へのデータ書き込み前にビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとを電気的に遮断するように構成したものである。
図１１は、第４の実施形態に係る半導体記憶装置のタイミング図である。ＢＬＩ制御回路１２は、信号ＢＬＩをクロッキングする際、信号ＢＬＩの電位をＶＰＰからＶＳＳまで下げるように制御する。すなわち、可変抵抗素子としてＮＭＯＳトランジスタを用いた場合、ＢＬＩ制御回路１２はＮＭＯＳトランジスタのゲートに接地電圧ＶＳＳを供給する。
信号ＢＬＩの電位をＶＰＰからＶＳＳまで下げると、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは電気的に遮断される。このため、信号ＢＬＩの電位がＶＳＳまで下がった後は、ビット線対ＢＬ，／ＢＬの電位は変化しない。この場合、図１１のように、信号ＣＳＬを活性化した時、ビット線対ＳＢＬ，／ＳＢＬは、データ線対ＤＱ，／ＤＱに与えられているデータにより反転し、ビット線対ＢＬ，／ＢＬの電位は全く変化しない。
ＢＬＩ制御回路１２は、ビット線対ＳＢＬ，／ＳＢＬのデータが反転した直後、信号ＢＬＩの電位をＶＰＰに戻す。これにより、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが低抵抗で接続され、ビット線対ＢＬ，／ＢＬの電位はビット線対ＳＢＬ，／ＳＢＬの電位に急速に遷移する。
以上説明したデータ書き込み動作において、信号ＣＳＬを活性化する時、信号ＢＬＩが接地電位ＶＳＳにあるため、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとは電気的に遮断された状態となっている。よって、ビット線対ＳＢＬ，／ＳＢＬからビット線対ＢＬ，／ＢＬの容量が切り離されており、ビット線対ＳＢＬ，／ＳＢＬのデータはビット線対ＢＬ，／ＢＬとＳＢＬ，／ＳＢＬを高抵抗分離した状態で書き込みを行う場合に比べてさらに反転しやくなり、高速な書き込みが可能となる。
また、センスアンプ回路４を構成するセンスアンプペアトランジスタ及びセンスアンプドライバのサイズを小さくする必要もないため、メモリセルアレイ１への書き込みデータの電圧レベルの低下を抑えることができる。
逆に、ビット線対ＢＬ，／ＢＬとＳＢＬ，／ＳＢＬを高抵抗分離した状態で書き込みを行う場合に比べ、センスアンプ回路４を構成するトランジスタのサイズを大きくしても反転可能であるので、トランジスタのサイズを大きくすれば、メモリセルアレイ１への書き込みデータの電圧レベルを高くすることもできる。
また、信号ＢＬＩの電位がＶＳＳに下がってからＶＰＰに戻るまでの間は、ビット線対ＢＬ，／ＢＬの電位が変化しないので、書き込み開始前にビット線対ＢＬ，／ＢＬが完全にＶＢＬＨ及びＶＢＬＬに遷移することが無い場合もある。その場合、反転して書き込む際の電位変化が小さくて済む分ＶＢＬＨの消費電力が削減され、さらに、ビット線対ＢＬ，／ＢＬがＶＢＬＨ及びＶＢＬＬのレベルに早く達するので、メモリセルＭＣへの書き込みレベルを高くすることが可能となる。
また、ＢＬＩ回路３にＰＭＯＳトランジスタを用いて半導体記憶装置を構成してもよい。これは、ビット線対ＳＢＬ，／ＳＢＬにデータが書き込まれている間、信号ＢＬＩの電位をＶＢＬＨにするように構成する。これにより、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとを電気的に遮断することができる。
この場合、ビット線のローレベル電圧であるＶＢＬＬをビット線ＳＢＬからＢＬもしくは／ＳＢＬから／ＢＬに転送する為には、低抵抗状態時の信号ＢＬＩの電圧は、（ビット線のローレベル電圧ＶＢＬＬ）から（ＰＭＯＳトランジスタのしきい値の絶対値）を引いた電位よりも低い電圧にする必要があるが、例えばワード線ＷＬのローレベル電位がＶＢＬＬより低く且つ上記の値以下であれば、このワード線ＷＬのローレベル電位を使用しても構わない。このように構成しても上記同様の効果を得ることができる。
（第５の実施形態）
第５の実施形態は、信号ＢＬＩを複数系統設けて、系統毎に信号ＢＬＩの制御を行うようにしたものである。
図１２は、本発明の第５の実施形態に係る半導体記憶装置の主要部を示す回路図である。ブロック図は、図１に示したブロック図と同様であるため省略する。また、図１２は半導体記憶装置内の一部を示したものであり、通常、半導体記憶装置内では図１２の回路が繰り返し配置されている。
図１２において、ビット線対ＢＬ０，／ＢＬ０と、ＢＬ１，／ＢＬ１と、ＢＬ２，／ＢＬ２と、ＢＬ３，／ＢＬ３とが配設され、上記各ビット線対に夫々対応するようにセンスアンプ用ビット線対ＳＢＬ０，／ＳＢＬ０と、ＳＢＬ１，／ＳＢＬ１と、ＳＢＬ２，／ＳＢＬ２と、ＳＢＬ３，／ＳＢＬ３とが配設されている。また、上記各ビット線対に夫々対応するようにカラム選択信号ＣＳＬ０〜ＣＳＬ３が供給されている。
ＣＳＬ０とＣＳＬ１とに対応して１つのＢＬＩ回路３ａが設けられている。またＣＳＬ２とＣＳＬ３とに対応して１つのＢＬＩ回路３ｂが設けられている。ＢＬＩ制御回路１２は、ビット線分離信号ＢＬＩ０及びＢＬＩ１を生成し、夫々ＢＬＩ回路３ａ及びＢＬＩ回路３ｂに入力する。そしてＢＬＩ制御回路１２は、ＢＬＩ回路３ａ及びＢＬＩ回路３ｂのビット線分離制御を行う。
図１３は、図１２に示した半導体記憶装置のタイミング図である。図１３において、ＢＬＩ制御回路１２は、信号ＣＳＬ０のみが活性化される場合は、ＣＳＬ０に対応するＢＬＩ回路３ａの信号ＢＬＩ０のみクロッキングを行い、書き込みが行われないカラム、すなわち、活性化しないＣＳＬ２とＣＳＬ３とに対応するカラムの信号ＢＬＩ１についてはクロッキングしない。
図１４は、連続して書き込み動作を行うバースト動作のタイミング図である。データ書き込み動作において、例えばＣＳＬ１、ＣＳＬ２、ＣＳＬ３の順に活性化される場合、ＢＬＩ制御回路１２は、ＣＳＬ１が活性化されてＣＳＬ１に対応するビット線対ＳＢＬ１，／ＳＢＬ１のデータが反転した直後、信号ＢＬＩ０をＶＳＳからＶＰＰにする。
次に、ＣＳＬ２が活性化されるが、ＣＳＬ２とＣＳＬ３とに対応するカラムは信号ＢＬＩ１を共有している為、ＢＬＩ制御回路１２は、ＣＳＬ３が活性化されてＣＳＬ３に対応するビット線対ＳＢＬ３，／ＳＢＬ３のデータが反転した直後、信号ＢＬＩ１をＶＳＳからＶＰＰにする。
以上のような書き込み動作においては、複数系統ある信号ＢＬＩのうち、クロッキングする信号ＢＬＩを実際に書き込みが行われるカラムに対応する信号ＢＬＩのみに限定している。よって、信号ＢＬＩが1系統しかない場合に比べて、クロッキングを行うＢＬＩ回路が少なくなる為、書き込み時の消費電力を削減することができる。また、書き込みを行わないカラム、つまりリストア動作を行うカラムについては、信号ＢＬＩがクロッキングされないので、リストア時間を長く確保することができる。
また、クロッキングが行われる信号ＢＬＩのうち書き込みが開始されたカラムに対応する信号ＢＬＩから順番にＶＰＰにして、メモリセルアレイ１のビット線に書き込むタイミングをずらしている。よって、先に書き込みを行ったカラムについては書き込み時間を長く取ることができる。
また、後から書き込みを行うカラムについては先に書き込みを行ったカラムと時間がずれているので、電源ＶＢＬＨやＶＢＬＬに流れる電流を時間的に分散できる。これにより、電源ＶＢＬＨやＶＢＬＬの変動が抑えられるため、十分な書き込みレベルを確保することができる。
さらに、ＢＬＩが１系統の場合に比べて、１系統あたりのＢＬＩの配線に接続されるトランジスタの数が減ることで、配線につながるゲート容量が軽くなる。よって、ＢＬＩの遷移速度を速くすることができ、高速動作に適する。
なお、本実施形態において、書き込みを行う際の信号ＢＬＩの電位にはＶＳＳを用いて説明しているが、ＶＳＳに限らず上記中間電位であってもよい。
また、データ読み出し時にも読みだし動作を行うカラムに対応するＢＬＩ回路３のみを同様に制御すれば、センスアンプ回路活性化後のビット線対ＳＢＬ，／ＳＢＬの遷移速度が速くなり、信号ＣＳＬの活性化タイミングを早くすることができる。さらに、ビット線対ＳＢＬ，／ＳＢＬの容量が軽い分、電源ノイズが抑制され安定したセンス動作が保証される。
（第６の実施形態）
第６の実施形態は、信号ＣＳＬの系統数と信号ＢＬＩの系統数をそろえ、それぞれの系統を１対１に対応させて半導体記憶装置を構成したものである。
図１５は、本発明の第６の実施形態に係る半導体記憶装置の主要部を示す回路図である。ブロック図は、図１に示したブロック図と同様であるため省略する。
図１５において、４系統の信号ＣＳＬ０、ＣＳＬ１、ＣＳＬ２、ＣＳＬ３に対応したカラムそれぞれに、夫々ＢＬＩ回路３ａ、３ｂ、３ｃ、３ｄを配置する。そして、ＢＬＩ制御回路１２は、ＢＬＩ回路３ａ、３ｂ、３ｃ、３ｄに対して夫々ビット線分離信号ＢＬＩ０、ＢＬＩ１、ＢＬＩ２、ＢＬＩ３を供給する。尚、通常信号ＣＳＬおよび信号ＢＬＩの各系統には複数のビット線対が接続されている。
図１６は、図１５に示した半導体記憶装置におけるバースト動作のタイミング図である。信号ＣＳＬ０が活性化される場合には、それに対応する信号ＢＬＩ０のみをクロッキングし、書き込みが行われないカラムの信号ＢＬＩについてはクロッキングしない。また、図１６のようにＣＳＬ０、ＣＳＬ１、ＣＳＬ２の順に活性化される場合、ＢＬＩ制御回路１２は、対応するＣＳＬが非活性化された後に、順番にＢＬＩ０、ＢＬＩ１、ＢＬＩ２をＶＰＰに遷移する。書き込みが行われないカラムの信号ＢＬＩ３は、クロッキングしない。
上記のような書き込み動作においては、信号ＢＬＩのクロッキングを行うカラムを、実際に書き込みを行うカラムのみにしているため、書き込み時のＢＬＩ制御による消費電力を最低限に抑えることができる。
また、例えば混載メモリ等多ビットで同時に書き込みを行うカラムが多いような仕様の場合、信号ＣＳＬの系統数が少ないので、対応する信号ＢＬＩの系統数も少ない。よって、ＢＬＩ制御回路及びＢＬＩ配線が少なくて良く、ＢＬＩ制御回路及びＢＬＩ回路の面積を小さく抑えることができる。これは上記第５の実施形態についても同様である。
さらに、信号ＣＳＬの系統が少なければ（1系統の信号ＣＳＬに接続されるカラムが多ければ）、信号ＣＳＬの配線は通常ワード線ＷＬと同方向に走らせるので、信号ＣＳＬの配線と信号ＢＬＩの配線がレイアウト的に同一方向に走ることとなり、全てのカラムで信号ＣＳＬと信号ＢＬＩの相対的なタイミングをそろえ易く安定した動作に適する。
なお、本実施形態において、書き込みを行う際の信号ＢＬＩの電位にはＶＳＳを用いて説明しているが、ＶＳＳに限らず上記中間電位であってもよい。
（第７の実施形態）
図１７は、本発明の第７の実施形態に係る半導体記憶装置の主要部を示すブロック図である。本実施形態は、図１に示したブロック図においてプリチャージ回路２に代わり、プリチャージ回路２２、イコライズ回路１５及びイコライズ制御回路１６を備えている。
プリチャージ回路２２は、信号ＢＬＰが活性化されることで、ビット線対ＢＬ，／ＢＬにプリチャージ電圧ＶＢＬを供給する。イコライズ回路１５は、ビット線ＢＬと／ＢＬとをイコライズする。また、イコライズ制御回路１６は、イコライズ信号ＥＱＬを生成し、イコライズ回路１５の動作を制御する。
図１８は、図１７に示した半導体記憶装置の主要部を示す回路図である。イコライズ回路１５は、これまでのプリチャージ回路２からビット線ＢＬと／ＢＬとをショートする為のトランジスタを取り出したもので、１つのＮＭＯＳトランジスタにより構成されている。ＮＭＯＳトランジスタのゲートには、イコライズ制御回路１６から出力された信号ＥＱＬが供給されている。
図１９は、図１８に示した半導体記憶装置のタイミング図である。図１９において、イコライズ制御回路１６は、信号ＢＬＩがＶＳＳの間、信号ＥＱＬをＶＰＰにする。すると、ビット線ＢＬと／ＢＬとは電気的に接続される。これにより、ビット線対ＢＬ，／ＢＬは、信号ＥＱＬをＶＰＰにする直前のビット線ＢＬの電位と／ＢＬの電位との中間電位付近に遷移する。例えば、信号ＥＱＬをＶＰＰにする直前のＢＬの電位と／ＢＬの電位がそれぞれＶＢＬＨとＶＢＬＬ（ＶＳＳに等しい）であれば、（ＶＢＬＨ＋ＶＢＬＬ）／２付近となる。
また、活性化された信号ＣＳＬに対応するビット線対ＳＢＬ，／ＳＢＬにはデータ線対ＤＱ，／ＤＱからデータが書き込まれる。そして信号ＢＬＩがＶＰＰに遷移されるまでの間に、イコライズ制御回路１６は、信号ＥＱＬをＶＳＳにする。
その後、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが夫々接続され、ビット線対ＢＬ，／ＢＬはビット線対ＳＢＬ，／ＳＢＬの電位に遷移する。
ビット線ＢＬと／ＢＬに読み出したデータと逆のデータを書き込む動作は、読み出し時のビット線ＢＬと／ＢＬの電位を等しくする動作とその後のビット線ＢＬと／ＢＬの電位を逆方向に遷移する動作に分けられる。本実施形態では、信号ＢＬＩがＶＰＰに遷移されるまでに、ビット線ＢＬと／ＢＬの電位が等しくなっているので、逆データを書き込む動作の前半が終了していることになる。したがってビット線ＢＬと／ＢＬがＶＢＬＨ及びＶＢＬＬのレベルに早く達するので、メモリセルＭＣへの書き込みレベルを高くすることが可能となる。
また、信号ＢＬＩがＶＰＰに遷移する際、ビット線ＳＢＬ、／ＳＢＬへの書き込みが不十分でビット線ＳＢＬと／ＳＢＬ間の電位差が小さいと、ビット線ＢＬと／ＢＬ間に逆方向の電位差がついている場合には、それによってデータが破壊されてしまう可能性があるが、本実施例では、信号ＢＬＩがＶＰＰに遷移される前のビット線ＢＬ，／ＢＬが同電位である為、そのようなデータ破壊を防ぐことができる。
ところで、前述したプリチャージ回路２を使用して、信号ＢＬＰを上述した信号ＥＱＬと同様のタイミングで制御すれば、信号ＢＬＩを電圧ＶＰＰにする直前のビット線ＢＬと／ＢＬとの電位を同電位かつビット線プリチャージ電位であるＶＢＬにすることができ、上記と同様の効果が得られる。図２０は、その場合の半導体記憶装置のタイミング図である。
プリチャージ回路２では、信号ＢＬＩがＶＳＳに遷移している間、信号ＢＬＰがＶＰＰに遷移する。信号ＢＬＰをＶＰＰにすると、ビット線対ＢＬ，／ＢＬはイコライズされつつ電圧ＶＢＬにプリチャージされる。また、活性化された信号ＣＳＬに対応するビット線対ＳＢＬ，／ＳＢＬにはデータ線対ＤＱ，／ＤＱからデータが書き込まれる。そして信号ＢＬＩがＶＰＰに遷移するまでの間にプリチャージ回路２では、信号ＢＬＰがＶＳＳになり、ビット線対ＢＬ，／ＢＬのプリチャージは解除される。
その後、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが夫々接続され、ビット線対ＢＬ，／ＢＬはビット線対ＳＢＬ，／ＳＢＬの電位に遷移する。この時、ビット線対ＢＬ，／ＢＬは同電位でかつＶＢＬ付近から遷移し始める。よって、プリチャージ回路２とイコライズ回路を個別に設けた場合と同様、メモリセルアレイ１への書き込みレベルを高くすることができ、信号ＢＬＩがＶＰＰに遷移する際のデータ破壊も防ぐことができる。また、イコライズ制御回路を新たに設ける必要がない為、回路規模の増加を抑えられる効果もある。
前述したプリチャージ回路とイコライズ回路を別々に設けた場合においては、データ書き込みの際にはイコライズ回路だけを制御すればよく、信号ＥＱＬに接続するトランジスタの数は、プリチャージ回路２を使用した場合の信号ＢＬＰに接続するトランジスタの数よりも少ない。したがって信号ＥＱＬにつながるゲート容量の方が軽く、イコライズ制御における消費電力を削減できる。また、信号ＥＱＬの遷移速度を速くすることができ、高速動作に適する。
次に、信号ＢＬＩが複数系統ある場合について説明する。
信号ＢＬＩが１系統である場合、バースト動作時には最後に書き込みを行うカラムに合わせて信号ＢＬＩをＶＳＳからＶＰＰにする必要があり、信号ＥＱＬは信号ＢＬＩをＶＰＰにする直前にＶＰＰからＶＳＳにするように制御することとなる。一方、書き込みレベルを高くする等の目的で、第５の実施形態に示したように信号ＢＬＩを複数系統設けて書き込みが終わったカラムに対応する系統の信号ＢＬＩから順番にＶＰＰにする場合、信号ＥＱＬが１系統であると、最初の書き込み動作に合わせてイコライズを解除する必要がある。
すると後から書き込みを行うカラムすなわち後から信号ＣＳＬが非活性化され信号ＢＬＩをＶＰＰにするカラムについてはイコライズが解除され、対応するビット線対ＢＬ，／ＢＬが電気的に切り離された状態になっている時間が長くなってしまう。
この場合、電気的に切り離された状態になっている間にビット線対ＢＬ，／ＢＬは他のビット線対からのノイズやビット線ＢＬ，／ＢＬのリーク等により、それぞれが異なった電位に変動し、同電位ではなくなってしまう可能性がある。しかし、イコライズ回路を信号ＢＬＩに対応するように複数系統設けることで、夫々の系統の書き込み動作に合わせてイコライズを解除することができる。
図２１は、複数系統の信号ＢＬＩに対応するように複数系統のイコライズ回路を設けた半導体記憶装置の主要部を示す回路図である。図２１において、信号ＣＳＬ０、ＣＳＬ１、ＣＳＬ２、ＣＳＬ３に対応したカラムに、夫々イコライズ回路１５ａ、１５ｂ、１５ｃ、１５ｄを配置する。そして、イコライズ制御回路１６は、イコライズ回路１５ａ、１５ｂ、１５ｃ、１５ｄに対して夫々イコライズ信号ＥＱＬ０、ＥＱＬ１、ＥＱＬ２、ＥＱＬ３を供給する。
図２２は、図２１に示した半導体記憶装置のタイミング図である。イコライズ制御回路１６は、信号ＢＬＩがＶＰＰからＶＳＳに遷移した後に、信号ＢＬＩの系統に対応する系統の信号ＥＱＬをＶＳＳからＶＰＰにする。信号ＥＱＬをＶＳＳからＶＰＰにするタイミングは、信号ＢＬＩをＶＳＳにするタイミングにあわせて全ての系統を同時に制御しても良いし、図２２中に破線で示すように、夫々の系統の書き込みのタイミング（信号ＣＳＬが活性化されるタイミング）に合わせて順番に制御しても良い。またイコライズ制御回路１６は、対応する系統の信号ＢＬＩがＶＳＳからＶＰＰに遷移する前に、信号ＥＱＬを順番にＶＰＰからＶＳＳにする。
このように構成することで、書き込みを行なう全てのビット線に対して信号ＢＬＩがＶＰＰになる直前にイコライズを解除することができるので、ビット線対ＢＬ，／ＢＬが電気的に切り離された状態になっている時間を短くすることができる。
また、書き込みを行うカラムに対応した系統のイコライズ回路だけを制御できるので、書き込み時のイコライズ制御による消費電力を抑えることができる。さらに、書き込みを行なわないカラムをイコライズして無駄な（ＶＢＬＨ）電流を消費することもないし、書き込みを行なわないカラムについてはリストア時間を長く確保することができる。
前述したプリチャージ回路２を使用する場合においても、信号ＢＬＩの系統に対応するように信号ＢＬＰを複数系統設けることで、全てのビット線に対してのプリチャージを信号ＢＬＩがＶＰＰになる直前に解除することもできる。ただし、図２１のように、プリチャージ回路とイコライズ回路を別々にして、イコライズ回路のみを複数系統設けた場合の方が、消費電力としてはより抑えることができる。さらに、必ずしも複数系統必要ないＶＢＬへのプリチャージトランジスタがない分、レイアウト面積が小さくなりコンパクトなセンスアンプが実現できる。
また、信号ＥＱＬもしくは信号ＢＬＰと信号ＢＬＩとの対応が、１対複数であってもよい。図２３は、例として信号ＥＱＬと信号ＢＬＩとの対応が１対２である場合の半導体記憶装置の主要部を示した回路図である。図２４は、図２３に示した半導体記憶装置のタイミング図である。
このように構成しても、信号ＥＱＬが１系統の場合に比べてビット線対ＢＬ，／ＢＬが電気的に切り離された状態になっている時間を短くすることができる。
（第８の実施形態）
図２５は、本発明の第８の実施形態に係る半導体記憶装置の主要部を示すブロック図である。本実施形態は、図１に示したブロック図に新たに第２プリチャージ回路２４と第２プリチャージ制御回路２３とを備えている。第２プリチャージ回路２４は、ビット線ＢＬと／ＢＬとをハイレベルビット線電圧ＶＢＬＨにプリチャージする。また、第２プリチャージ制御回路２３は、信号ＢＬＰＷを生成し、第２プリチャージ回路２４の動作を制御する。
図２６は、図２５に示した半導体記憶装置の主要部を示す回路図である。第２プリチャージ回路２４は、２つのＮＭＯＳトランジスタにより構成されている。第２プリチャージ回路２４の各ＮＭＯＳトランジスタのゲートには、プリチャージ信号ＢＬＰＷが入力されている。また、第２プリチャージ回路２４には、ハイレベルビット線電圧ＶＢＬＨが供給されている。第２プリチャージ回路２４は、信号ＢＬＰＷが活性化されることで、ビット線対ＢＬ，／ＢＬに電圧ＶＢＬＨを供給する。
図２７は、図２６に示した半導体記憶装置のタイミング図である。第２プリチャージ制御回路２３は、信号ＢＬＩがＶＳＳに遷移している間、信号ＢＬＰＷをＶＰＰに遷移する。信号ＢＬＰＷをＶＰＰにすると、ビット線対ＢＬ，／ＢＬは共にＶＢＬＨにプリチャージされる。また、活性化された信号ＣＳＬに対応するビット線対ＳＢＬ，／ＳＢＬにはデータ線対ＤＱ，／ＤＱからデータが書き込まれる。そして信号ＢＬＩがＶＰＰに遷移されるまでの間に、第２プリチャージ制御回路２３は、信号ＢＬＰＷをＶＳＳにする。これにより、ビット線対ＢＬ，／ＢＬのプリチャージは解除される。
その後、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとが夫々接続され、ビット線対ＢＬ，／ＢＬはビット線対ＳＢＬ，／ＳＢＬの電位に遷移する。この時、ビット線対ＢＬ，／ＢＬはＶＢＬＨ付近から遷移し始める。
ＢＬＩ回路やセルトランジスタにＮＭＯＳトランジスタを使用すると、ビット線ＢＬ（または／ＢＬ）およびメモリセルＭＣにハイレベルを書き込む場合は、ローレベルを書き込む場合に比べて、ＢＬＩ回路およびセルトランジスタのゲートとソース間の電位差が小さくなり、書き込みが遅くなる。
しかし、上述した書き込み動作においては、信号ＢＬＩがＶＳＳに遷移している間、ビット線対ＢＬ，／ＢＬのＶＢＬＨへのプリチャージを開始した時点でメモリセルアレイ１へのハイレベルの書き込みが開始されている為、ハイレベルの書き込みレベルを非常に高くすることが可能となる。ローレベルの書き込みについては、信号ＢＬＩをＶＰＰにした後、ＶＢＬＨ付近から遷移することとなるが、ゲートとソース間の電位差が大きいので問題になることはない。これは、例えばランダムサイクル時間が短い等で書き込み時間が短いようなシステムにおいて非常に有効である。
また、ＢＬＩ回路やセルトランジスタがＰＭＯＳトランジスタで構成されているなどしてメモリセルアレイ１へのローレベルの書き込み速度を速くしたい場合には、信号ＢＬＩがＶＳＳに遷移している間、ビット線対ＢＬ，／ＢＬをＶＳＳ或いはローレベルビット線電圧ＶＢＬＬにプリチャージしておけばよい。これは、第２プリチャージ回路２４に供給する電圧をＶＳＳ或いはＶＢＬＬに変更することで実施可能である。
最終的にローレベル（またはハイレベル）にするビット線ＢＬ，／ＢＬを一度ＶＢＬＨ（またはＶＢＬＬ）にプリチャージする事は消費電力のロスを生じさせることとなるので、書き込み速度の要求と消費電力の削減に対する要求の兼ね合いで、（ＶＢＬＨ＋ＶＢＬＬ）／２や（ＶＢＬＨ＋ＶＢＬＬ）／２とＶＢＬＨ（またはＶＢＬＬ）の間の適当な中間電位にプリチャージすることも可能である。
第２プリチャージ回路２４については、プリチャージ回路２と同様に３つのＮＭＯＳトランジスタで構成しても良い。その場合、ビット線対ＢＬ、／ＢＬをイコライズするトランジスタが追加されるので、信号ＢＬＩがＶＳＳに遷移している間、信号ＢＬＰＷをＶＰＰに遷移すると、ビット線対ＢＬ，／ＢＬはＶＢＬＨやＶＢＬＬにプリチャージされるのとともにイコライズもされる為、確実に同電位となり、信号ＢＬＩがＶＰＰに遷移する際のデータ破壊を防ぐことができる。
次に、信号ＢＬＩが複数系統ある場合について説明する。
信号ＢＬＩが１系統である場合、バースト動作時には最後に書き込みを行うカラムに合わせて信号ＢＬＩをＶＳＳからＶＰＰにする必要があり、信号ＢＬＰＷは信号ＢＬＩをＶＰＰにする直前にＶＰＰからＶＳＳにするように制御することとなる。
一方、書き込みレベルを高くする等の目的で、第５の実施形態に示したように信号ＢＬＩを複数系統設けて書き込みが終わったカラムに対応する系統の信号ＢＬＩから順番にＶＰＰにする場合、信号ＢＬＰＷが１系統であると、最初の書き込み動作に合わせてプリチャージを解除する必要がある。すると後から書き込みを行うカラムすなわち後から信号ＣＳＬが非活性化され信号ＢＬＩをＶＰＰにするカラムについてはプリチャージが解除され、対応するビット線対ＢＬ，／ＢＬがフローティング状態になっている時間が長くなってしまう。
この場合、フローティング状態になっている間にビット線対ＢＬ，／ＢＬは他のビット線対からのノイズやビット線ＢＬ，／ＢＬのリーク等により、プリチャージされた電位（例えばＶＢＬＨ）から異なる電位に変動する可能性がある。しかし、第２プリチャージ回路２４を信号ＢＬＩに対応するように複数系統設けることで、夫々の系統の書き込み動作に合わせてプリチャージを解除することができる。
図２８は、複数系統の信号ＢＬＩに対応するように複数系統の第２プリチャージ回路２４を設けた半導体記憶装置の主要部を示す回路図である。図２８において、信号ＣＳＬ０、ＣＳＬ１、ＣＳＬ２、ＣＳＬ３に対応したカラムに、夫々第２プリチャージ回路２４ａ、２４ｂ、２４ｃ、２４ｄを配置する。そして第２プリチャージ制御回路２３は、第２プリチャージ回路２４ａ、２４ｂ、２４ｃ、２４ｄに対して夫々信号ＢＬＰＷ０、ＢＬＰＷ１、ＢＬＰＷ２、ＢＬＰＷ３を供給する。
このように構成することで、書き込みを行なう全てのビット線に対して信号ＢＬＩがＶＰＰになる直前にプリチャージを解除することができるので、ビット線対ＢＬ，／ＢＬがフローティング状態になっている時間を短くすることができる。
また、書き込みを行うカラムに対応した系統の第２プリチャージ回路２４だけを制御できるので、書き込み時のプリチャージ制御による消費電力を抑えることができる。さらに、書き込みを行なわないカラムをプリチャージして無駄な（ＶＢＬＨ等）電流を消費することもないし、書き込みを行なわないカラムについてはリストア時間を長く確保することができる。
また、信号ＢＬＰＷとＢＬＩとの対応が、１対複数であってもよい。図２９は、例として信号ＢＬＰＷとＢＬＩとの対応が１対２である場合の半導体記憶装置の主要部を示した回路図である。このように構成しても、信号ＢＬＰＷが１系統の場合に比べてビット線対ＢＬ、／ＢＬがフローティングになっている時間を短くすることができる。
（第９の実施形態）
図３０は、信号ＢＬＩの立ち下がりタイミングを決める回路の主要部を示すブロック図である。
半導体記憶装置は、ＳＥＮ検出回路１７を備えている。ＳＥＮ検出回路１７には、制御信号生成回路１１が生成したセンスアンプ活性信号ＳＥＮが入力される。ＳＥＮ検出回路１７は、信号ＳＥＮが活性化されるタイミングを検出する。すなわち、信号ＳＥＮの立ち上がりを検出している。そしてＳＥＮ検出回路１７は、信号ＳＥＮの立ち上がりを検出すると、トリガー信号ＢＬＩＤＴを生成する。そして、この信号ＢＬＩＤＴをＢＬＩ制御回路１２に出力する。
ＢＬＩ制御回路１２は、ＳＥＮ検出回路１７から信号ＢＬＩＤＴが入力されると、信号ＢＬＩの電位をＶＰＰからＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）に遷移する。すなわち、センスアンプ回路４が活性化された直後に、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとを電気的に遮断もしくは高抵抗分離するようにしている。その他の構成は、第１の実施形態で示した半導体記憶装置と同様である。
ところで、信号ＢＬＩの電位がＶＰＰからＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）に遷移するタイミングが、センスアンプ回路４が活性化される前になった場合、以下のような問題がある。
ワード線ＷＬが活性化されてからセンスアンプ回路４が活性化されるまでの間はビット線対ＢＬ，／ＢＬおよびＳＢＬ，／ＳＢＬに読み出されたデータは微小なもので、センスアンプ回路４が活性化されることでそのデータが増幅される。センスアンプ回路４が活性化される前、つまりビット線ＢＬと／ＢＬ間およびＳＢＬと／ＳＢＬ間に微小な電位差しかない状態で信号ＢＬＩを立ち下げると、ビット線ＳＢＬと／ＳＢＬが受ける信号ＢＬＩの立ち下がりノイズによる影響が異なる場合、読み出されたデータが破壊される可能性がある。
また、ビット線ＳＢＬと／ＳＢＬの容量にアンバランスがあると、センスアンプ回路動作後のそれぞれの電位の遷移速度が著しく異なるために、読み出されたデータが破壊される可能性がある。すなわち、信号ＳＥＮを活性化すると一時的にビット線ＳＢＬと／ＳＢＬの両方の電位がＶＢＬＬへ向かって遷移するが、ハイレベル側のビット線ＳＢＬ（または／ＳＢＬ）の容量が著しく軽いとセンス動作初期にビット線ＳＢＬと／ＳＢＬの電位関係が逆転することになる。
書き込み動作において、信号ＢＬＩのクロック制御が行なわれるカラムに書き込みを行なわないカラムが含まれていて、メモリセルＭＣに蓄えられていたデータを再書き込みする必要がある場合（書き込みを行なわないカラムのリフレッシュ動作やライトマスク動作）、センスアンプ回路４が活性化される前にデータが破壊されてしまえば正しい再書き込みは行なえない。また、読み出し時においても、センスアンプ回路４が活性化される前にデータが破壊されてしまえば、当然正しい読み出し動作を行うことはできない。
しかし、本実施形態では、センスアンプ回路４が活性化された直後に、ビット線対ＢＬ，／ＢＬとビット線対ＳＢＬ，／ＳＢＬとを電気的に遮断もしくは高抵抗分離するようにしているため、ビット線対ＳＢＬ，／ＳＢＬに読み出されたデータの微小電位が増幅されてから信号ＢＬＩが立ち下がり、データの破壊が起こらない。
また、センスアンプ回路４が活性化された直後に信号ＢＬＩを立ち下げると、ビット線対ＢＬ，／ＢＬはＶＢＬＨ，ＶＢＬＬまで遷移していない。このため、逆データを書き込む際、信号ＢＬＩをＶＰＰにした後にビット線ＢＬ，／ＢＬの読み出しデータによりビット線ＳＢＬ，／ＳＢＬの書き込みデータが破壊されることはない。
さらにビット線ＢＬ，／ＢＬの電位変化が小さくてすむ分、書き込みレベルを高くできる。そして、信号ＢＬＩは、信号ＣＳＬが活性化する前に立ち下がっている必要があるので、センスアンプ回路４が活性化された直後に信号ＢＬＩを立ち下げることは高速動作において重要である。
また図３１のように構成しても、上記同様の効果を得ることができる。ＳＥＮ制御回路２５は、外部から供給されるトリガー信号ＳＥＮＴを受けて信号ＢＬＩＤＴおよび信号ＳＥＮを生成する。なお、例えばＳＥＮ制御回路２５は、制御信号生成回路１１内に設けられる。ＢＬＩ制御回路１２は、信号ＢＬＩＤＴを受けて信号ＢＬＩをＶＰＰからＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）にする。
また、信号ＳＥＮがクロックに同期して動作している場合には、信号ＳＥＮを活性化するクロックの立ち上がり（または立ち下がり）、或いはそれ以降のクロックの立ち上がり（または立ち下がり）を受けて、信号ＢＬＩをＶＰＰからＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）に遷移するように構成してもよい。図３２は、このように構成された半導体記憶装置の主要部を示すブロック図である。
この半導体記憶装置は、外部から入力されるクロックＣＬＫ、もしくはチップ内部で生成されるクロックＣＬＫを受け取るクロックバッファ１４を備えている。クロックバッファ１４は、入力されたクロックＣＬＫを半導体記憶装置内の各回路に供給する。制御信号生成回路１１は、クロックＣＬＫｘに同期して動作しており、クロックＣＬＫｘに基づいて信号ＳＥＮを出力する。
ＳＥＮ検出回路１７は、信号ＳＥＮが活性化されるのを検出しており、信号ＳＥＮが活性化された後、当該クロック以降のクロックの立ち上がり（または立ち下がり）を受けてトリガー信号ＳＥＮＴをＢＬＩ制御回路１２に入力する。このように半導体記憶装置を構成しても、上記同様の効果を得ることができる。
図３３は、信号ＳＥＮの活性化タイミングが同期している当該クロックを受けて信号ＢＬＩをＶＰＰからＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）にするように構成した半導体記憶装置の主要部を示すブロック図である。
クロックカウンタ１９には、クロックバッファ１４から供給されるクロックＣＬＫｘとワード線ＷＬの活性化タイミングを決めている信号ＡＣＴが入力されていて、信号ＡＣＴが活性化されてからのクロックＣＬＫｘを数え、所定回数後のクロックＣＬＫｘに同期して信号ＳＥＮＡＣＴを生成する。信号ＳＥＮＡＣＴは制御信号生成回路１１内にあるＳＥＮ制御回路２５及びＢＬＩ制御回路１２に入力される。
ＳＥＮ制御回路２５は、信号ＳＥＮＡＣＴが活性化された後に入力されるクロックＣＬＫｘを受けて信号ＳＥＮを活性化する。またＢＬＩ制御回路１２も信号ＳＥＮＡＣＴが活性化された後に入力されるクロックＣＬＫｘを受けて信号ＢＬＩをＶＰＰからＶＳＳにする。この時、ＢＬＩ制御回路１２における内部遅延がＳＥＮ制御回路２５における内部遅延よりも大きければ、信号ＢＬＩが立ち下がるタイミングは信号ＳＥＮの活性化の直後になる。このように半導体記憶装置を構成しても、上記同様の効果を得ることができる。
図３４は、信号ＳＥＮの活性化タイミングがクロックの立ち上がり（または立ち下がり）に同期し、且つ信号ＣＳＬの立ち上がりがクロックの立ち上がり（または立ち下がり）に同期しており、それぞれが同期しているクロックの間のクロックの立ち上がり（または立ち下がり）を受けて信号ＢＬＩをＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）にするように構成した半導体記憶装置の主要部を示すブロック図である。
クロックカウンタ１９は、ワード線ＷＬの活性化タイミングを決めている信号ＡＣＴが活性化されてからのクロックＣＬＫｘを数え、所定回数後のクロックＣＬＫｘに同期して信号ＳＥＮＡＣＴ、信号ＢＬＩＤＷＮ及び信号ＣＳＬＡＣＴを順番に生成する。ＳＥＮ制御回路２５は、信号ＳＥＮＡＣＴが活性化された後に入力されるクロックＣＬＫｘを受けて信号ＳＥＮを活性化する。ＢＬＩ制御回路１２は、信号ＢＬＩＤＷＮが活性化された後に入力されるクロックＣＬＫｘを受けて信号ＢＬＩをＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）にする。
カラムデコーダは信号ＣＳＬＡＣＴが活性化された後に入力されるクロックＣＬＫｘを受けて信号ＣＳＬを活性化する。クロックＣＬＫｘに同期している信号ＳＥＮの活性化タイミングと、クロックＣＬＫｘに同期している信号ＣＳＬの活性化タイミングとの間に少なくともクロックＣＬＫｘの１サイクル以上の時間差があれば、上記のような構成で信号ＳＥＮの活性化と信号ＣＳＬの活性化との間に信号ＢＬＩをＶＳＳまたは中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）にすることができる。
（第１０の実施形態）
図３５は、本発明の第１０の実施形態に係る半導体記憶装置の主要部を示す回路図である。本実施形態は、中央に配置される１つのセンスアンプ回路４を２つのメモリセルアレイ１ａ，１ｂで共有したシェアードセンスアンプ方式の構成例である。
本半導体記憶装置は、メモリセルＭＣ１を含むメモリセルアレイ１ａと、メモリセルＭＣ２を含むメモリセルアレイ１ｂとを備えている。メモリセルアレイ１ａには、ワード線ＷＬＬとビット線対ＢＬＬ，／ＢＬＬとが交差して配設されている。メモリセルアレイ１ｂには、ワード線ＷＬＲとビット線対ＢＬＲ，／ＢＬＲとが交差して配設されている。
ビット線対ＢＬＬ，／ＢＬＬには、プリチャージ回路２ａが接続されている。ビット線対ＢＬＲ，／ＢＬＲには、プリチャージ回路２ｂが接続されている。メモリセルアレイ１ａとメモリセルアレイ１ｂとの間には、センスアンプ用ビット線対ＳＢＬ，／ＳＢＬが配設されている。センスアンプ用ビット線対ＳＢＬ，／ＳＢＬには、センスアンプ回路４とＤＱゲート５とが接続されている。
また半導体記憶装置には、センスアンプ回路４両側のメモリセルアレイ１ａと１ｂとを選択的に接続、非接続とするためのセルアレイ選択回路１８ａ，１８ｂが配設されている。セルアレイ選択回路１８ａ，１８ｂは、夫々２つのＮＭＯＳトランジスタにより構成されている。セルアレイ選択回路１８ａ，１８ｂには、夫々セルアレイ選択信号ＭＵＸＬ，ＭＵＸＲが入力されている。このセルアレイ選択信号ＭＵＸＬ，ＭＵＸＲは、制御信号生成回路１１が生成する。
このように構成された半導体記憶装置では、セルアレイ選択回路１８ａ，１８ｂを用いてビット線分離制御を行うことができる。図３６は、図３５に示した半導体記憶装置のタイミング図である。
左側のメモリセルアレイ１ａにデータを書き込む場合を例に説明する。制御信号生成回路１１は、セルアレイ選択信号ＭＵＸＲをＶＰＰからＶＳＳに遷移する。これにより、右側のメモリセルアレイ１ｂはセンスアンプ回路４から電気的に切り離され、左側のメモリセルアレイ１ａを選択した状態となる。
プリチャージ回路２ａに供給されている信号ＢＬＰＬをＶＰＰからＶＳＳに遷移する。これにより、ビット線対ＢＬＬ，／ＢＬＬのプリチャージが解除される。そして、ワード線ＷＬＬをＶＳＳからＶＰＰに遷移することで、メモリセルアレイ１ａに記憶されたデータがビット線対ＢＬＬ，／ＢＬＬに読み出される。
次に、信号ＳＥＮをＶＳＳからＶＢＬＨへ、及び信号ＳＥＰをＶＢＬＨからＶＳＳに遷移することにより、ビット線対ＢＬＬ，／ＢＬＬに読み出されたデータが増幅され、ハイレベル側のビット線は電圧ＶＢＬＨに、ローレベル側のビット線は電圧ＶＢＬＬに向かって遷移する。
次に、制御信号生成回路１１は、プリチャージが解除されてからビット線対ＳＢＬ，／ＳＢＬにデータが書き込まれる前までの間に、信号ＭＵＸＬの電位をＶＰＰよりも低い中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）またはＶＳＳに下げる。
信号ＭＵＸＬの電位を中間電位（例えば、ＶＢＬＨ、ＶＢＬ、ＶＰＬ、ＶＤＤ）に下げた場合、セルアレイ選択回路１８ａは、導通状態に比べて高抵抗状態になり、ビット線対ＢＬＬ，／ＢＬＬとビット線対ＳＢＬ，／ＳＢＬとは、高抵抗分離される。そして、信号ＣＳＬをＶＳＳからＶＤＤに遷移すると、データ線対ＤＱ，／ＤＱから転送されたデータにより、ビット線対ＳＢＬ，／ＳＢＬのデータが反転し、この反転されたデータがセンスアンプ回路４により保持される。
すると、ローレベルが書き込まれるビット線ＢＬＬ（もしくは／ＢＬＬ）の電位変化はＳＢＬ（もしくは／ＳＢＬ）の電位変化にある程度追従するが、ハイレベルが書き込まれるビット線／ＢＬＬ（もしくはＢＬＬ）の電位変化は／ＳＢＬ（もしくはＳＢＬ）の電位変化に必ずしも追従しない。なぜならば、ハイレベルが書き込まれるビット線／ＢＬＬ（もしくはＢＬＬ）の電位は（信号ＭＵＸＬの電位）から（セルアレイ選択回路１８ａを構成するトランジスタのしきい値）を引いたレベルまでしか上がらないからである。
制御信号生成回路１１は、ビット線対ＳＢＬ，／ＳＢＬのデータが反転した直後、信号ＭＵＸＬの電位をＶＰＰに戻す。これにより、ビット線対ＢＬＬ，／ＢＬＬとビット線対ＳＢＬ，／ＳＢＬとが低抵抗で接続され、ビット線対ＢＬＬ，／ＢＬＬの電位はビット線対ＳＢＬ，／ＳＢＬの電位に急速に遷移する。
信号ＭＵＸＬの電位をＶＳＳに下げた場合には、ビット線対ＢＬＬ，／ＢＬＬとビット線対ＳＢＬ，／ＳＢＬは電気的に遮断され、信号ＭＵＸＬの電位がＶＳＳまで下がった後は、ビット線対ＢＬＬ，／ＢＬＬの電位は変化しない。そして、信号ＣＳＬをＶＳＳからＶＤＤに遷移すると、データ線対ＤＱ，／ＤＱから転送されたデータにより、ビット線対ＳＢＬ，／ＳＢＬのデータが反転するが、ビット線対ＢＬＬ，／ＢＬＬの電位は全く変化しない。
制御信号生成回路１１は、ビット線対ＳＢＬ，／ＳＢＬのデータが反転した直後、信号ＭＵＸＬの電位をＶＰＰに戻す。これにより、ビット線対ＢＬＬ，／ＢＬＬとビット線対ＳＢＬ，／ＳＢＬとが低抵抗で接続され、ビット線対ＢＬＬ，／ＢＬＬの電位はビット線対ＳＢＬ，／ＳＢＬの電位に急速に遷移する。
以上詳述したように、半導体記憶装置がシェアードセンスアンプ方式を採用している構成の場合、セルアレイ選択信号ＭＵＸＬ，ＭＵＸＲを用いてビット線分離制御を行うことが可能となる。
従って、ＤＱゲート５の動作電圧であるＶＤＤが低電圧化されて、センスアンプ回路４の動作電圧であるＶＢＬＨより低くなるような場合においても、データ線ＤＱのデータをビット線ＳＢＬに確実に転送することが可能となる。これにより、周辺回路の低電圧化に柔軟に対応することができる。
また、ＤＱゲート５のトランジスタサイズを大きくしなくてもすなわちチップサイズを大きくしなくても高速な書き込み動作が可能となる。さらに、センスアンプ回路４を構成するセンスアンプペアトランジスタ及びセンスアンプドライバのサイズを小さくする必要もないため、メモリセルアレイ１ａ，１ｂへの書き込みデータの電圧レベルの低下を抑えることができる。
また、新たにＢＬＩ回路３を設ける必要がないため、回路規模を小さくすることができる。
さらに、セルアレイ選択信号ＭＵＸＬ，ＭＵＸＲを複数系統設けることで、前記実施形態で示したビット線分離信号ＢＬＩを複数系統設ける構成を実現することができる。
（第１１の実施形態）
図３７は、信号ＢＬＩが複数系統ある場合のＢＬＩ回路３のレイアウト図である。なお、ＢＬＩ回路３を構成する可変抵抗素子として、例えばＮＭＯＳトランジスタを用いている。また、ビット線分離信号ＢＬＩを４系統設けた場合を示している。
半導体基板には、ＮＭＯＳトランジスタを構成する複数のアクティブ領域が設けられている。また半導体基板には、電源電圧を基板に供給するためのウェルコンタクト用アクティブ領域が設けられている。アクティブ領域及びウェルコンタクト用アクティブ領域の周囲の半導体基板には素子分離領域が形成されている。アクティブ領域の上には、ゲート絶縁膜（図示せず）を介してゲート電極が設けられている。また、アクティブ領域及びゲート電極には、上層配線とのコンタクトであるプラグが複数配設されている。
信号ＢＬＩを複数系統設ける場合、信号ＢＬＩが１系統の場合に比べてＢＬＩ回路３部分の面積が増加することが懸念される。そこで、本実施形態では、通常、ＮＭＯＳトランジスタを形成する領域の外側に形成されるウェルコンタクト用アクティブ領域をＢＬＩ回路３の内部に形成する。すなわち、ＢＬＩ回路３のＮＭＯＳトランジスタを構成するアクティブ領域の最外周の２つのライン（図３７の破線）の内側に発生したスペースにウェルコンタクト用アクティブ領域を形成している。よって、信号ＢＬＩを複数系統設けることによるＢＬＩ回路３部分の面積の増加分をウェルコンタクト用アクティブ領域の面積の減少分で吸収することができる。
なお上記各実施形態において、可変抵抗素子にトランジスタを用いて説明している。しかし、トランジスタに限らず、抵抗値が可変する素子であれば上記各実施形態と同様の効果を得ることができる。
また、メモリセルＭＣにＤＲＡＭを用いて説明している。しかし、ＤＲＡＭに限らず、例えばＳＲＡＭ（Static Random Access Memory）やフラッシュメモリ等、メモリセルから相補のビット線対に伝わったデータを作動増幅器（センスアンプ）で増幅及びラッチする構成のものであれば、同様に実施可能である。
（第１２の実施形態）
先に述べたように、メモリセル部の電源電圧がデータ線の電位振幅及びＤＱゲートの電位振幅よりも高い場合、書き込み動作が困難なものとなる。さらに、共通ソース線にＳＡバンク内の全てのカラムのセンスアンプ回路が接続されていると、ＳＡバンク内の一部のカラムだけに書き込みを行なうような場合、図３８に示すように、共通ソース線につながったセンスアンプドライバ全ての能力が書き込みを行なうカラムに集中することとなり、より書き込み動作が困難になる。
書き込み動作を容易にするためには、例えばＤＱゲートのサイズを大きくしてもよいが、その場合はセンスアンプＳＡのサイズが大きくなってしまう。また、ＤＱゲートを大きくするとセンスアンプＳＡの安定性（めがね特性）にも問題が出てくる。
他に、Ｐチャネルセンスアンプ（ＰＳＡ）或いはＰＳＡドライバを小さくすることも考えられるが、そうすると以下にのべるように、読み出し性能（リフレッシュ性能）が悪化してしまう。
図３９は、ＰＳＡ用共通ソース線（ＰＣＳ）に接続されるカラム数（ＰＣＳに接続するＰＳＡドライバの数に比例）と図４０に示したカラム選択線ＣＳＬが活性化する時点でのビット線対ＢＬ，／ＢＬ間の電位差（ΔＶＢＬ）との関係を示す図である。また、図３９では、ワード線ＷＬが活性化される直前におけるメモリセルのストレージノードの初期電位ＶＳＮ（“ＶＳＮ＝０．５２５Ｖ”と“ＶＳＮ＝０．６Ｖ”）をパラメータにとっている。
なお、ＰＣＳに接続されるカラム数を増やすと、例えば同時に書き込みするカラム数が少ない場合（特に１カラムだけ書き込みする場合）、書き込み動作が困難になる（すなわち、書き込み可能なＣＳＬのパルス幅の最小値が大きくなる）。このため、図３９では、ＰＳＡのサイズを小さくすることで書き込み性能が同等（書き込み可能なCSLのパルス幅の最小値が同等）になるようにしている。
さらに、共通ソース線にたくさんのカラムを接続すると、ラッチされた全てのカラムのビット線対ＢＬ，／ＢＬがＮＳＡトランジスタ或いはＰＳＡトランジスタを介して共通ソース線（ＮＣＳ及びＰＣＳ）に繋がっているため、共通ソース線の電位が電源電位（ＶＢＬＨ、ＶＢＬＬ）から変化しにくい（浮きにくい）。よって、書き込み動作を容易にするためには、ＰＳＡサイズ等をさらに小さくしなければならない。
図３９に示すように、ＰＣＳに接続されるカラム数を増やす（＝ＰＳＡのサイズを小さくする）と、ＣＳＬ活性化時のΔＶＢＬが小さくなる。その傾向は、ストレージノードの初期電位ＶＳＮが小さい（読み出しが困難な条件）ほど顕著である。
つまり、ＰＣＳに接続するカラム数（ＳＡドライバ数）を増やした場合、ＰＳＡおよびＰＳＡドライバのサイズを小さくして書き込み性能を確保しようとすると、読み出し性能が悪化してしまう。よって、書き込み動作と読み出し動作の要求を同時に満たすようなセンスアンプ設計ができない。上記内容は、Ｎチャネルセンスアンプ（ＮＳＡ）、ＮＳＡドライバ及びＮＳＡ用共通ソース線（ＮＣＳ）についても同様のことが言えるが、ＰＳＡ、ＰＳＡドライバ及びＰＣＳの方がその影響が大きい。
以上述べたことを換言すれば、読み出しにおける要求を満たしつつ書き込みにおける問題に対処するためには、読み出し時と書き込み時とのカラムあたりのＳＡドライバの能力差を小さくすることが有効だということである。つまり、１つの共通ソース線に接続される複数のカラムに関して、接続されるカラム（センスアンプ）の総数と書き込み時に書き込みされるカラム数との差を小さくすればよい。
具体的には、従来ＳＡバンク内では一つの共通ソース線にＳＡバンク内の全てのカラムのセンスアンプ回路が接続されていたが、本発明では、ＳＡバンク内に、複数の共通ソース線を設け、各共通ソース線に接続されるカラム数を、ＳＡバンク内の総カラム数よりも少なくする。そして、各共通ソース線に接続されるカラム数に応じて最適な能力のＳＡドライバを配置する。上記は、ＰＣＳに対して実施することがより有効である。
ところで、ＮＳＡやＰＳＡを構成するトランジスタのしきい値電圧を下げた場合、ＮＳＡやＰＳＡを構成するトランジスタによるリーク電流によって、メモリセルからデータが出力された時のビット線上の信号が減少する。
図４１は、メモリセルから“Ｈ”データを読み出す場合を例として、ＮＳＡを構成するトランジスタのリーク電流の影響を説明した図である。ビット線のプリチャージ電位をＶＢＬ、ビット線のプリチャージを解除する際のビット線プリチャージ信号ＢＬＰの立ち下がりノイズによるビット線対の電位変化をΔＶＢＬＰ、メモリセルから読み出される電荷量によって決まるビット線の電位変化をΔＶＢＬ、ＢＬ−／ＢＬ間のカップリングノイズによる“Ｌ”側のビット線の電位変化をΔＶＢＬＣとすると、センスアンプ回路活性化前のＢＬ、／ＢＬの電位はそれぞれ“VBL-ΔVBLP+ΔVBL”、“VBL-ΔVBLP+ΔVBLC”となる。
ところで、上記ΔＶＢＬＣはメモリセルから読み出される電荷量が大きいほど大きくなる。従って、例えば共通ソース線ＮＣＳの電位がＶＢＬであるとすると、共通ソース線の電位（ＶＢＬ）と“Ｌ”側のビット線／ＢＬのビット線の電位（VBL-ΔVBLP+ΔVBLC）との関係は、ΔＶＢＬＣの大きさ、つまりメモリセルから読み出される電荷量によって変化する。
ΔＶＢＬＣが小さい場合、共通ソース線の電位の方が／ＢＬの電位よりも高くなる。よって、センスアンプトランジスタ／ＮＳＡのゲート−ソース間電位はＶｇｓ１となるので、Ｉleak1のようなリーク電流が発生する。すると、このリーク電流によって／ＢＬの電位が上がり、ＢＬ−／ＢＬ間の信号量が減少してしまう。
一方、ΔＶＢＬＣが大きい場合には、共通ソース線の電位の方が／ＢＬの電位よりも低くなる。よって、センスアンプトランジスタ／ＮＳＡのゲート−ソース間電位はＶｇｓ２となり、Ｉleak2のようなリーク電流が発生する。すると、このリーク電流によって共通ソース線ＮＣＳの電位が上がる可能性がある。／ＢＬの電位は逆に下がる可能性がるが、少なくともＢＬ−／ＢＬ間の信号量が減少することはない。
共通ソース線に接続されるカラム数が多い場合、多くのカラムではメモリセルから読み出される電荷量が大きく、一部のカラムで電荷量が小さい状況も考えられる。つまり、一部のカラムに接続されたメモリセルの電荷保持特性が悪い（セルリークが大きい等による）ような状況である。すると、電荷量が大きい多くのカラムの“Ｌ”側のビット線からのリーク電流により、共通ソース線ＮＣＳの電位が上昇する。一部の電荷量が小さいカラムでは、電位の上昇した共通ソース線ＮＣＳから“Ｌ”側のビット線へのリーク電流が発生し、結果的にＢＬ−／ＢＬ間の信号量が減少してしまう（図４２参照）。
つまり、このような状況では、共通ソース線ＮＣＳに接続するカラム数が多いほど共通ソース線ＮＣＳの電位が上昇しやすく、ＢＬ−／ＢＬ間の信号量が減少しやすいと言える。したがって、ＳＡバンク内に複数の共通ソース線を設け、各共通ソース線に接続されるカラム数を、ＳＡバンク内の総カラム数よりも少なくすることは、ビット線上の信号量の減少に対しても有効な対策だと言える。
図４３は、本発明の第１２の実施形態に係る半導体記憶装置の構成を示す概略図である。図４３において、メモリセルＭＣがマトリクス状に配置されるメモリセルアレイ１が設けられている。メモリセルアレイ１には、複数のワード線ＷＬと複数のビット線対ＢＬ，／ＢＬとが交差して配設され、それらの交差部（図４３の黒丸）にメモリセルＭＣが配置されている。ビット線対ＢＬ，／ＢＬには、センスアンプ５０が接続されている。
センスアンプ５０は、例えばメモリセルアレイ１の両側に交互に配置されている。もちろん、センスアンプ５０は、メモリセルアレイ１の片側のみに配置されていてもよい。
図４４は、図４３に示したセンスアンプバンクの構成を示す概略図である。本実施形態では、ＳＡバンクが例えば５１２カラムで構成され、その内の１２８カラムずつが同一のカラム選択線ＣＳＬで選択される場合（つまり、同時に書き込みされる場合）を例に説明する。なお、図４４では、センスアンプ５０が片側に配置されているが、説明上の便宜のためである。これは本発明の趣旨に重要ではないため、もちろん両側に配置されていてもよい。
図４４に示すように、４つのセンスアンプ５０は、夫々４つのカラム選択線ＣＳＬ０〜ＣＳＬ３に接続されている。さらに、４つのセンスアンプ５０は、同一のＰＣＳ５３と、同一のＮＣＳ５２とに接続されている。
また、同一のＰＣＳ５３及びＮＣＳ５２に接続される４つのセンスアンプ５０は、夫々異なるカラム選択線ＣＳＬで選択される。
図４５は、同一のＰＣＳ５３及び同一のＮＣＳ５２に接続されたカラムの構成を示す回路図である。メモリセルＭＣは、セルトランジスタＣＴとキャパシタＣＣとが直列に接続されて構成されている。メモリセルＭＣの一方の端子には基準電圧ＶＰＬが供給され、他方の端子はビット線ＢＬに接続されている。
センスアンプ回路５１は、Ｎチャネルセンスアンプ（ＮＳＡ）とＰチャネルセンスアンプ（ＰＳＡ）とにより構成されている。ＮＳＡは、２つのＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２により構成されている。
トランジスタＱＮ１のドレインは、ビット線ＢＬ０に接続されている。トランジスタＱＮ１のゲートは、ビット線／ＢＬ０に接続されている。トランジスタＱＮ１のソースは、ＮＳＡ用共通ソース線（ＮＣＳ）５２に接続されている。
トランジスタＱＮ２のドレインは、ビット線／ＢＬ０に接続されている。トランジスタＱＮ２のゲートは、ビット線ＢＬ０に接続されている。トランジスタＱＮ２のソースは、ＮＣＳ５２に接続されている。
ＰＳＡは、２つのＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２により構成されている。トランジスタＱＰ１のドレインは、ビット線ＢＬ０に接続されている。トランジスタＱＰ１のゲートは、ビット線／ＢＬ０に接続されている。トランジスタＱＰ１のソースは、ＰＳＡ用共通ソース線（ＰＣＳ）５３に接続されている。
トランジスタＱＰ２のドレインは、ビット線／ＢＬ０に接続されている。トランジスタＱＰ２のゲートは、ビット線ＢＬ０に接続されている。トランジスタＱＰ２のソースは、ＰＣＳ５３に接続されている。
他のカラムの構成についても同様である。ビット線対ＢＬ０，／ＢＬ０は、カラム選択線ＣＳＬ０により選択される。ビット線対ＢＬ１，／ＢＬ１は、カラム選択線ＣＳＬ１により選択される。ビット線対ＢＬ２，／ＢＬ２は、カラム選択線ＣＳＬ２により選択される。ビット線対ＢＬ３，／ＢＬ３は、カラム選択線ＣＳＬ３により選択される。
ＮＣＳ５２には、ＮＳＡドライバ５４が接続されている。ＮＳＡドライバ５４は、ＮチャネルＭＯＳトランジスタにより構成されている。ＮＳＡドライバ５４のドレインは、ＮＣＳ５２に接続されている。ＮＳＡドライバ５４のゲートには、センスアンプ活性信号ＳＥＮが供給されている。ＮＳＡドライバ５４のソースには、ローレベルビット線電圧ＶＢＬＬが供給されている。
ＰＣＳ５３には、ＰＳＡドライバ５５が接続されている。ＰＳＡドライバ５５は、ＰチャネルＭＯＳトランジスタにより構成されている。ＰＳＡドライバ５５のドレインは、ＰＣＳ５３に接続されている。ＰＳＡドライバ５５のゲートには、センスアンプ活性信号ＳＥＰが供給されている。ＰＳＡドライバ５５のソースには、ハイレベルビット線電圧ＶＢＬＨが供給されている。
このように構成された半導体記憶装置は、各共通ソース線に接続されるカラム数を、ＳＡバンク内の総カラム数よりも少なくすることができる。これにより、センスアンプ回路５１の動作電圧であるＶＢＬＨよりもＤＱゲート５の動作電圧が低く書き込み動作が困難であるような場合においても、ＰＳＡサイズを小さくする必要がなくなり、読み出し動作における要求を満たしつつ書き込み動作を容易にすることができる。
また、同時に書き込みされる複数のカラムが同一の共通ソース線に複数接続されていた場合、書き込みされるデータパターン（逆データで書き換えられるカラムの数）により、実質的に書き込みされるカラム（逆データで書き換えられるカラム）あたりのＳＡドライバの能力が変化してしまう。すなわち、逆データで書き換えられるカラムの数が増えると、書き込みされるカラムあたりのＳＡドライバの能力が小さくなり、ライト特性が悪化する。しかし、上記のように共通ソース線に接続されるカラムが、同時に書き込みされないカラムのみ、つまり異なるカラム選択線ＣＳＬで選択されるカラムのみであるようにすれば、書き込みされるカラムあたりのＳＡドライバの能力をデータパターンの影響を受けず、かつ最大にすることができる。これにより、センスアンプ設計が容易となる。
上記の例では、１つのカラム選択線ＣＳＬで選択されるカラム数と共通ソース線の数とは同じ１２８であったが、共通ソース線は例えば２５６本にするなど、さらに増やしても良い。２５６本にした場合、異なるカラム選択線ＣＳＬで選択される２カラムずつが同一の共通ソース線に接続され、読み出し時と書き込み時とにおけるカラムあたりのＳＡドライバの能力差をさらに小さくすることができる。
なお、電圧関係により書き込み動作が困難であるような場合には、先に述べたようにＰＣＳに接続するカラム数を減らすことにより、ＰＳＡサイズを小さくする必要がなくなり、読み出し動作における要求を満たしつつ書き込み動作を容易にすることができる。しかし、ＰＳＡサイズを小さくせずに大きなサイズのＰＳＡを使用するということは、ＳＡバンクのレイアウトサイズが大きくなることを意味する。
従って、実際の設計においては、ＰＣＳに接続されるカラム数を減らして大きなサイズのＰＳＡを使用するか否かはその時々の状況に応じて選択する必要がある。つまり電圧関係などにより書き込み動作が困難であるような場合や小さなサイズのＰＳＡを使用した場合に読み出し動作の要求を満たせなくなるような場合でなければ、ＰＣＳに接続するカラム数を増やして、ＰＳＡサイズを小さくした方がＳＡバンクのレイアウトサイズを小さくした方がよいこともあり得る。
（第１３の実施形態）
第１３の実施形態は、共通ソース線に接続する複数のカラムがＳＡバンク内のカラムリダンダンシーの置き換え単位に包含されるように構成する。
図４６は、本発明の第１３の実施形態に係る半導体記憶装置の構成を示す概略図である。例えば、半導体記憶装置がＳＡバンク毎に１つのリダンダンシー回路を備えている場合を例に説明する。
図４６に示した半導体記憶装置では、メモリセルアレイの各カラムに接続されるセンスアンプ５０が、交互にメモリセルアレイの両側に配置されている。また、リダンダンシーの置き換え単位は、例えば連続する８カラムである。この場合、片側でのリダンダンシーの置き換え単位は、４カラムになる。
ＮＣＳ５２及び各ＰＣＳ５３は、リダンダンシーの置き換え単位である８カラムのうち、片側に連続して配置される４つのセンスアンプ５０毎に設けられている。換言すれば、この４つのセンスアンプ５０は、同一のＮＣＳ５２及びＰＣＳ５３に接続されている。
各ＮＣＳ５２には、ＮＳＡドライバ５４が接続されている（図示せず）。また、各ＰＣＳ５３には、ＰＳＡドライバ５５が接続されている（図示せず）。
このように構成された半導体記憶装置では、各共通ソース線に接続されるカラム数を減らすことができるため、第１２の実施形態と同様の効果を得ることができる。また、本実施形態では、次のような効果も得られる。
共通ソース線に何かしらの不良が発生することがある。共通ソース線に接続されたアクティブ領域（具体的には、拡散層）に発生する結晶欠陥によるジャンクションリークもその一例であるし、共通ソース線が途中で切れるといったこともある。
このような共通ソース線の不良が発生した場合、その共通ソース線に接続された全てのカラムはその不良の影響を受けることになる。そこで、本実施形態のように同一の共通ソース線に接続する複数カラムがＳＡバンク内のカラムリダンダンシーの置き換え単位に包含されるように構成すれば、仮に共通ソース線に不良が発生したとしてもリダンダンシー回路を使用して救済することが可能となる。
なお、センスアンプがメモリセルアレイの片側にのみ配置されていてもよい。この場合、リダンダンシーの置き換え単位である例えば８カラムが同一の共通ソース線に接続される。これにより、上記同様の効果を得ることができる。
（第１４の実施形態）
第１４の実施形態は、ＳＡバンク内で隣接する２つのカラムに含まれる２つのセンスアンプを各共通ソース線に接続するようにしたものである。
図４７は、本発明の第１４の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成の一部を示す回路図である。図４８は、図４７に示したＳＡバンクの構成の一部を示すレイアウト図である。
なお、図４８に示したアクティブ領域とは、素子分離により分離された基板内でトランジスタを形成する領域である。具体的には、アクティブ領域は、低濃度の不純物が拡散されたウェル領域に含まれる。また、アクティブ領域は、ウェル領域内且つゲート両側に高濃度の不純物が拡散された拡散層を含む。この拡散層は、トランジスタのソース及びドレインとして機能する。
Ｐチャネルセンスアンプ（ＰＳＡ）は、４つのＰチャネルＭＯＳトランジスタＱＰ１Ａ，ＱＰ１Ｂ，ＱＰ２Ａ，ＱＰ２Ｂにより構成されている。２つのＰチャネルＭＯＳトランジスタＱＰ１Ａ，ＱＰ１Ｂは、図４５に示したＰチャネルＭＯＳトランジスタＱＰ２に対応する。２つのＰチャネルＭＯＳトランジスタＱＰ２Ａ，ＱＰ２Ｂは、図４５に示したＰチャネルＭＯＳトランジスタＱＰ１に対応する。
すなわち、この実施形態では、センスアンプ回路を構成するペアトランジスタの各トランジスタを、レイアウト上２つのＧＣ（Gate Conductor）によって描いている。さらに、センスアンプトランジスタのビット線側のノードを２つのＧＣの内側に配置し、２つのＧＣの外側に配置した２つの共通ソース線を、ＳＡバンク内で隣接する両サイドのカラムの共通ソース線と共有する。そして、共通ソース線に対して１つずつ、ＳＡドライバを接続している。（図４８参照）
なお、図４７及び図４８には、ＰＳＡ及びＰＣＳを一例として示し、ＮＳＡ及びＮＣＳについては図示を省略している。しかし、ＮＳＡ及びＮＣＳについても、ＰＳＡ及びＰＣＳと同様に構成してもよい。
このように構成された半導体記憶装置は、１つの共通ソース線に接続されるカラムを劇的に少なくすることができる。よって、第１２の実施形態と同様の効果を得ることができる。
なお、本実施形態では、各カラムのセンスアンプ回路に対して２つのＰＣＳが接続されることになる。しかし、当該２つのＰＣＳどうしは繋がっていないため、１つのＰＣＳに注目すれば、接続されるカラムはわずか２カラムで非常に少ない。従って、読み出し時と書き込み時とでカラムあたりのＰＳＡドライバの能力差は、非常に小さい。
さらに、ＰＳＡを構成するペアトランジスタの各トランジスタが２つのゲート電極（ＧＣ）で構成されているため、レイアウト面積が非常に小さい（通常は１つのＧＣで構成されているため、トランジスタの幅は大きくなる）。
そして、ペアとなる２つのトランジスタのアクティブ領域（具体的には、拡散層）、チャネル部（ＧＣとアクティブ領域とが重なった部分）、及びコンタクト（ＣＳ）のレイアウトに注目すると、一方のトランジスタのＢＬ０（チャネル部）、／ＢＬ０（ＣＳ）、ＰＣＳ０（ＣＳ）、ＰＣＳ１（ＣＳ）の配置と他方のトランジスタの／ＢＬ０（チャネル部）、ＢＬ０（ＣＳ）、ＰＣＳ０（ＣＳ）、ＰＣＳ１（ＣＳ）の配置が並進対象になっている。
つまり、プロセスの各工程におけるマスクの合わせずれ等の影響がペアトランジスタに同じように表れるため、ペアトランジスタのしきい値電圧Ｖｔのアンバランス等によるデバイス特性差を最小限に抑えることが可能となる。これにより、微小電位差を増幅する能力が大きいセンスアンプを実現することができる。
ところで、ＳＡドライバをセンスアンプ制御回路部或いはＷＬスティッチ領域（Segmented ＷＬ（階層ＷＬ）構成の場合なら、ＳＡバンクとサブＷＬドライバ領域が交差する領域）に配置したり、またはＳＡバンク内のレイアウトの繰り返し単位の配置ピッチをビット線間のピッチよりも小さくすることによりＳＡバンク内に生じる空きスペースに配置（特許第３２０２５８０号公報や特開２００２−２０８２７７号公報参照）すると、ＳＡドライバのトランジスタサイズがセンスアンプ全体のサイズ（すなわち、１つのＳＡバンクの幅）に影響を与えることはほとんどない。
ところが本実施形態では、ＮＳＡ及びＰＳＡの横にＳＡドライバを配置しているので（図４８参照）、大きなサイズのＳＡドライバを配置することが可能となる反面、センスアンプ全体のサイズが大きくなるというデメリットがある。
このようなＳＡドライバの分散配置において、従来通り共通ソース線に全てのカラムのセンスアンプ回路とＳＡドライバを接続すると、メモリセル部の電源電圧とデータ線の電圧とが異なるという環境下で書き込み動作を保証するためには、各ＳＡドライバのサイズを非常に小さくする必要がある。
すると、大きなＳＡドライバが配置できるというメリットも生きない上に、新たにＳＡドライバを配置する領域をつくることによるＳＡバンクの面積増というデメリットのみが残ってしまう。すなわち、ＳＡドライバの配置領域をつくっても、各ＳＡドライバのサイズが小さいため、ＳＡドライバの配置領域の中で各ＳＡドライバ間に隙間ができてしまうため、面積効率が悪い。
もちろん、ＳＡドライバのサイズを小さくすると、これまで述べたように読み出し時におけるカラム当たりのＳＡドライバの能力が小さくなるため、読み出し／リフレッシュ性能が悪化するということもある。
一方、共通ソース線に接続するカラム数を減らす場合、共通ソース線に接続するＳＡドライバ数も少なくなる。すると、読み出し時におけるカラムあたりのＳＡドライバの能力を従来方式（１つの共通ソース線に全てのカラムのセンスアンプ回路とＳＡドライバとを接続する）より大きくして（つまり分散配置された各ＳＡドライバのサイズを大きくして）読み出し／リフレッシュ性能を向上させても、書き込み時に書き込みされるカラム当たりのＳＡドライバのサイズが比較的大きくならないので、マージンの高い書き込み動作を保証することができる。
さらに、分散配置された各ＳＡドライバのサイズが大きくできることは、ＳＡドライバの配置領域を有効に使うことにつながるので、レイアウトの面積効率が高い。このように、共通ソース線に接続するカラム数を減らすこととＳＡドライバを分散配置することとは、大変相性がよいといえる。
（第１５の実施形態）
第１５の実施形態は、共通ソース線を隣接する２つのセンスアンプ毎に１つずつ設けるようにしたものである。
図４９は、本発明の第１５の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成の一部を示す回路図である。図５０は、図４９に示したＳＡバンクの構成の一部を示すレイアウト図である。
ＮＣＳは、隣接する２つのセンスアンプ回路毎に１つずつ設けられている。言い換えるならば、各ＮＣＳは、この２つのセンスアンプ回路に接続されている。各ＮＣＳには、ＮＳＡドライバ５４が接続されている。
具体的には、ＮＣＳ１は、ＮＳＡ１（ビット線対ＢＬ１，／ＢＬ１に接続されたＮチャネルセンスアンプ）を構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２のソースに接続されている。また、ＮＣＳ１は、ＮＳＡ２（ビット線対ＢＬ２，／ＢＬ２に接続されたＮチャネルセンスアンプ）のＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２のソースに接続されている。
なお、図４９及び図５０には、ＮＳＡ及びＮＣＳを一例として示し、ＰＳＡ及びＰＣＳについては図示を省略している。しかし、ＰＳＡ及びＰＣＳについても、ＮＳＡ及びＮＣＳと同様に構成してもよい。
このように構成された半導体記憶装置は、１つの共通ソース線に接続されるカラムを劇的に少なくすることができる。よって、第１２の実施形態と同様の効果を得ることができる。
ところで、あるカラムのセンスアンプのデータ線対ＤＱ，／ＤＱ（のノード）は、共通ソース線ＮＣＳを共有する隣接したセンスアンプと反対側に隣接するセンスアンプのカラムで共有されている。すなわち、データ線対ＤＱ，／ＤＱと共通ソース線ＮＣＳとは、カラムに交互に共有されている。
より具体的には、各データ線対ＤＱ，／ＤＱは、共通ソース線ＮＣＳを共有する２つのセンスアンプＮＳＡに接続された２組のビット線対ＢＬ，／ＢＬのうち一方のビット線対と、他方のビット線対と反対側に隣接するビット線対とに対して１つずつ設けられている。
各ＤＱゲート５は、ビット線対ＢＬ，／ＢＬと、対応するデータ線対ＤＱ，／ＤＱとの間に設けられている。また、ＤＱゲート５は、ビット線ＢＬにデータを転送するＮチャネルＭＯＳトランジスタ５ａと、ビット線／ＢＬにデータを転送するＮチャネルＭＯＳトランジスタ５ｂとにより構成されている。
本実施形態では、図５０に示すように、トランジスタＱＮ１のビット線ＢＬ０側のアクティブ領域と、対応するＤＱゲート５のトランジスタ５ａのビット線ＢＬ０側のアクティブ領域とが共有されている。また、トランジスタＱＮ２のビット線／ＢＬ０側のアクティブ領域と、対応するＤＱゲート５のトランジスタ５ｂのビット線／ＢＬ０側のアクティブ領域とが共有されている。
さらに、トランジスタ５ａのデータ線ＤＱ０側のアクティブ領域と、隣接する一方のカラムのトランジスタ５cのデータ線ＤＱ０側のアクティブ領域とが共有されている。また、トランジスタ５ｂのデータ線／ＤＱ０側のアクティブ領域と、隣接する一方のカラムのトランジスタ５dのデータ線／ＤＱ０側のアクティブ領域とが共有されている。
そして、センスアンプ回路のペアとなる２つのトランジスタＱＮ１，ＱＮ２のアクティブ領域（具体的には、拡散層）、チャネル部（ＧＣとアクティブ領域とが重なった部分）、及びコンタクト（ＣＳ）のレイアウトに注目すると、ペアとなるセンスアンプトランジスタの一方のトランジスタのＢＬ０（ＣＳ）、／ＢＬ０（チャネル部）、ＮＣＳ０（ＣＳ）の配置と、他方のトランジスタの／ＢＬ０（ＣＳ）、ＢＬ０（チャネル部）、ＮＣＳ０（ＣＳ）の配置がビット線延伸方向に並進対称になっている。さらに、ＤＱゲート５のペアとなる２つのトランジスタ５ａ，５ｂの一方のトランジスタのＢＬ０（ＣＳ）、ＣＳＬ０（チャネル部）、ＤＱ０（ＣＳ）の配置と、他方のトランジスタの／ＢＬ０（ＣＳ）、ＣＳＬ０（チャネル部）、／ＤＱ（ＣＳ）の配置も並進対称になっている。
すなわち、ソース／ドレインに接続されたコンタクト（ＣＳ）及びチャネル部に関して、２つのトランジスタＱＮ１，ＱＮ２（ＮＳＡペアトランジスタ）及び２つのトランジスタ５ａ，５ｂ（ＤＱゲートペアトランジスタ）がそれぞれ並進対称になっている。
したがって、プロセスの各工程におけるマスクの合わせずれ等の影響がペアトランジスタに同じように表れるため、ペアトランジスタのしきい値電圧Ｖｔのアンバランス等によるデバイス特性差を最小限に抑えることが可能となる。これにより、非常に安定した性能を保証するセンスアンプを実現することができる。
また、共通ソース線に注目すると、あるカラムのセンスアンプ回路のペアトランジスタの共通ソース線に接続された２つのアクティブ領域は、隣接する一方のカラムのセンスアンプ回路のペアトランジスタの共通ソース線に接続された２つのアクティブ領域と共有されている。つまり、１つの共通ソース線には、隣接するカラムで共有されたアクティブ領域のみが接続されている。（前述の第１４の実施形態の図４８も、レイアウト自体は異なるが、１つの共通ソース線には隣接カラムで共有されたアクティブ領域のみが接続されている。）
本実施形態では、あるカラムの１つのペアトランジスタの共通ソース線は、隣接する一方のカラムのペアトランジスタの共通ソース線と共有されることになるが、ＳＡバンク内で複数存在する共通ソース線どうしは繋がっていない。よって、１つの共通ソース線に注目すれば、接続するカラムはわずか２カラムで非常に少なくすることができる。
このように、センスアンプ回路を構成するペアトランジスタのビット線側のアクティブ領域とＤＱゲートトランジスタのビット線側のアクティブ領域が共有された上に、ペアトランジスタの共通ソース線側のアクティブ領域とＤＱゲートトランジスタのＤＱ線側のアクティブ領域が隣接カラムのペアトランジスタの共通ソース線側のアクティブ領域とＤＱゲートトランジスタのＤＱ線側のアクティブ領域で共有されたレイアウトもレイアウト面積が非常に小さくなる。なぜなら、センスアンプＮＳＡのペアトランジスタＱＮ１，ＱＮ２とＤＱゲート５とが並列して配置されるため、全体としてのゲート方向のサイズ（ビット線の伸長方向のサイズ）は、ＤＱゲート５を構成するトランジスタ５ａ，５ｂのゲート方向のサイズと、センスアンプＮＳＡのペアトランジスタのゲート方向のサイズの何れか大きい方で決まり、小さい方のサイズは全体のサイズに全く影響しないからである。
例えば、ＤＱゲート５を構成するトランジスタ５ａ，５ｂのゲートのゲート幅ＷがセンスアンプＮＳＡのペアトランジスタＱＮ１，ＱＮ２のゲート幅Ｗより小さければ、センスアンプ全体の幅（ＳＡバンクの幅）はＤＱゲートのサイズの影響を受けない。よって、センスアンプ全体のサイズへの影響を気にすることなく、トランジスタ５ａ，５ｂのゲート幅Ｗを大きくすることが可能となる。
トランジスタ５ａ，５ｂのゲート幅Ｗを大きくできれば、書き込み性能が一定である条件のもと（書き込み可能なカラム選択信号のパルス幅の最小値が同等の条件のもと）、センスアンプＰＳＡのトランジスタサイズを大きくすることが可能であるから、書き込み速度を早くすることができる。しかも、センスアンプＰＳＡのトランジスタサイズを大きくすることで、しきい値電圧Ｖｔのアンバランスが小さく抑えられるので、微小電位差を増幅する能力が高くなる。
ところで、本実施形態では、デザイン上、ＤＱゲート５を構成するトランジスタ５ａ，５ｂのゲート幅ＷとセンスアンプＮＳＡのペアトランジスタＱＮ１，ＱＮ２のゲート幅Ｗとが等しくなっているが、これにはレイアウト上の理由もある。このレイアウトでは、ＳＡバンク内の１カラム分のレイアウト幅に、データ線ＤＱ（／ＤＱ）ノード、ＤＱゲートのＧＣ、ビット線ＢＬ（／ＢＬ）ノード、ビット線／ＢＬ（ＢＬ）ノードであるＧＣ及び共通ソース線ＮＣＳを配置しなければならないが、これはデザインルール上大変厳しい。しきい値電圧Ｖｔのアンバランスを抑えるため、センスアンプＮＳＡのペアトランジスタＱＮ１，ＱＮ２のゲート長Ｌは太めにしなければならないのでなおさらである。
平行に並んだトランジスタのゲート幅Ｗが異なると、デザインルール上、平行に並んだゲート間の距離を大きくとる必要があるため、１カラム分の幅にレイアウトすることがより困難となる。このため、ゲート長Ｌを細くしなければならず、センスアンプ性能が悪化してしまうし、さらに、細くしたゲート長Ｌがデザイン上許される最小のゲート長Ｌより細い場合には、この実施形態のようなレイアウトそのものが不可能となる。
ところで、従来、並進対称なセンスアンプレイアウトでは、ビット線ＢＬもしくはビット線／ＢＬのどちらか一方を第１層メタル配線Ｍ１とＭ１の上方に配置された第２層メタル配線（Ｍ２）の２層を使用してレイアウトすることにより、ビット線ＢＬとビット線／ＢＬとをクロスさせてレイアウトしていた。このため、Ｍ１とＭ２を接続するビアコンタクトの歩留まりの影響を強く受けてしまっていた。
しかし、図５０のようにセンスアンプ回路上のビット線ＢＬ及びビット線／ＢＬの両方を他の配線層を使用して繋ぎかえることなく、Ｍ１だけでレイアウトすることで、コンタクトの歩留まりの影響を受けることがなく、高歩留まりを実現できる。これは、ペアとなるＤＱゲートトランジスタ５ａ，５ｂのゲート信号（カラム選択線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，ＣＳＬ３）を、Ｍ１を使用せずにＧＣのみで繋ぎ、Ｍ１を使用する必要のある信号線が少なくなったために可能となっている。
（第１６の実施形態）
第１６の実施形態は、各センスアンプ毎に共通ソース線を設けるようにしたものである。
図５１は、本発明の第１６の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成の一部を示す回路図である。
ＳＡバンクには、複数のビット線対ＢＬ０〜ＢＬｎ，／ＢＬ０〜／ＢＬｎが配置されている。各ビット線対ＢＬ，／ＢＬには、センスアンプ回路５１が接続されている。センスアンプ回路５１には、ＮＳＡ用共通ソース線ＮＣＳ０〜ＮＣＳｎが夫々接続されている。また、センスアンプ回路５１には、ＰＳＡ用共通ソース線ＰＣＳ０〜ＰＣＳｎが夫々接続されている。各ＮＣＳには、ＮＳＡドライバ５４が接続されている。各ＰＣＳには、ＰＳＡドライバ５５が接続されている。
このように、共通ソース線に接続するカラム数を１つにすれば、読み出し時及び書き込み時におけるカラムあたりのＳＡドライバの能力を全く同じにすることができる。また、センスアンプがラッチした状態で、書き込みするカラム以外のカラムのビット線対ＢＬ，／ＢＬのいずれかがセンスアンプ回路を構成するトランジスタを介して共通ソース線につながっていることもない。よって、共通ソース線の電位が電源電位（ＶＢＬＨ、ＶＢＬＬ）から変化しやすく、ＰＳＡサイズを小さくせずに書き込み速度を早くすることができる。
（第１７の実施形態）
第１７の実施形態は、ＷＬスティッチ領域を挟んで隣接したビット線対に接続したセンスアンプを同一の共通ソース線に接続するようにしたものである。
図５２は、本発明の第１７の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示す概略図である。メモリセルアレイ１の両側には、センスアンプが配置されるセンスアンプ（ＳＡ）領域が設けられている。
メモリセルアレイ１には、複数のワード線ＷＬが設けられている。なお、図５２には、ＷＬスティッチ領域の断面図が示してある。各ワード線ＷＬ（ＧＣ）の上方には、低抵抗メタル配線６０が設けられている。各ワード線ＷＬと、このワード線ＷＬに対応する低抵抗メタル配線６０とは、ＷＬスティッチ領域で接続されている。つまり、ＷＬスティッチ領域とは、ワード線ＷＬと、ワード線ＷＬに平行して配置された低抵抗メタル配線６０とをスティッチする領域である。このような構成にすることで、ワード線ＷＬの信号遅延を低減することができる。
具体的には、ワード線ＷＬの上方には、メタル層６１が設けられている。ワード線ＷＬとメタル層６１とは、コンタクト（ＣＳ）により接続されている。メタル層６１の上方には、低抵抗メタル配線６０が設けられている。メタル層６１と低抵抗メタル配線６０とは、コンタクト（ＶＩＡコンタクト）により接続されている。このＷＬスティッチ領域は、所定カラム数毎に設けられている。
図５３は、図５２に示した領域６２の構成を示すレイアウト図である。領域６２は、ＷＬスティッチ領域に隣接し且つ２つのＳＡ領域間に設けられた空き領域である。
隣接する２つのカラムの間には、ＰＣＳが配置されている。このＰＣＳは、両側のカラムのＰＳＡに接続されている。ビット線対ＢＬｍ，／ＢＬｍを含むカラムｍとビット線対ＢＬｍ＋１，／ＢＬｍ＋１を含むカラムｍ＋１との間には、領域６２が設けられている。この領域６２は、ＷＬスティッチ領域を設けたことでＳＡバンク内にできる（センスアンプ領域に挟まれた）空いた領域である。
領域６２の両側に配置された２つのＰＣＳは、接続配線６３により接続されている。そして、この２つのＰＣＳに対して１つのＰＳＡドライバ５５が接続されている。
第１４或いは第１５の実施形態で示した半導体記憶装置のレイアウトでは、ＮＳＡ或いはＰＳＡの繰り返し単位の両端に共通ソース線のノードが配置され、それらが隣接するＮＳＡ或いはＰＳＡの繰り返し単位の共通ソース線のノードとレイアウト上重なる（アクティブ領域を共有する）ように配置される。一方、ＳＡドライバは、重なった共通ソース線のノードに対して一つずつ配置される。
ところで、ＷＬスティッチ領域に隣接したＳＡバンク内の領域ではＮＳＡ或いはＰＳＡのレイアウトの繰り返しが途切れる。すなわち、ＷＬスティッチ領域を挟んで隣接したビット線対に接続したセンスアンプ回路のＮＳＡ或いはＰＳＡのＷＬスティッチ領域側の共通ソース線のノードは、レイアウト上重ならない。よって、そのレイアウト上重ならない共通ソース線のノードに対してどのようにＳＡドライバを配置するべきかという問題が生じる。
例えば、ＷＬスティッチ領域の幅はそれほど大きくないため、ＷＬスティッチ領域との境界に現れた２つの共通ソース線それぞれに対して１つずつＳＡドライバを配置することは困難である場合が多い。
さらに、２つの共通ソース線それぞれに対して１つずつＳＡドライバを配置すると、共有されない共通ソース線に対してＳＡドライバが１つ配置されるため、ＷＬスティッチ領域に隣接する２つのカラムだけＳＡドライバの能力が大きくなる。このようなカラムの位置に起因したＳＡドライバの能力差は、センスアンプの設計をより複雑化してしまう。
２つの共通ソース線のノードそれぞれに対して小さなサイズのＳＡドライバを配置することも可能であるが、この場合ＳＡドライバのレイアウトの周期が乱れるため、レイアウト構造が複雑になるという問題がある。
したがって、本実施形態では、ＷＬスティッチ領域に隣接した２つのカラムの共通ソース線のノード同士を接続し、その接続した共通ソース線のノードに対して１つだけＳＡドライバを配置するようにする。このようにすれば、ＳＡドライバのレイアウトの周期が乱れることがなく、ＷＬスティッチ領域に隣接した２つのカラムだけＳＡドライバの能力が大きくなることもない。さらに、ＷＬスティッチ領域に隣接したＳＡバンク内の領域に余分なＳＡドライバが配置されないため、この領域を他の目的に有効利用することが可能となる。
なお、本実施形態は、第１４の実施形態の構成を例に説明しているが、第１５の実施形態に対しても同様に実施可能である。
ところで、図５３に示すように、ＰＳＡのアクティブ領域は、領域６２で途切れることなくそのまま繋がっている。
結晶欠陥起因のジャンクションリーク等により共通ソース線の電位があるレベルまで低下してしまうと、ビット線のイコライズを解除した後、メモリセルから十分に信号がビット線に出力される前に、ゆっくりではあるがセンス動作が開始されてしまい誤動作を引き起こす可能性がある。したがって、このような誤動作を防止するために、センスアンプ回路が非活性である期間に共通ソース線をプリチャージする場合がある。
例えば、従来、共通ソース線のプリチャージトランジスタは、ＷＬスティッチ領域に隣接したＳＡバンク内の領域に配置されていた。ところが、第１３の実施形態のように、ＳＡバンク内で共通ソース線を分割し、それぞれの共通ソース線に接続されるカラムがカラムリダンダンシーの置き換え単位に包含されるように構成されていれば、共通ソース線のプリチャージトランジスタを削除しても歩留まりへの影響は大きくない。その場合、ＷＬスティッチ領域に隣接したＳＡバンク内の領域には、その分の空き領域ができることとなり、図５３のように、共通ソース線のプリチャージトランジスタを配置しないレイアウトが可能となる。
デバイスの微細化に伴い、素子分離領域からトランジスタのチャネル部までの距離がトランジスタ特性に影響を与えるようになってきていることが分かっている。従来のように、ＷＬスティッチ領域に隣接したＳＡバンク内の領域（領域６２）に共通ソース線のプリチャージトランジスタを配置する必要があり、領域６２でＰＳＡ或いはＮＳＡが途切れるようなレイアウトの場合、ＷＬスティッチ領域に近いＰＳＡ或いはＮＳＡとＷＬスティッチ領域から遠いＰＳＡ或いはＮＳＡとではトランジスタ特性が異なってしまう。しかし、図５３のように、ＰＳＡ或いはＮＳＡのアクティブ領域が途切れないレイアウトであれば、そのような問題がない。
また、アクティブ領域を繋ないだだけの場合、ＷＬスティッチ領域に一番近いセンスアンプでは、ＷＬスティッチ領域側（共通ソース線側）のアクティブ領域が大きくなり、そこだけ容量が大きくなってしまう。このため、図５３では、領域６２にダミートランジスタを配置することでこれを防いでいる。
さらに、ダミートランジスタを配置すれば、ＷＬスティッチ領域に一番近いセンスアンプにおいても、そのゲートに対する隣接ゲートの環境をＷＬスティッチ領域から遠いセンスアンプと揃えることができるという効果もある。
なお、本実施形態は、階層ワード線方式にも適用可能である。図５４は、階層ワード線方式を用いた半導体記憶装置の構成を示す概略図である。
メモリセルアレイ１には、複数のメインＷＬが配置されている。各メインＷＬには、メインＷＬドライバ６４が接続されている。各メインＷＬは、サブＷＬドライバ６５を介して例えば４つのサブＷＬに接続されている。サブＷＬドライバ６５には、アドレス信号が供給されている。サブＷＬドライバ６５は、アドレス信号に基づいてサブＷＬをドライブする。
なお、サブＷＬドライバ６５は、サブＷＬドライバ領域６６に配置される。また、サブＷＬドライバ領域６６は、所定カラム数毎に設けられている。
ここで、半導体記憶装置には、サブＷＬドライバ６５を配置したことにより、ＳＡバンク内に広い空き領域６２が存在する。このように構成された半導体記憶装置に図５３で示した構成を適用しても本実施形態と同様の効果を得ることができる。
（第１８の実施形態）
図５５は、本発明の第１８の実施形態に係る半導体記憶装置が備えるＳＡバンクの一部の構成を示すレイアウト図である。
第１４の実施形態で示した半導体記憶装置のレイアウトでは、ＳＡバンク端のカラム（ダミービット線ではない有効なビット線に繋がったカラム）では、ＮＳＡ或いはＰＳＡのレイアウトの繰り返しが途切れる。すなわち、ＳＡバンク端のカラムのＮＳＡ或いはＰＳＡに接続された外側の共通ソース線（ＮＣＳ，ＰＣＳ）は、隣接カラムと共有されない。よって、ＳＡバンク内で一番外側のこの共有されない共通ソース線に対してどのようにＳＡドライバを配置すべきかという問題が生じる。
本実施形態では、ＳＡバンク端のカラムに接続された外側の共通ソース線ＰＣＳ０に、その他の共通ソース線に接続されたＰＳＡドライバ５５と同じサイズのＰＳＡドライバ７０を接続する。なお、トランジスタのサイズとは、ゲート長Ｌ、ゲート幅Ｗの大きさをいう。
この場合、PＳＡドライバを隣接カラムと共有しているＳＡバンク端以外のカラムと、ＳＡバンク端のカラムとの間で、書き込み及び読み出しの性能が異なる可能性がある。
しかし、その性能の差が大きなものでなければ、共通ソース線ＰＣＳ０に接続されるＰＳＡドライバ７０は、その他の共通ソース線に接続されたＳＡドライバ５５と同じサイズにした方が、レイアウト構造が複雑になることがない。
図５５には、ＰＳＡ及びＰＣＳを一例として示し、ＮＳＡ及びＮＣＳについては図示を省略している。しかし、ＮＳＡ及びＮＣＳについても、ＰＳＡ及びＰＣＳと同様に構成してもよい。
なお、本実施形態は、第１４の実施形態の構成を例に説明しているが、第１５の実施形態に対しても同様に実施可能である。
（第１９の実施形態）
第１９の実施形態は、バースト動作において、同一バンク内で共通ソース線を共有したカラムが連続してアクセスされないようにしたものである。
図５６は、本発明の第１９の実施形態に係る半導体記憶装置が備えるＳＡバンクの一部の構成を示す概略図である。
ＳＡバンク内のメモリセルアレイ１には、例えば８系統のビット線対ＢＬ０〜７，／ＢＬ０〜７が配設されている。メモリセルアレイ１両側には、ビット線対ＢＬ０〜７，／ＢＬ０〜７に対応するように８系統のセンスアンプＳＡ０〜７が配置されている。具体的には、センスアンプＳＡ０〜７は、交互にメモリセルアレイ１両側に配置されている。
ＮＣＳ５２及びＰＣＳ５３は、隣接する２つのセンスアンプＳＡに対して１つずつ設けられている。各ＮＣＳ５２には、ＮＳＡドライバ５４が接続されている（図示せず）。各ＰＣＳ５３には、ＰＳＡドライバ５５が接続されている（図示せず）。
カラム選択線ＣＳＬ０は、ＤＱゲート５（図示せず）を介してセンスアンプＳＡ０に接続されている。カラム選択線ＣＳＬ２は、ＤＱゲート５を介してセンスアンプＳＡ４に接続されている。カラム選択線ＣＳＬ４は、ＤＱゲート５を介してセンスアンプＳＡ２に接続されている。カラム選択線ＣＳＬ６は、ＤＱゲート５を介してセンスアンプＳＡ６に接続されている。
カラム選択線ＣＳＬ１は、ＤＱゲート５を介してセンスアンプＳＡ１に接続されている。カラム選択線ＣＳＬ３は、ＤＱゲート５を介してセンスアンプＳＡ５に接続されている。カラム選択線ＣＳＬ５は、ＤＱゲート５を介してセンスアンプＳＡ３に接続されている。カラム選択線ＣＳＬ７は、ＤＱゲート５を介してセンスアンプＳＡ７に接続されている。
すなわち、センスアンプＳＡ２に接続されるカラム選択線ＣＳＬ２と、センスアンプＳＡ４に接続されるカラム選択線ＣＳＬ４とをレイアウト上、入れ替えて接続している。同様に、センスアンプＳＡ３に接続されるカラム選択線ＣＳＬ３と、センスアンプＳＡ５に接続されるカラム選択線ＣＳＬ５とをレイアウト上、入れ替えて接続している。
ところで、半導体記憶装置は、複数のカラムに連続して書き込み（または読み出し）を行うバースト動作を実行する。例えばここで、連続して活性化されるカラム選択線ＣＳＬが最大で４本であるものとする。すなわち、バースト動作は、カラム選択線ＣＳＬ０〜３及びカラム選択線ＣＳＬ４〜７の単位で行われる。図５６中に示したセンスアンプ内の数字は、アクセスされるセンスアンプＳＡ（具体的には、カラム）の順番を表している。
カラム選択線ＣＳＬ０〜３が連続して活性化されると、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡ４、センスアンプＳＡ５の順にアクセスされる。また、カラム選択線ＣＳＬ４〜７が連続して活性化されると、センスアンプＳＡ２、センスアンプＳＡ３、センスアンプＳＡ６、センスアンプＳＡ７の順にアクセスされる。
このように構成された半導体記憶装置は、同一ＳＡバンク内に注目すると、共通ソース線５２，５３を共有した２つのカラムが連続してアクセスされることがなくなる。バースト動作において、先に書き込みされるカラムの書き込み動作が完全に終了する前に、後から書き込みされるカラムの書き込み動作が始まることは十分に考えられる。
共通ソース線を共有した２つのカラムが連続してアクセスされる場合、それらのカラムについてはＳＡドライバ５４，５５の能力が分散されることとなり、書き込み速度が遅くなってしまう。従って、共通ソース線を共有した２つのカラムが連続してアクセスされないようにすることで、書き込み速度を速くすることができる。
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
本発明の第１の実施形態に係る半導体記憶装置の主要部を示すブロック図。 図１に示した半導体記憶装置の主要部を示す回路図。 図２に示した半導体記憶装置のタイミング図。 信号ＢＬＩの電位をＶＰＰに常時固定した場合と、本実施形態のようにクロック制御した場合との書き込み速度を比較したシミュレーション結果を示す図。 本発明の第２の実施形態に係る半導体記憶装置の回路図。 図５に示した半導体記憶装置のタイミング図。 本発明の第３の実施形態に係る半導体記憶装置の主要部を示すブロック図。 図７に示した半導体記憶装置のタイミング図。 第３の実施形態における他の構成例を示すブロック図。 第３の実施形態における他の構成例を示すブロック図。 第４の実施形態に係る半導体記憶装置のタイミング図。 本発明の第５の実施形態に係る半導体記憶装置の主要部を示す回路図。 図１２に示した半導体記憶装置のタイミング図。 図１２に示した半導体記憶装置のバースト動作のタイミング図。 本発明の第６の実施形態に係る半導体記憶装置の主要部を示す回路図。 図１５に示した半導体記憶装置のバースト動作のタイミング図。 本発明の第７の実施形態に係る半導体記憶装置の主要部を示すブロック図。 図１７に示した半導体記憶装置の主要部を示す回路図。 図１８に示した半導体記憶装置のタイミング図。 プリチャージ回路２をイコライズ回路として用いた半導体記憶装置のタイミング図。 イコライズ回路を信号ＢＬＩに対応するように設けた半導体記憶装置の主要部を示す回路図。 図２１に示した半導体記憶装置のタイミング図。 信号ＥＱＬと信号ＢＬＩとが１対２で対応するよう構成した半導体記憶装置の主要部を示す回路図。 図２３に示した半導体記憶装置のタイミング図。 本発明の第８の実施形態に係る半導体記憶装置の主要部を示すブロック図。 図２５に示した半導体記憶装置の主要部を示す回路図。 図２６に示した半導体記憶装置のタイミング図。 第２プリチャージ回路２４を信号ＢＬＩに対応するように設けた半導体記憶装置の主要部を示す回路図。 信号ＢＬＰＷと信号ＢＬＩとが１対２で対応するよう構成された半導体記憶装置の主要部を示す回路図。 信号ＢＬＩの立ち下がりタイミングを決める回路の主要部を示すブロック図。 第９の実施形態における他の構成例を示すブロック図。 第９の実施形態における他の構成例を示すブロック図。 第９の実施形態における他の構成例を示すブロック図。 第９の実施形態における他の構成例を示すブロック図。 本発明の第１０の実施形態に係る半導体記憶装置の主要部を示す回路図。 図３５に示した半導体記憶装置のタイミング図。 信号ＢＬＩが複数系統ある場合のＢＬＩ回路３のレイアウト図。 共通ソース線にＳＡバンク内の全てのセンスアンプ回路が接続された半導体記憶装置の一例を示す回路図。 共通ソース線ＰＣＳに接続されるカラム数とカラム選択線ＣＳＬが活性化する時点でのビット線対ＢＬ，／ＢＬ間の電位差（ΔＶＢＬ）との関係を示す図。 カラム選択線ＣＳＬが活性化する時点でのビット線対ＢＬ，／ＢＬ間の電位差（ΔＶＢＬ）を説明する図。 センスアンプ回路ＮＳＡを構成するトランジスタのリーク電流の影響を説明する図。 電荷量が小さいカラムにおいてビット線ＢＬ−／ＢＬ間の信号量減少を説明する図。 本発明の第１２の実施形態に係る半導体記憶装置の構成を示す概略図。 図４３に示したセンスアンプバンクの構成を示す概略図。 同一のＰＣＳ５３及び同一のＮＣＳ５２に接続されたカラムの構成を示す回路図。 本発明の第１３の実施形態に係る半導体記憶装置の構成を示す概略図。 本発明の第１４の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示す回路図。 図４７に示したＳＡバンクの構成を示すレイアウト図。 本発明の第１５の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示す回路図。 図４９に示したＳＡバンクの構成を示すレイアウト図。 本発明の第１６の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示す回路図。 本発明の第１７の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示す概略図。 図５２に示した領域６２の構成を示すレイアウト図。 階層ワード線方式を用いた半導体記憶装置の構成を示す概略図。 本発明の第１８の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示すレイアウト図。 本発明の第１９の実施形態に係る半導体記憶装置が備えるＳＡバンクの構成を示す概略図。 ＤＲＡＭの一例を示す回路図。 図５７に示したＤＲＡＭのタイミング図。 データ書き込み時の電圧関係を示したブロック図。 ＤＲＡＭの一例を示す回路図。 ＤＲＡＭの一例を示すブロック図。 ＤＲＡＭの一例を示す回路図。
符号の説明
ＭＣ，ＭＣ１，ＭＣ２…メモリセル、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ…ビット線、ＤＱ，／ＤＱ…データ線、ＣＴ…セルトランジスタ、ＣＣ…キャパシタ、ＷＬ，ＷＬＬ，ＷＬＲ…ワード線、ＳＢＬ，／ＳＢＬ…センスアンプ用ビット線、１，１ａ，１ｂ…メモリセルアレイ、２，２ａ，２ｂ，２２…プリチャージ回路、３，３ａ，３ｂ…ＢＬＩ回路、４…センスアンプ回路、５…ＤＱゲート、６…カラムデコーダ、７…データ入力バッファ、８…データ出力バッファ、９…ロウデコーダ、１０…電圧発生回路、１１…制御信号生成回路、１２…ＢＬＩ制御回路、１３…ＣＳＬ検出回路、１４…クロックバッファ、１５，１５ａ，１５ｂ，１５ｃ，１５ｄ…イコライズ回路、１６…イコライズ制御回路、１７…ＳＥＮ検出回路、１８ａ，１８ｂ…セルアレイ選択回路、１９…クロックカウンタ、２０…ＢＬＩＵＰ生成回路、２１…立ち下がり検出回路、２３…第２プリチャージ制御回路、２４…第２プリチャージ回路、２５…ＳＥＮ制御回路、ＮＣＳ…共通ソース線、ＮＳＡ…Ｎチャネルセンスアンプ、ＰＳＡ…Ｐチャネルセンスアンプ、ＮＣＳ…ＮＳＡ用共通ソース線、ＰＣＳ…ＰＳＡ用共通ソース線、ＱＮ１，ＱＮ２，５ａ，５ｂ…ＮチャネルＭＯＳトランジスタ、ＱＰ１，ＱＰ２，ＱＰ１Ａ，ＱＰ１Ｂ，ＱＰ２Ａ，ＱＰ２Ｂ…ＰチャネルＭＯＳトランジスタ、５０…センスアンプ、５１…センスアンプ回路、５２…ＮＳＡ用共通ソース線（ＮＣＳ）、５３…ＰＳＡ用共通ソース線（ＰＣＳ）、５４…ＮＳＡドライバ、５５，７０…ＰＳＡドライバ、６０…低抵抗メタル配線、６１…メタル層、６２…領域、６３…接続配線、６４…メインＷＬドライバ、６５…サブＷＬドライバ、６６…サブＷＬドライバ領域。

Claims (16)

  1. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、
    前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、
    前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、
    前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、
    前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、
    前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、
    前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路とを具備し、
    前記複数の可変抵抗素子は、夫々少なくとも１つの前記可変抵抗素子を含む複数の第１グループから構成され、
    前記ビット線分離制御回路は、前記各第１グループ単位で前記各可変抵抗素子の抵抗値を制御することを特徴とする半導体記憶装置。
  2. 前記複数の入出力ゲートは、夫々少なくとも１つの前記入出力ゲートを含む複数の第２グループから構成され、且つ前記各第２グループ単位でデータの転送を行い、
    前記第１グループは、少なくとも１つの前記第２グループと対応し、
    前記ビット線分離制御回路は、データの転送を行う前記第２グループに対応した前記第１グループのみ、前記抵抗値を制御することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第１抵抗値にし、一方データ転送が開始された前記第２グループに対応した前記第１グループから順に、前記可変抵抗素子の抵抗値を前記第１抵抗値よりも低い第２抵抗値にすることを特徴とする請求項２記載の半導体記憶装置。
  4. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、
    前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、
    前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、
    前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、
    前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、
    前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、
    前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路とを具備し、
    前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第１抵抗値にし、一方前記入出力ゲートの動作タイミングの第１トリガー信号または前記第１トリガー信号に基づいて生成される第２トリガー信号をトリガーとして前記可変抵抗素子の抵抗値を前記第１抵抗値よりも低い第２抵抗値にすることを特徴とする半導体記憶装置。
  5. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、
    前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、
    前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、
    前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、
    前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、
    前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、
    前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路とを具備し、
    前記入出力ゲートの動作タイミングは、クロックに同期しており、
    前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第１抵抗値にし、一方前記入出力ゲートの動作タイミングが同期している第１クロックまたはそれ以降の第２クロックをトリガーとして、前記可変抵抗素子の抵抗値を前記第１抵抗値よりも低い第２抵抗値にすることを特徴とする半導体記憶装置。
  6. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数の第1ビット線対と、
    前記複数の第1ビット線対に夫々対応して設けられた複数の第２ビット線対と、
    前記複数の第1ビット線対と前記複数の第２ビット線対とを夫々接続するように設けられた複数の可変抵抗素子と、
    前記複数の第２ビット線対に夫々対応して設けられた複数のデータ線対と、
    前記複数の第２ビット線対と前記複数のデータ線対との間で夫々データの転送を行う複数の入出力ゲートと、
    前記複数の第２ビット線対に転送されたデータの増幅を夫々行う複数のセンスアンプ回路と、
    前記複数の可変抵抗素子の抵抗値を制御するビット線分離制御回路と、
    前記複数の第１ビット線対に、前記センスアンプ回路に供給されるハイレベルビット線電圧とローレベルビット線電圧との中間電圧以外の第１電圧を供給するプリチャージ回路とを具備し、
    前記ビット線分離制御回路は、前記可変抵抗素子の抵抗値を第２抵抗値からそれよりも高い第１抵抗値にすることにより、前記第１ビット線対と前記第２ビット線対とを電気的に遮断し、
    前記プリチャージ回路は、前記第１ビット線対と前記第２ビット線対とが電気的に遮断されている間に、前記第１ビット線対に前記第１電圧を供給することを特徴とする半導体記憶装置。
  7. 前記ビット線分離制御回路は、データ書き込み動作時のみ、前記可変抵抗素子の抵抗値を前記第１抵抗値にすることを特徴とする請求項４乃至６のいずれかに記載の半導体記憶装置。
  8. 前記ビット線分離制御回路は、前記センスアンプ回路を活性化する第３トリガー信号または前記第３トリガー信号に基づいて生成される第４トリガー信号をトリガーとして、前記第２抵抗値を前記第１抵抗値にすることを特徴とする請求項４乃至７のいずれかに記載の半導体記憶装置。
  9. 前記センスアンプ回路の活性化タイミングは、クロックに同期しており、
    前記ビット線分離制御回路は、前記センスアンプ回路の活性化タイミングが同期している第３クロックまたはそれ以降の第４クロックをトリガーとして、前記可変抵抗素子の抵抗値を前記第２抵抗値から前記第１抵抗値にすることを特徴とする請求項４乃至７のいずれかに記載の半導体記憶装置。
  10. 前記可変抵抗素子は、ＭＯＳトランジスタからなり、
    当該半導体記憶装置は、前記ＭＯＳトランジスタ間に、前記ＭＯＳトランジスタが形成されたウェルの電圧を供給するためのウェルコンタクト領域をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  11. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数のビット線対と、
    前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、
    前記センスアンプバンク内の複数のセンスアンプのうち所定数のセンスアンプ毎に夫々接続され、且つ前記センスアンプに第１電圧を供給する複数の共通ソース線と、
    前記センスアンプを選択する複数のカラム選択線と
    を具備し、
    前記所定数のセンスアンプの各々は、夫々異なる前記カラム選択線に接続されることを特徴とする半導体記憶装置。
  12. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数のビット線対と、
    前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、
    前記センスアンプに第１電圧を供給し、且つ２つのセンスアンプのみに接続された複数の共通ソース線とを具備することを特徴とする半導体記憶装置。
  13. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数のビット線対と、
    前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクとを具備し、
    前記各センスアンプには、第１電圧を供給する独立した２つの共通ソース線が接続され、
    各共通ソース線が隣接する２つのセンスアンプのみに接続されていることを特徴とする半導体記憶装置。
  14. 前記複数のメモリセルに接続された複数のワード線と、
    前記複数のワード線各々に対応して設けられ、且つ前記複数のワード線の上方に設けられた複数の配線と、
    所定間隔毎に前記複数のワード線と前記複数の配線とを接続する複数のスティッチ部とをさらに具備し、
    前記センスアンプバンク内の前記各スティッチ部に対応するスティッチ領域の両側に設けられた２つの共通ソース線が、互いに接続されることを特徴とする請求項１２乃至１３のいずれかに記載の半導体記憶装置。
  15. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数のビット線対と、
    前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、
    前記センスアンプに第１電圧を供給し、且つ隣接する２つのセンスアンプのみに接続された複数の共通ソース線とを具備し、
    前記各センスアンプ回路は、クロスカップル接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとから構成され、
    隣接するセンスアンプの２つの前記第１ＭＯＳトランジスタは、ソースとしての第１拡散領域を共有し、
    隣接するセンスアンプの２つの前記第２ＭＯＳトランジスタは、ソースとしての第２拡散領域を共有し、
    前記各共通ソース線は、前記第１及び第２拡散領域に接続されることを特徴とする半導体記憶装置。
  16. マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルとの間でデータの授受を行う複数のビット線対と、
    前記複数のビット線対に夫々接続され、且つ前記ビット線対に転送されたデータの増幅を行うセンスアンプ回路を含むセンスアンプが複数含まれるセンスアンプバンクと、
    前記複数のメモリセルに接続された複数のワード線と、
    前記複数のワード線各々に対応して設けられ、且つ前記複数のワード線の上方に設けられた複数の配線と、
    所定間隔毎に前記複数のワード線と前記複数の配線とを接続する複数のスティッチ部とを具備し、
    前記センスアンプバンク内の前記スティッチ部に対応するスティッチ領域に隣接した２つのセンスアンプ回路が形成されているアクティブ領域同士が繋がっていて、前記繋がったアクティブ領域上にダミートランジスタを具備することを特徴とする半導体記憶装置。
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