JP3415523B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、複数個のセンスアンプを配列したセンスア
ンプ列と、各センスアンプを制御するセンスアンプドラ
イバとを備える半導体装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置として、特開平６
−１６２７７９号公報にて開示された半導体記憶装置が
知られている。この半導体記憶装置では、図５に示すよ
うに、センスアンプ列１１０を挟んでメモルセル１２
０，１３０が配置されており、各メモリセル１２０，１
３０の両脇には、センスアンプ列１１０を跨いでサブワ
ードドライバ１４０，１５０が形成されている。センス
アンプ列１１０とサブワードドライバ１４０，１５０と
が重なり合うクロス領域１６０，１７０には、電源側セ
ンスアンプドライバ（ＳＡＰドライバ）１６０ａと接地
側センスアンプドライバ（ＳＡＮドライバ）１７０ａと
が備えられている。
【０００３】また、図６に示すように、電源側センスア
ンプドライバ１６０ａは、電源側センスアンプ駆動線
（ＳＡＰ駆動線）１６０ａ１によってセンスアンプ列１
１０に配列された各センスアンプと接続され、接地側セ
ンスアンプドライバ１７０ａは、接地側センスアンプ駆
動線（ＳＡＮ駆動線）１７０ａ１によって各センスアン
プと接続されている。このような構成により、電源側セ
ンスアンプ駆動線（ＳＡＰ）１６０ａ１および接地側セ
ンスアンプ駆動線（ＳＡＮ）１７０ａ１を介して電源側
センスアンプドライバ１６０ａおよび接地側センスアン
プドライバ１７０ａに対してセンスアンプ駆動電圧の供
給を行っている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、次のような課題があった。各セン
スアンプドライバ１６０ａ，１７０ａを階層化ワード線
構成によるアレイ分割で生じたクロス領域１６０，１７
０に配置しているため、各センスアンプドライバ１６０
ａ，１７０ａの配置場所、トランジスタサイズ、電源線
１６０ａ２の供給場所および接地線１７０ａ２の供給場
所が限定され、各センスアンプ駆動線１６０ａ１，１７
０ａ１、電源線１６０ａ２および接地線１７０ａ２の抵
抗値が大きくなるとセンススピードが悪化していた。
【０００５】ここで、各センスアンプ駆動線１６０ａ
１，１７０ａ１の抵抗値を低減させるために、各センス
アンプ駆動線１６０ａ１，１７０ａ１の配線幅を広くし
たり、アレイ分割数を多くしてセンスアンプドライバ１
台当たりが駆動するセンスアンプの台数を少なくする
と、チップ面積が増大してしまう。
【０００６】また、センスアンプドライバ１６０ａ，１
７０ａにおける電源線１６０ａ２や接地線１７０ａ２も
サブワード上から供給した場合には、電源線１６０ａ２
および接地線１７０ａ２の配線幅を広げるとサブワード
ドライバ幅が大きくなり、チップサイズが増大する。さ
らに、各センスアンプドライバ１６０ａ，１７０ａは、
センスアンプ列１１０に対しては分散配置されている
が、各センスアンプに対しては集中配置となるため、セ
ンス時の充放電電流が各センスアンプ駆動線１６０ａ
１，１７０ａ１に集中し、配線抵抗による電圧降下が生
じる。
【０００７】このため、各センスアンプのソース電位が
変動、すなわち、Ｐｃｈのソース電位が低下するととも
に、Ｎｃｈのソース電位が上昇し、各センスアンプの駆
動能力が低下してセンススピードが悪化する。
【０００８】また、各センスアンプドライバ１６０ａ，
１７０ａの電源線１６０ａ２や接地線１７０ａ２もセン
スアンプドライバ１６０ａ，１７０ａの配置場所からし
か供給することができないため、各センスアンプドライ
バ１６０ａ，１７０ａの電源線１６０ａ２および接地線
１７０ａ２もセンス時の充放電電流が集中し、配線抵抗
により電圧降下が生じてセンススピードを悪化させる要
因となっていた。
【０００９】本発明は、上記課題にかんがみてなされた
もので、チップサイズを増大させることなく、センスス
ピードを高速化することの可能な半導体記憶装置の提供
を目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１における発明は、複数個のセンスアンプを
配列したセンスアンプ列と、各センスアンプを制御する
センスアンプドライバとを備える半導体記憶装置におい
て、上記センスアンプ列は、互いに隣接するメモリセル
間に形成されたほぼ帯形状の間隙に配置され、複数個の
各センスアンプが上記間隙とほぼ平行に配列されるとと
もに、上記センスアンプドライバは、上記センスアンプ
列の、各メモリセルとセンスアンプとの間にてこのセン
スアンプとほぼ平行に配置されることにより、上記セン
スアンプドライが、上記複数の各センスアンプと、駆動
線を介することなく直接に接続される構成としてある。
すなわち、センスアンプ列に配置されたセンスアンプド
ライバは、各センスアンプと直接接続され、各センスア
ンプからセンスアンプ駆動電圧が供給される。つまり、
センスアンプ列にセンスアンプドライバを配置したこと
により、センスアンプ駆動線を介することなく、各セン
スアンプとセンスアンプドライバとを直結する。
【００１１】従って、センスアンプ駆動線による駆動電
位の降下を回避してセンススピードの高速化を図り、従
来、センスアンプ駆動線を配置していたスペースにセン
スアンプドライバを配してチップ面積の増大を低減す
る。また、センスアンプドライバにおける電源および接
地の低抵抗化を図ることで、センス時の電源ノイズおよ
び接地ノイズを低減する。ここで、センスアンプ列は、
複数個のセンスアンプを配列したものであれば良く、構
成の一例として、互いに隣接するメモリセル間に形成さ
れたほぼ帯形状の間隙に配置されるようにする。すなわ
ち、互いに隣接するメモリセル間に形成されたほぼ帯形
状の間隙に配置されるセンスアンプ列にセンスアンプド
ライブが配置される。 また、センスアンプの構成の一例
として、各センスアンプは、間隙とほぼ平行に配列され
るようにする。すなわち、間隙とほぼ平行に配列された
センスアンプにセンスアンプドライブが接続される。 さ
らに、各センスアンプとセンスアンプドライバ間の導電
距離を均一にすることで、導電距離の差によるセンスア
ンプの不良を防止することができる。この場合における
センスアンプドライバの構成の一例として、センスアン
プドライバは、各メモリセルとセンスアンプとの間にて
このセンスアンプとほぼ平行に配置されるようにする。
すなわち、各メモリセルとセンスアンプとの間にてこの
センスアンプとほぼ平行に配置されたセンスアンプドラ
イバが各センスアンプに接続される。
【００１２】センスアンプドライバは、各センスアンプ
を制御するものであれば良く、電源線や接地線の接続本
数に限定はないことから、センスアンプドライバの構成
の一例として、請求項２における発明は、上記請求項１
に記載の半導体記憶装置において、センスアンプドライ
バは、複数の電源線を並列に接続する構成としてある。
すなわち、複数の電源線が並列に接続されたセンスアン
プドライバがセンスアンプ列に配置される。従って、電
源線における抵抗値を低く押さえ、センスアンプドライ
バへの駆動電位の降下を低減させることとなる。
【００１３】センスアンプドライバの構成の別の一例と
して、請求項３における発明は、上記請求項１または請
求項２に記載の半導体記憶装置において、センスアンプ
ドライバは、複数の接地線を並列に接続する構成として
ある。すなわち、複数の接地線が並列に接続されたセン
スアンプドライバがセンスアンプ列に配置される。従っ
て、接地線における抵抗値を低く押さえ、センスアンプ
ドライバへの駆動電位の降下を低減させることとなる。
【００１４】また、センスアンプドライバの構成の別の
一例として、請求項４における発明は、上記請求項２ま
たは請求項３に記載の半導体記憶装置において、センス
アンプドライバは、互いに異なる数の電源線と接地線と
を接続する構成としてある。すなわち、各センスアン
プ、電源および接地における能力に応じて電源線と接地
線との割合を変更したセンスアンプドライバがセンスア
ンプ列に配置される。このように、電源線と接地線との
割合を変更することで、各センスアンプ、電源および接
地における能力を反映させて適正化を図ることができる
点で適例であるが、電源線と接地線との数が互いに異な
る場合に限定されるものではないため、電源線と接地線
との数を同じに設定することも可能である。
【００１５】また、センスアンプドライバの形状、配置
および数などは、少なくとも各センスアンプを制御する
ことができれば良いとの観点から限定されず、構成の一
例として、請求項５における発明は、上記請求項１〜請
求項４のいずれかに記載の半導体記憶装置において、セ
ンスアンプドライバは、複数のゲートに分割される構成
としてある。すなわち、複数のゲートに分割されたセン
スアンプドライバがセンスアンプ列に配置される。
【００１６】
【００１７】
【００１８】
【００１９】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にお
ける半導体記憶装置の概略構成をレイアウトイメージ図
により示している。
【００２０】半導体記憶装置には、センスアンプ列１０
を挟んで一対のメモルセル２０，３０が配置されてお
り、各メモリセル２０，３０の両脇には、サブワードド
ライバがそれぞれに配されている。センスアンプ列１０
は、メモリセル２０に隣接する電源側センスアンプドラ
イバ（ＳＡＰドライバ）１０ａと、メモリセル３０に隣
接する接地側センスアンプドライバ（ＳＡＮドライバ）
１０ｂと、電源側センスアンプドライバ１０ａと接地側
センスアンプドライバ１０ｂとの間に介在される複数の
センスアンプ１０ｃとを備えている。
【００２１】電源側センスアンプドライバ１０ａと接地
側センスアンプドライバ１０ｂとは、図２に示すよう
に、各メモリセル２０，３０の対向面とほぼ平行に配置
され、電源側センスアンプドライバ１０ａと接地側セン
スアンプドライバ１０ｂとは、各センスアンプ１０ｃに
それぞれ接続され、センスアンプ駆動電圧の供給が行わ
れている。なお、各メモリセル２０，３０は、所定の間
隔で配置されており、両メモリセル２０，３０の間に配
置されたセンスアンプ列１０は、ほぼ均一な幅で形成さ
れている。
【００２２】このため、センスアンプ列１０の幅が電源
側センスアンプドライバ１０ａおよび接地側センスアン
プドライバ１０ｂのゲート幅となる。電源側センスアン
プドライバ１０ａおよび接地側センスアンプドライバ１
０ｂの出力（ドレイン）とセンスアンプ列１０の各セン
スアンプ１０ｃのソースとは、互いに近い位置に配置さ
れており、直接接続されている。従って、電源側センス
アンプドライバ１０ａと接地側センスアンプドライバ１
０ｂとの間に従来のような電源側センスアンプ駆動線や
接地側センスアンプ駆動線が不要となり、電源側センス
アンプ駆動線および接地側センスアンプ駆動線にて生じ
ていた電気抵抗による駆動電位の降下を回避することが
可能となる。
【００２３】また、従来の電源側センスアンプ駆動線お
よび接地側センスアンプ駆動線を配置していた部位に電
源側センスアンプドライバ１０ａと接地側センスアンプ
ドライバ１０ｂとを配置することができるため、プロセ
ス微細化を阻害することがない。さらに、電源側センス
アンプドライバ１０ａおよび接地側センスアンプドライ
バ１０ｂの電源線４０および接地線５０は、メモリセル
２０，３０の幅内にて並列に複数配置されており、それ
ぞれが電源側センスアンプドライバ１０ａおよび接地側
センスアンプドライバ１０ｂに接続され、電源側センス
アンプドライバ１０ａおよび接地側センスアンプドライ
バ１０ｂの電源線４０および接地線５０における抵抗を
低下させている。
【００２４】電源線４０および接地線５０は、メモリセ
ル２０，３０が占める幅で配置されているため、チップ
ザイズに影響することなく、電源線４０および接地線５
０の実質的な導電幅を充分に取ることができ、その抵抗
による電位降下をまねくことがない。なお、電源線４０
および接地線５０は、ＹＳＷ（ビット線選択信号）間の
デットスペースを通すため、チップ面積の増大はなく、
センスアンプ列１０に各センスアンプドライバ１０ａ，
１０ｂを薄く配置すれば、センスアンプ列１０はメモリ
セル２０，３０に対して十分小さいので、センスアンプ
列１０にセンスアンプドライバ１０ａ，１０ｂを配置し
たチップ面積の増加を抑えることも可能となる。
【００２５】本実施形態では、センスアンプドライバ１
０ａ，１０ｂを１本のゲートで構成しているが、構成の
一例にすぎず、図３に示すように、センスアンプ列１０
で複数のゲート数に分割することも可能であり、分割し
た場合であっても同様の効果を得ることが可能となる。
また、ＹＳＷ間を通すセンスアンプドライバ１０ａ，１
０ｂの電源線４０および接地線５０の本数は必ずしも同
じである必要はなく、図４に示すように、センスアンプ
１０ｃ、電源および接地の能力に応じて割合を変えるこ
とにより適正化を図ることができる。
【００２６】次に、本実施形態における半導体記憶装置
の動作を説明する。センスアンプ駆動線がないため、電
源側センスアンプドライバ１０ａおよび接地側センスア
ンプドライバ１０ｂとセンスアンプ１０ｃとの間は低抵
抗で接続され、センス共通ノードの抵抗値が低減され
る。そして、電源側センスアンプ駆動線および接地側セ
ンスアンプ駆動線がなく、センスアンプドライバ１０
ａ，１０ｂに対してセンスアンプ列１０の各センスアン
プ１０ｃが分散配置されたことと等価となるため、セン
ス時の充放電電流は分散される。
【００２７】また、電源側センスアンプドライバ１０ａ
および接地側センスアンプドライバ１０ｂの電源線４０
および接地線５０を増加することにより、電源側センス
アンプドライバ１０ａおよび接地側センスアンプドライ
バ１０ｂの電源線４０および接地線５０における低抵抗
化が図られる。電源側センスアンプドライバ１０ａおよ
び接地側センスアンプドライバ１０ｂの電源線４０およ
び接地線５０は複数本で供給しているので、センス時の
充放電電流は集中しない。
【００２８】従って、電圧変動の小さいセンスアンプ駆
動電圧をセンスアンプ１０ｃへ供給することとなり、セ
ンスアンプ駆動電圧の電圧降下が低減され、センススピ
ードが高速化する。このように、センスアンプ列１０に
配置された電源側センスアンプドライバ１０ａと接地側
センスアンプドライバ１０ｂとは、各センスアンプ１０
ｃにそれぞれ接続され、センスアンプ駆動電圧が供給さ
れているため、チップサイズを増大させることなく、セ
ンススピードを高速化することが可能となる。
【００２９】
【発明の効果】以上説明したように本発明は、チップサ
イズを増大させることなく、センススピードを高速化す
ることの可能な半導体記憶装置を提供することができ
る。また、請求項２における発明によれば、電源線にお
ける抵抗値を低く押さえ、センスアンプドライバへの駆
動電位の降下を低減させることができる。
【００３０】さらに、請求項３における発明によれば、
接地線における抵抗値を低く押さえ、センスアンプドラ
イバへの駆動電位の降下を低減させることができる。さ
らに、請求項４における発明によれば、各センスアン
プ、電源および接地における能力を反映させて適正化を
図ることができる。
【００３１】さらに、請求項５における発明によれば、
センスアンプドライバの配置効率を向上させることがで
きる。さらに、請求項６における発明によれば、メモリ
セルの幅という広い空間を利用することで、電源線の導
電幅を十分確保してプロセスの微細化を図ることができ
る。
【００３２】さらに、請求項７における発明によれば、
各センスアンプとセンスアンプドライバ間の導電距離を
均一にすることで、導電距離の差によるセンスアンプの
不良を防止することができる。さらに、請求項８におけ
る発明によれば、各センスアンプとセンスアンプドライ
バ間の導電距離を均一にすることで、導電距離の差によ
るセンスアンプの不良を防止することができる。
【図面の簡単な説明】
【図１】本実施形態における半導体記憶装置の概略構成
を示すレイアウトイメージ図である。
【図２】センスアンプ列の構成を示す平面図である。
【図３】センスアンプ列で複数のゲート数に分割した際
の状況を示す平面図である。
【図４】センスアンプドライバにおける電源線と接地線
との割合を変えた際の状況を示す平面図である。
【図５】従来例における半導体記憶装置の概略構成を示
すレイアウトイメージ図である。
【図６】従来例におけるセンスアンプ列の構成を示す平
面図である。
【符号の説明】
１０ センスアンプ列 １０ａ 電源側センスアンプドライバ １０ｂ 接地側センスアンプドライバ １０ｃ センスアンプ ２０，３０ メモルセル ４０ 電源線 ５０ 接地線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福造 幸雄 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 小原 隆 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 越川 康二 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 長南 徹 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 松原 靖 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 三藤 英樹 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 平11−135744（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 G11C 11/401 G11C 11/41 G11C 16/06 H01L 27/108

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数個のセンスアンプを配列したセンス
    アンプ列と、各センスアンプを制御するセンスアンプド
    ライバとを備える半導体記憶装置において、上記センスアンプ列は、互いに隣接するメモリセル間に
    形成されたほぼ帯形状の間隙に配置され、複数個の各セ
    ンスアンプが上記間隙とほぼ平行に配列されるととも
    に、 上記センスアンプドライバは、上記センスアンプ列の、
    各メモリセルとセンスアンプとの間にてこのセンスアン
    プとほぼ平行に配置されることにより、 上記センスアンプドライが、上記複数の 各センスアンプ
    と、駆動線を介することなく直接に接続されることを特
    徴とする半導体記憶装置。
  2. 【請求項２】 上記請求項１に記載の半導体記憶装置に
    おいて、 上記センスアンプドライバは、複数の電源線を並列に接
    続することを特徴とする半導体記憶装置。
  3. 【請求項３】 上記請求項１または請求項２に記載の半
    導体記憶装置において、 上記センスアンプドライバは、複数の接地線を並列に接
    続することを特徴とする半導体記憶装置。
  4. 【請求項４】 上記請求項２または請求項３に記載の半
    導体記憶装置において、 上記センスアンプドライバは、互いに異なる数の電源線
    と接地線とを接続することを特徴とする半導体記憶装
    置。
  5. 【請求項５】 上記請求項１〜請求項４のいずれかに記
    載の半導体記憶装置において、 上記センスアンプドライバは、複数のゲートに分割され
    ることを特徴とする半導体記憶装置。
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