JPH03203892A - 半導体メモリ装置のワードラインドライバ配置方法 - Google Patents
半導体メモリ装置のワードラインドライバ配置方法Info
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- JPH03203892A JPH03203892A JP2096598A JP9659890A JPH03203892A JP H03203892 A JPH03203892 A JP H03203892A JP 2096598 A JP2096598 A JP 2096598A JP 9659890 A JP9659890 A JP 9659890A JP H03203892 A JPH03203892 A JP H03203892A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims description 12
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置においてワードライントライ
バを配置する方法に係るものである。
バを配置する方法に係るものである。
［従来の技術］
半導体メモリ装置の集積度が高くなるにつれて、レイア
ウトするときのデザインルールはより精密化されてきた
。したがって、半導体メモリ装置の高集積化により発生
する各種の問題点を解決するために、基本的な素子の特
性を改良するとか電力消費を減らして全体的な動作効率
を改善させなければならないという課題の外に、制限さ
れた面積内でより効率的なレイアウトを達成するために
単一チップ内に内装された各種構成要素の配置について
の考慮が必要となる。特に、半導体メモリ装置において
は多数のデコーダが内装されるが、前記デコーダはメモ
リアレイの集積度が高ければ高い程内装されるデコーダ
の数が増加してレイアウト上で相当な制限を与えること
になる。
ウトするときのデザインルールはより精密化されてきた
。したがって、半導体メモリ装置の高集積化により発生
する各種の問題点を解決するために、基本的な素子の特
性を改良するとか電力消費を減らして全体的な動作効率
を改善させなければならないという課題の外に、制限さ
れた面積内でより効率的なレイアウトを達成するために
単一チップ内に内装された各種構成要素の配置について
の考慮が必要となる。特に、半導体メモリ装置において
は多数のデコーダが内装されるが、前記デコーダはメモ
リアレイの集積度が高ければ高い程内装されるデコーダ
の数が増加してレイアウト上で相当な制限を与えること
になる。
一般的に半導体メモリ装置において、ワードラインドラ
イバは、選択されたロウアドレスデコーダでロウアドレ
ス信号を受けて発生する信号を受け、所定のワードライ
ンを選択するのに必要なワードライン駆動電圧を前記該
当ワードラインに印加する役割をする。
イバは、選択されたロウアドレスデコーダでロウアドレ
ス信号を受けて発生する信号を受け、所定のワードライ
ンを選択するのに必要なワードライン駆動電圧を前記該
当ワードラインに印加する役割をする。
第１図には前記ワードラインドライバが図示された従来
の半導体メモリアレイが図示されている。前記第１図の
メモリセルアレイは、各々のセンスアンプと一対ずつ連
結された多数のワードライン（ＢＬ、−ＢＬｊ）と、前
記ビットライン（ＢＬ、〜ＢＬ、）と直交して配列され
た多数のワードライン（ＷＬ、〜ＷＬｎ）と、前記ワー
ドライン（ＷＬＯＮＷＬｎ）及びビットライン（ＢＬｏ
”ＢＬａ）と接続して形成されたメモリセルと、前記ワ
ードラインと連結されたワードラインドライバｌとから
構成されている。
の半導体メモリアレイが図示されている。前記第１図の
メモリセルアレイは、各々のセンスアンプと一対ずつ連
結された多数のワードライン（ＢＬ、−ＢＬｊ）と、前
記ビットライン（ＢＬ、〜ＢＬ、）と直交して配列され
た多数のワードライン（ＷＬ、〜ＷＬｎ）と、前記ワー
ドライン（ＷＬＯＮＷＬｎ）及びビットライン（ＢＬｏ
”ＢＬａ）と接続して形成されたメモリセルと、前記ワ
ードラインと連結されたワードラインドライバｌとから
構成されている。
［発明が解決しようとしている課題］
しかしながら、前記メモリセルアレイでは、ロウアドレ
スデコーダと連結されたワードラインドライバ１が一方
の周縁部に位置するので、前記部分においての密度が大
きくなる。従って、ワードラインドライバ１の間の間隔
を維持すると全体のレイアウト面積を増加させる。また
、制限された面積内でレイアウトをしなければならない
場合には、パターン形成が複雑になり難しくなる。
スデコーダと連結されたワードラインドライバ１が一方
の周縁部に位置するので、前記部分においての密度が大
きくなる。従って、ワードラインドライバ１の間の間隔
を維持すると全体のレイアウト面積を増加させる。また
、制限された面積内でレイアウトをしなければならない
場合には、パターン形成が複雑になり難しくなる。
したがって、本発明の目的は半導体チップの制限された
面積でより余裕のあるレイアウトマージン（ｌａｙｏｕ
ｔ ｍａｒｇｉｎ）を確保しつるワードラインドライバ
の配列方法を提供することにある。
面積でより余裕のあるレイアウトマージン（ｌａｙｏｕ
ｔ ｍａｒｇｉｎ）を確保しつるワードラインドライバ
の配列方法を提供することにある。
［課題を解決するための手段］
前記本発明の目的を達成するために、本発明の半導体メ
モリ装置のワードラインドライバ配置方法は、ワードラ
インドライバが前記半導体メモリ装置のセルアレイの両
側にほぼ同数に分かれて配列されることを特徴とする。
モリ装置のワードラインドライバ配置方法は、ワードラ
インドライバが前記半導体メモリ装置のセルアレイの両
側にほぼ同数に分かれて配列されることを特徴とする。
［実施例］
以下、添付図面を参照して本発明の詳細な説明する。
第２図は本発明によりワードラインドライバを構成した
メモリセルアレイの一実施例を図示したものである。
メモリセルアレイの一実施例を図示したものである。
前記第２図においては、各々のセンスアンプに各一対ず
つ連結された多数のビットライン（Ｂ Ｌ ｏ 〜Ｂ
Ｌ Ｊ）と、前記ビットライン（Ｂ Ｌ Ｏ〜ＢＬＪ）
及びワードライン（ＷＬ０〜ｗＬｎ）と接続されている
メモリセルとから構成されたメモリセルアレイが図示さ
れている。また、前記メモリセルアレイには、ワードラ
インの上下に連結されたワードラインドライバ１０が配
置されている。前記ワードラインドライバ１ｏは、前記
メモリセルアレイのワードライン数が２″本である場合
に２ｋ本（ｎ ＞ ｋ≧Ｏ；ｎ、には定数）のワードラ
インの各々に連結されて各々反対側に、即ちジグザグ形
態に配列されている。言い換えれば、ワードライン２ｋ
本を駆動する同数のワードラインドライバが２ｋ本を単
位にメモリセルアレイの両側に交互に置かれるようにな
っていて、全体的にはワードラインドライバ１０がアレ
イの両側に同数配列されたものである。
つ連結された多数のビットライン（Ｂ Ｌ ｏ 〜Ｂ
Ｌ Ｊ）と、前記ビットライン（Ｂ Ｌ Ｏ〜ＢＬＪ）
及びワードライン（ＷＬ０〜ｗＬｎ）と接続されている
メモリセルとから構成されたメモリセルアレイが図示さ
れている。また、前記メモリセルアレイには、ワードラ
インの上下に連結されたワードラインドライバ１０が配
置されている。前記ワードラインドライバ１ｏは、前記
メモリセルアレイのワードライン数が２″本である場合
に２ｋ本（ｎ ＞ ｋ≧Ｏ；ｎ、には定数）のワードラ
インの各々に連結されて各々反対側に、即ちジグザグ形
態に配列されている。言い換えれば、ワードライン２ｋ
本を駆動する同数のワードラインドライバが２ｋ本を単
位にメモリセルアレイの両側に交互に置かれるようにな
っていて、全体的にはワードラインドライバ１０がアレ
イの両側に同数配列されたものである。
前記のようなワードラインドライバ１０の配列は、従来
のワードラインドライバの配置よりメモリセルアレイ全
体のレイアウト面で間隔（Ｐｉｔｃｈ）が増加したので
その余裕度が増大したことが分かる。
のワードラインドライバの配置よりメモリセルアレイ全
体のレイアウト面で間隔（Ｐｉｔｃｈ）が増加したので
その余裕度が増大したことが分かる。
前記本発明の実施例においてはワードラインドライバの
配列方法についてのみ言及したが、ロウアドレスデコー
ダの配列問題も前記ワードラインドライバ配列により適
切な運用が可能なものとなる。
配列方法についてのみ言及したが、ロウアドレスデコー
ダの配列問題も前記ワードラインドライバ配列により適
切な運用が可能なものとなる。
例えば、第１にロウアドレスデコーダを前記ワードライ
ンドライバのように分かれて配列して、前記ワードライ
ンドライバを駆動させる方法であり、第２はロウアドレ
スデコーダは前記ワードラインドライバが位置した両面
中の一面に従前のように位置されるようにし、ロウアド
レスデコーダの反対の方に位置したワードラインドライ
バにはロウアドレスデコーダの出力線路をワードライン
方向に配置して前記反対の方に位置したワードラインド
ライバを駆動させる方法である。
ンドライバのように分かれて配列して、前記ワードライ
ンドライバを駆動させる方法であり、第２はロウアドレ
スデコーダは前記ワードラインドライバが位置した両面
中の一面に従前のように位置されるようにし、ロウアド
レスデコーダの反対の方に位置したワードラインドライ
バにはロウアドレスデコーダの出力線路をワードライン
方向に配置して前記反対の方に位置したワードラインド
ライバを駆動させる方法である。
［発明の効果］
上述のように、本発明はワードラインドライバを半導体
メモリ装置のセルアレイの両側に同一数に分割して配列
することによって、全体的なメモリセルアレイのレイア
ウトの余裕度を増大させパターン形式を容易にする利点
がある。
メモリ装置のセルアレイの両側に同一数に分割して配列
することによって、全体的なメモリセルアレイのレイア
ウトの余裕度を増大させパターン形式を容易にする利点
がある。
第１図は従来の半導体メモリ装置の構成図、第２図は本
発明による半導体メモリ装置の構成図である。 図中、 ＷＬ。 ・・・ワードライン、 Ｌｋ ・・・ビット ライン、 Ｏ・・・ワードラインドライバである。 特 許 出 願 人 サムソン・エレク トロニクス カンパニー・ リミテッ ド ７−ｉコ Ｆ Ｉ Ｇ。
発明による半導体メモリ装置の構成図である。 図中、 ＷＬ。 ・・・ワードライン、 Ｌｋ ・・・ビット ライン、 Ｏ・・・ワードラインドライバである。 特 許 出 願 人 サムソン・エレク トロニクス カンパニー・ リミテッ ド ７−ｉコ Ｆ Ｉ Ｇ。
Claims (4)
- （１）複数のワードラインと該ワードラインと連結され
たワードラインドライバと該ワードラインドライバを駆
動させるためのロウアドレスデコーダとを具備する半導
体メモリ装置において、 前記ワードラインドライバが前記半導体メモリ装置のセ
ルアレイの両側にほぼ同数分かれて配列されることを特
徴とする半導体メモリ装置のワードラインドライバ配置
方法。 - （２）前記半導体メモリ装置のセルアレイ全体のワード
ラインの本数が２＾ｎ本である場合に、２＾ｋ本（ｎ＞
ｋ≧０；ｎ、ｋは定数）のワードラインを駆動させる同
数のワードラインドライバを一つの単位として、前記セ
ルアレイの両側に交互に配列することを特徴とする請求
項第１項記載の半導体メモリ装置のワードラインドライ
バ配置方法。 - （３）前記ワードラインドライバを前記半導体メモリ装
置のセルアレイの両側に同数に分かれて配列し、前記ワ
ードラインドライバを駆動させる前記ロウアドレスデコ
ーダを前記ワードラインドライバと一緒に前記半導体メ
モリ装置のセルアレイの両側に同数に配列することを特
徴する請求項第１項記載の半導体メモリ装置のワードラ
インドライバ配置方法。 - （４）前記ワードラインドライバを前記半導体メモリ装
置のセルアレイの両側に同数に分かれて配列し、前記ワ
ードラインドライバを駆動させる前記ロウアドレスデコ
ーダを前記ワードラインドライバが位置された両面中の
一方の側のみに位置するようにし、前記ロウアドレスデ
コーダと反対の方にあるワードラインドライバには前記
ロウアドレスデコーダの出力線路をワードラインとほぼ
平行な方向に配置して、前記ロウアドレスデコーダは反
対の方にあるワードラインドライバを駆動させることを
特徴する請求項第１項に記載の半導体メモリ装置のワー
ドラインドライバ配置方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20104/1989 | 1989-12-29 | ||
| KR1019890020104A KR930001738B1 (ko) | 1989-12-29 | 1989-12-29 | 반도체 메모리장치의 워드라인 드라이버 배치방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203892A true JPH03203892A (ja) | 1991-09-05 |
Family
ID=19294145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096598A Pending JPH03203892A (ja) | 1989-12-29 | 1990-04-13 | 半導体メモリ装置のワードラインドライバ配置方法 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH03203892A (ja) |
| KR (1) | KR930001738B1 (ja) |
| CN (1) | CN1052965A (ja) |
| DE (1) | DE4005990A1 (ja) |
| FR (1) | FR2656727A1 (ja) |
| GB (1) | GB2239540A (ja) |
| IT (1) | IT1241519B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270490A (zh) * | 2011-03-29 | 2011-12-07 | 西安华芯半导体有限公司 | 一种大容量dram芯片存储阵列结构 |
| WO2016018328A1 (en) | 2014-07-31 | 2016-02-04 | Hewlett-Packard Development Company, L.P. | Crossbar arrays with shared drivers |
| CN112464502B (zh) * | 2020-12-28 | 2022-02-01 | 芯天下技术股份有限公司 | 优化加快存储器仿真验证方法、装置、存储介质和终端 |
| CN116264087A (zh) | 2021-12-15 | 2023-06-16 | 长鑫存储技术有限公司 | 存储器 |
| CN116264089A (zh) | 2021-12-15 | 2023-06-16 | 长鑫存储技术有限公司 | 存储器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167193A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01119987A (ja) * | 1987-11-04 | 1989-05-12 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059677B2 (ja) * | 1981-08-19 | 1985-12-26 | 富士通株式会社 | 半導体記憶装置 |
| JPS59124092A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | メモリ装置 |
| US4700328A (en) * | 1985-07-11 | 1987-10-13 | Intel Corporation | High speed and high efficiency layout for dram circuits |
| JP2547615B2 (ja) * | 1988-06-16 | 1996-10-23 | 三菱電機株式会社 | 読出専用半導体記憶装置および半導体記憶装置 |
-
1989
- 1989-12-29 KR KR1019890020104A patent/KR930001738B1/ko not_active IP Right Cessation
-
1990
- 1990-02-22 GB GB9004056A patent/GB2239540A/en not_active Withdrawn
- 1990-02-26 DE DE4005990A patent/DE4005990A1/de not_active Withdrawn
- 1990-02-28 FR FR9002487A patent/FR2656727A1/fr active Pending
- 1990-04-13 JP JP2096598A patent/JPH03203892A/ja active Pending
- 1990-07-31 IT IT48184A patent/IT1241519B/it active IP Right Grant
- 1990-07-31 CN CN90106620A patent/CN1052965A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167193A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01119987A (ja) * | 1987-11-04 | 1989-05-12 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| IT9048184A0 (it) | 1990-07-31 |
| CN1052965A (zh) | 1991-07-10 |
| FR2656727A1 (fr) | 1991-07-05 |
| IT9048184A1 (it) | 1992-01-31 |
| DE4005990A1 (de) | 1991-07-11 |
| GB9004056D0 (en) | 1990-04-18 |
| KR910013263A (ko) | 1991-08-08 |
| GB2239540A (en) | 1991-07-03 |
| KR930001738B1 (ko) | 1993-03-12 |
| IT1241519B (it) | 1994-01-17 |
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