JPS60167193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60167193A JPS60167193A JP59020864A JP2086484A JPS60167193A JP S60167193 A JPS60167193 A JP S60167193A JP 59020864 A JP59020864 A JP 59020864A JP 2086484 A JP2086484 A JP 2086484A JP S60167193 A JPS60167193 A JP S60167193A
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- Japan
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- word line
- transistor
- line drive
- circuit
- word
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ワード線ドライブ回路及びロウ・デコーダの
配置を改良したダイナミック・ランダム・アクセス・メ
モリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）を有する半導体記憶装置に関
する。
配置を改良したダイナミック・ランダム・アクセス・メ
モリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）を有する半導体記憶装置に関
する。
従来技術と問題点
第１図は従来のＤＲＡＭに於ける主たる回路の配置を表
す要部ブロック図である。
す要部ブロック図である。
図に於いて、１及び２はメモリ・セル・アレイ、３及び
４はワード線ドライブ回路、５及び６はロウ・デコーダ
、７はセンス増幅器及びカラム・デコーダをそれぞれ示
している。
４はワード線ドライブ回路、５及び６はロウ・デコーダ
、７はセンス増幅器及びカラム・デコーダをそれぞれ示
している。
図から判るように、従来、ワード線を動作させるには、
メモリ・セル・アレイ１或いは２の一端に配置されたワ
ード線ドライブ回路３或いは４とロウ・デコーダ５或い
は６とを用いている。
メモリ・セル・アレイ１或いは２の一端に配置されたワ
ード線ドライブ回路３或いは４とロウ・デコーダ５或い
は６とを用いている。
第２図は第１図に見られるメモリ・セル・アレイ１或い
は２に於ける１本のワード線に関連する回路を表す要部
回路図である。
は２に於ける１本のワード線に関連する回路を表す要部
回路図である。
図に於いて、Ｑ□乃至Ｑｌｌ、ｌはロウ・デコーダのア
ドレス用トランジスタ、Ｑｌはロウ・デコーダのブリ・
チャージ用トランジスタ、Ｑ２はワード線ドライブ用ト
ランジスタのゲートをプートストラップするアイソレー
タ、Ｑ３はワード線ドライブ回路を構成するワード線ド
ライブ用トランジスタ（Ｑ３とＱ２でワード線ドライブ
回路を構成する） 、ＭＣＡはメモリ・セル・アレイ、
ＷＬはワード線、ＷＣＣはワード線クランプ回路、φ１
はロウ系リセット・クロック信号、φ■はワード線ドラ
イブ・クロック信号、ＶＣＣは正側電源レベルをそれぞ
れ示している。
ドレス用トランジスタ、Ｑｌはロウ・デコーダのブリ・
チャージ用トランジスタ、Ｑ２はワード線ドライブ用ト
ランジスタのゲートをプートストラップするアイソレー
タ、Ｑ３はワード線ドライブ回路を構成するワード線ド
ライブ用トランジスタ（Ｑ３とＱ２でワード線ドライブ
回路を構成する） 、ＭＣＡはメモリ・セル・アレイ、
ＷＬはワード線、ＷＣＣはワード線クランプ回路、φ１
はロウ系リセット・クロック信号、φ■はワード線ドラ
イブ・クロック信号、ＶＣＣは正側電源レベルをそれぞ
れ示している。
この回路に於いて、選択されたワード線では、該ワード
線にトランジスタＱ３を介して高レベルのワード線ドラ
イブ・クロック信号φ。が与えられことに依ワて駆動さ
れる。勿論、この場合、クランプ回路ＷＣＣはワード線
から実質的に切り離された状態になっている。
線にトランジスタＱ３を介して高レベルのワード線ドラ
イブ・クロック信号φ。が与えられことに依ワて駆動さ
れる。勿論、この場合、クランプ回路ＷＣＣはワード線
から実質的に切り離された状態になっている。
また、非選択のワード線では、トランジスタＱＤ１乃至
Ｑ。の何れかが導通し、トランジスタＱ３のゲートを接
地レベルに引き下げるので、ワード線ドライブ・クロッ
ク信号φ１が立ち上がっても、トランジスタＱ３が導通
ずることはなく、従って、ワード線が駆動されることも
ない。
Ｑ。の何れかが導通し、トランジスタＱ３のゲートを接
地レベルに引き下げるので、ワード線ドライブ・クロッ
ク信号φ１が立ち上がっても、トランジスタＱ３が導通
ずることはなく、従って、ワード線が駆動されることも
ない。
ところで、第１図及び第２図に見られるようなりＲＡＭ
に於いて、高集積化が進み、メモリ・セルの寸法が小さ
くなると、ワード線ドライブ用トランジスタ等の周辺回
路に於ける各寸法パターンも小さくなる。
に於いて、高集積化が進み、メモリ・セルの寸法が小さ
くなると、ワード線ドライブ用トランジスタ等の周辺回
路に於ける各寸法パターンも小さくなる。
然しなから、各トランジスタが小型化されてゲートが短
くなり、同じバイアス電圧を印加しても流れる得る電流
量は増加してゆくのに対し、トランジスタのソース及び
ドレイン等の拡散領域はそのシート抵抗が変化しない限
り抵抗値は不変であり、また、ソース及びドレインの拡
散領域幅がフィールドに対するゲートのマスク合わせず
れに依って変わり得ることを考慮し、ある程度の寸法マ
ージンを与えようとすると、そのソース及びドレインの
拡散領域幅はメモリ・セルを小型化できる程には小型化
することができず、その結果、ワード線のピッチがメモ
リ・セル自体の寸法ではなくて、ワード線ドライブ用ト
ランジスタの寸法で制限を受けることになる。尚、ワー
ド線ドライブ用トランジスタはメモリの周辺回路を構成
するトランジスタのなかでは大型の部類に属する。
くなり、同じバイアス電圧を印加しても流れる得る電流
量は増加してゆくのに対し、トランジスタのソース及び
ドレイン等の拡散領域はそのシート抵抗が変化しない限
り抵抗値は不変であり、また、ソース及びドレインの拡
散領域幅がフィールドに対するゲートのマスク合わせず
れに依って変わり得ることを考慮し、ある程度の寸法マ
ージンを与えようとすると、そのソース及びドレインの
拡散領域幅はメモリ・セルを小型化できる程には小型化
することができず、その結果、ワード線のピッチがメモ
リ・セル自体の寸法ではなくて、ワード線ドライブ用ト
ランジスタの寸法で制限を受けることになる。尚、ワー
ド線ドライブ用トランジスタはメモリの周辺回路を構成
するトランジスタのなかでは大型の部類に属する。
発明の目的
本発明は、ワード線ドライブ用トランジスタのレイアウ
ト・ピッチをワード線ピッチの倍に採ることが可能であ
るようにし、それ等のピンチが相互に影響し合って半導
体記憶装置の高集積化を妨げていることを軽減しようと
する。
ト・ピッチをワード線ピッチの倍に採ることが可能であ
るようにし、それ等のピンチが相互に影響し合って半導
体記憶装置の高集積化を妨げていることを軽減しようと
する。
発明の構成
本発明の半導体記憶装置では、メモリ・セル・パ゛ ア
レイに於けるワード線方向の両端にワード線１本毎にそ
れぞれ交互に設置されて全ワード線の一部をドライブす
るワード線ドライブ回路及び残りをドライブするワード
線ドライブ回路を有してなる構成を採っている。
レイに於けるワード線方向の両端にワード線１本毎にそ
れぞれ交互に設置されて全ワード線の一部をドライブす
るワード線ドライブ回路及び残りをドライブするワード
線ドライブ回路を有してなる構成を採っている。
このような構成に依り、有限ではあるが、ワー゛ド線ピ
ッチをワード線ドライブ用トランジスタの大きさに影響
されることなく設定したり、ワード線ドライブ用トラン
ジスタの大きさをワード線ピＣチに影響されることなく
設定することが可能となる。
ッチをワード線ドライブ用トランジスタの大きさに影響
されることなく設定したり、ワード線ドライブ用トラン
ジスタの大きさをワード線ピＣチに影響されることなく
設定することが可能となる。
発明の実施例
第３図は本発明一実施例を表す要部ブロック図である。
図に於いて、１１はメモリ・セル・アレイ、１２はセン
ス増幅器、１３はカラム・デコーダ、１４はワード線ド
ライブ・クロック信号発生器、１５はブリ・デコーダ、
１６及び１７はロウ・デコーダ、１Ｂはワード線ドライ
ブ用トランジスタのゲートをブートストランプするアイ
ソレータ用トランジスタ、１９はワード線ドライブ用ト
ランジスタ（１９と１８とでワード線ドライブ回路を構
成する）、２０乃至２２はワード線りランプ回路を構成
するトランジスタ、２３はワード線ドライブ用トランジ
スタのゲートをブートストラップするアイソレータ用ト
ランジスタ、２４はワード線ドライブ用トランジスタ（
２４と２３とでワード線ドライブ回路をｉ成する）、２
５乃至２７はワード線りランプ回路を構成するトランジ
スタ、２８はワード線ドライブ用トランジスタのゲート
をブートストラップするアイソレータ用トランジス −
タ、２９はワード線ドライブ用トランジスタ（２９と２
８とでワード線ドライブ回路を構成する）、３０乃至３
２はワード線りランプ回路を構成するトランジスタ、３
３はワ゛−ド線ドライブ用トランジスタのゲートをブー
トストラップするアイソレ−タ用トランジスタ、３４は
ワード線ドライブ用トランジスタ（３４と３３とでワー
ド線ドライブ回路を構成する）、３５乃至３７はワード
線クランプ回路を構成するトランジスタ、３８乃至４１
はリセット回路を構成するトランジスタ、ＷＬはワード
線、ＡＯ乃至ＡＯはロウ・アドレス信号、ＲＡＳはロウ
・アドレス・ストローブ（ｒｏｗａｄｄｒｅｓｓ ５ｔ
ｒｏｂｅ）信号、φ０はワード線ドライブ・クロック信
号、φヮはロウ系リセット・クロック信号をそれぞれ示
している。
ス増幅器、１３はカラム・デコーダ、１４はワード線ド
ライブ・クロック信号発生器、１５はブリ・デコーダ、
１６及び１７はロウ・デコーダ、１Ｂはワード線ドライ
ブ用トランジスタのゲートをブートストランプするアイ
ソレータ用トランジスタ、１９はワード線ドライブ用ト
ランジスタ（１９と１８とでワード線ドライブ回路を構
成する）、２０乃至２２はワード線りランプ回路を構成
するトランジスタ、２３はワード線ドライブ用トランジ
スタのゲートをブートストラップするアイソレータ用ト
ランジスタ、２４はワード線ドライブ用トランジスタ（
２４と２３とでワード線ドライブ回路をｉ成する）、２
５乃至２７はワード線りランプ回路を構成するトランジ
スタ、２８はワード線ドライブ用トランジスタのゲート
をブートストラップするアイソレータ用トランジス −
タ、２９はワード線ドライブ用トランジスタ（２９と２
８とでワード線ドライブ回路を構成する）、３０乃至３
２はワード線りランプ回路を構成するトランジスタ、３
３はワ゛−ド線ドライブ用トランジスタのゲートをブー
トストラップするアイソレ−タ用トランジスタ、３４は
ワード線ドライブ用トランジスタ（３４と３３とでワー
ド線ドライブ回路を構成する）、３５乃至３７はワード
線クランプ回路を構成するトランジスタ、３８乃至４１
はリセット回路を構成するトランジスタ、ＷＬはワード
線、ＡＯ乃至ＡＯはロウ・アドレス信号、ＲＡＳはロウ
・アドレス・ストローブ（ｒｏｗａｄｄｒｅｓｓ ５ｔ
ｒｏｂｅ）信号、φ０はワード線ドライブ・クロック信
号、φヮはロウ系リセット・クロック信号をそれぞれ示
している。
図から判るように、本実施例では、メモリ・セル・アレ
イ１１に於けるワード線方向の両端にロウ・デコーダ１
６及び１７が配置されている。
イ１１に於けるワード線方向の両端にロウ・デコーダ１
６及び１７が配置されている。
ワード線ＷＬに対処ては、ロウ・デコーダに近い側にワ
ード線ドライブ回路（例えば、トランジスタＩ８及び１
９で構成される）及びワード線クランプ回路（例えばト
ランジスタ２ｏ乃至２２で構成される）が配置され、ま
た、ロウ・デコーダから離れた側（ワード線終端側）に
はリセット回路（例えばトランジスタ４０で構成される
）が配置されている。尚、ワード線クランプ回路は、対
応するワード線がリセット期間中、即ち、ロウ系リセッ
ト・クロック信号φ８が高レベルにあって非選択軟部に
ある場合、そのワード線を接地レベルにクランプする。
ード線ドライブ回路（例えば、トランジスタＩ８及び１
９で構成される）及びワード線クランプ回路（例えばト
ランジスタ２ｏ乃至２２で構成される）が配置され、ま
た、ロウ・デコーダから離れた側（ワード線終端側）に
はリセット回路（例えばトランジスタ４０で構成される
）が配置されている。尚、ワード線クランプ回路は、対
応するワード線がリセット期間中、即ち、ロウ系リセッ
ト・クロック信号φ８が高レベルにあって非選択軟部に
ある場合、そのワード線を接地レベルにクランプする。
また、リセット回路は、前記リセット期間中、ワード線
を接地し、その放電を促進する。
を接地し、その放電を促進する。
ロウ・アドレス信号はＡＯ〜Ａ９まで１０ビツトの場合
を例示している。
を例示している。
ロウ・デコーダ１６及び１７にはＡ２〜Ａ９までの８ビ
ツトが与えられ、アドレス信号ＡＯ及びＡＩはブリ・デ
コーダ１５に加えるようになっていて、ワード線ドライ
ブ・クロック信号φｗｎを４本のワードｉＷＬに対しφ
、□、φＨＤ＊＋ φＷＤ３＋φ、ＩＤ、として振り分
ける役目を果している。
ツトが与えられ、アドレス信号ＡＯ及びＡＩはブリ・デ
コーダ１５に加えるようになっていて、ワード線ドライ
ブ・クロック信号φｗｎを４本のワードｉＷＬに対しφ
、□、φＨＤ＊＋ φＷＤ３＋φ、ＩＤ、として振り分
ける役目を果している。
そのようにする理由は、ロウ・デコーダ１Ｇ及び１７は
、４本のワード線ＷＬに対するワード線ドライブ回路を
同時に選択する構成になっている為、その内の１本を特
定する必要があり、それをロウ・アドレス信号ＡＯ及び
ＡＩでデコードする−−−−−−− ようにしているものである。
、４本のワード線ＷＬに対するワード線ドライブ回路を
同時に選択する構成になっている為、その内の１本を特
定する必要があり、それをロウ・アドレス信号ＡＯ及び
ＡＩでデコードする−−−−−−− ようにしているものである。
前記したところから理解できるように、本発明、 に於
いては、１本のワード線に対処するワード線ドライブ回
路、ワード線クランプ回路、ワード線リセット回路等は
ワード線２本分のピッチのなかに収めれば良い。
いては、１本のワード線に対処するワード線ドライブ回
路、ワード線クランプ回路、ワード線リセット回路等は
ワード線２本分のピッチのなかに収めれば良い。
発明−の効果
本発明の記憶装置では、メモリ・セル・アレイに於ける
ワード線方向の両端にワード線１本毎にそれぞれ交互に
設置されて全ワード線の一部をドライブするワード線ド
ライブ回路及び残りをドライブするワード線ドライブ回
路を有してなる構成を採っている。
ワード線方向の両端にワード線１本毎にそれぞれ交互に
設置されて全ワード線の一部をドライブするワード線ド
ライブ回路及び残りをドライブするワード線ドライブ回
路を有してなる構成を採っている。
従って、高集積化の為、ワード線のピッチを狭くしたり
、また、多数のメモリ・セルが接続された長大なワード
線を駆動する為にワード線ドライブ用トランジスタを大
型にしても、１本のワード線に対処するワード線ドライ
ブ回路はワード線２本分のピッチの範囲に形成すれば良
いから、充分に余裕を持ったパターンにすることができ
る。４
、また、多数のメモリ・セルが接続された長大なワード
線を駆動する為にワード線ドライブ用トランジスタを大
型にしても、１本のワード線に対処するワード線ドライ
ブ回路はワード線２本分のピッチの範囲に形成すれば良
いから、充分に余裕を持ったパターンにすることができ
る。４
第１図は従来のＤＲＡＭに於ける主たる回路の配置を表
す要部ブロック図、第２図は第１図に見られるメモリ・
セル・アレイに於ける１本のワード線に関連する回路を
示す要部回路図、第３図は本発明一実施例を説明する為
の要部回路図をそれぞれ表している。 図に於いて、１１はメモリ・セル・アレイ、１２はセン
ス増幅器、１３はカラム・デコーダ、１４はワード線ド
ライブ・クロック信号発生器、工５はブリ・デコーダ、
１６及び１７はロウ・デコーダ、１８はワード線ドライ
ブ用トランジスタのゲートをプートストラップするアイ
ソレータ用トランジスタ、１９はワード線ドライブ用ト
ランジスタ（１９と１８とでワード線ドライブ回路を構
成する）、２０乃至２２はワード線クランプ回路を構成
するトランジスタ、２３はワード線ドライブ用トランジ
スタのゲートをプートストランプするアイソレータ用ト
ランジスタ、２４はワード線ドライブ用トランジスタ（
２４と２３とでワード線ドライブ回路を構成する）、２
５乃至２７はワード線りランプ回路を構成するトランジ
スタ、２８はワード線ドライブ用トランジスタのゲート
をブートストラップするアイソレータ用トランジスタ、
２９はワード線ドライブ用トランジスタ（２９と２８と
でワード線ドライブ回路を構成する）、３０乃至３２は
ワード線りランプ回路を構成するトランジスタ、３３は
ワード線ドライブ用トランジスタのゲートをプートスト
ラップするアイソレータ用トランジスタ、３４はワード
線ドライブ用トランジスタ（３４と３３とでワード線ド
ライブ回路を構成する）、３５乃至３７はワード線りラ
ンプ回路を構成するトランジスタ、３８乃至４１はリセ
ット回路を構成するトランジスタ、ＷＬはワード線、Ａ
Ｏ乃至ＡＯはロウ・アドレス信号、ＲＡＳはロウ・アド
レス・ストローブ信号、φ０はワード線ドライブ・クロ
ック信号、φ８はロウ系リセット・クロック信号をそれ
ぞれ示している。 第１図 第２図
す要部ブロック図、第２図は第１図に見られるメモリ・
セル・アレイに於ける１本のワード線に関連する回路を
示す要部回路図、第３図は本発明一実施例を説明する為
の要部回路図をそれぞれ表している。 図に於いて、１１はメモリ・セル・アレイ、１２はセン
ス増幅器、１３はカラム・デコーダ、１４はワード線ド
ライブ・クロック信号発生器、工５はブリ・デコーダ、
１６及び１７はロウ・デコーダ、１８はワード線ドライ
ブ用トランジスタのゲートをプートストラップするアイ
ソレータ用トランジスタ、１９はワード線ドライブ用ト
ランジスタ（１９と１８とでワード線ドライブ回路を構
成する）、２０乃至２２はワード線クランプ回路を構成
するトランジスタ、２３はワード線ドライブ用トランジ
スタのゲートをプートストランプするアイソレータ用ト
ランジスタ、２４はワード線ドライブ用トランジスタ（
２４と２３とでワード線ドライブ回路を構成する）、２
５乃至２７はワード線りランプ回路を構成するトランジ
スタ、２８はワード線ドライブ用トランジスタのゲート
をブートストラップするアイソレータ用トランジスタ、
２９はワード線ドライブ用トランジスタ（２９と２８と
でワード線ドライブ回路を構成する）、３０乃至３２は
ワード線りランプ回路を構成するトランジスタ、３３は
ワード線ドライブ用トランジスタのゲートをプートスト
ラップするアイソレータ用トランジスタ、３４はワード
線ドライブ用トランジスタ（３４と３３とでワード線ド
ライブ回路を構成する）、３５乃至３７はワード線りラ
ンプ回路を構成するトランジスタ、３８乃至４１はリセ
ット回路を構成するトランジスタ、ＷＬはワード線、Ａ
Ｏ乃至ＡＯはロウ・アドレス信号、ＲＡＳはロウ・アド
レス・ストローブ信号、φ０はワード線ドライブ・クロ
ック信号、φ８はロウ系リセット・クロック信号をそれ
ぞれ示している。 第１図 第２図
Claims (1)
- メモリ・セル・アレイに於けるワード線方向の両端にワ
ード線１本毎にそれぞれ交互に設置されて全ワード線の
一部をドライブするワード線ドライブ回路及び残りをド
ライブするワード線ドライブ回路を有してなることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020864A JPS60167193A (ja) | 1984-02-09 | 1984-02-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020864A JPS60167193A (ja) | 1984-02-09 | 1984-02-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167193A true JPS60167193A (ja) | 1985-08-30 |
| JPH0454316B2 JPH0454316B2 (ja) | 1992-08-31 |
Family
ID=12039005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020864A Granted JPS60167193A (ja) | 1984-02-09 | 1984-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167193A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203892A (ja) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | 半導体メモリ装置のワードラインドライバ配置方法 |
| JPH04106783A (ja) * | 1990-08-28 | 1992-04-08 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPH04252491A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体メモリ |
| US5986966A (en) * | 1997-04-07 | 1999-11-16 | Nec Corporation | Semiconductor memory device capable of effectively resetting sub word lines |
| JP2011243258A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542344A (en) * | 1978-09-21 | 1980-03-25 | Toshiba Corp | Mos type dynamic memory unit |
| JPS56130887A (en) * | 1980-03-18 | 1981-10-14 | Nec Corp | Semiconductor memory device |
-
1984
- 1984-02-09 JP JP59020864A patent/JPS60167193A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542344A (en) * | 1978-09-21 | 1980-03-25 | Toshiba Corp | Mos type dynamic memory unit |
| JPS56130887A (en) * | 1980-03-18 | 1981-10-14 | Nec Corp | Semiconductor memory device |
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|---|---|---|---|---|
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| JPH04106783A (ja) * | 1990-08-28 | 1992-04-08 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPH04252491A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体メモリ |
| US5986966A (en) * | 1997-04-07 | 1999-11-16 | Nec Corporation | Semiconductor memory device capable of effectively resetting sub word lines |
| JP2011243258A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454316B2 (ja) | 1992-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |