KR100358139B1 - 마스크롬 - Google Patents

Abstract

본 발명은 전체 칩의 크기를 감소시키는데 적합한 마스크롬에 관한 것으로, 이를 위한 본 발명은 하나의 비트라인에 연결되도록 구성된 다수의 메모리 셀 스트링; 및 상기 다수의 메모리 셀 스트링 중 예정된 하나의 메모리 셀 스트링을 선택할 수 있도록 구성되어 있는 다수의 메모리 셀 스트링 선택라인을 구비하되, 상기 메모리 셀 스트링 선택라인은 외부로부터 인가되는 선택신호의 상태에 따라 서로 다른 메모리 셀 스트링을 선택하도록 구성된다.

Description

마스크롬

본 발명은 반도체 소자에 관한 것으로, 특히 고집적화에 적합한 마스크롬에 관한 것이다.

일반적으로, ROM(Read Only Memory)의 일종인 마스크롬(Mask ROM)은 그 집적도가 매우 우수하여 현재는 물론 장차 크게 이용될 것으로 전망된다.

제 1 도는 종래 마스크롬의 일예를 나타낸 회로도로서, 하나의 비트라인(Bitline :BL)에 16개의 트랜지스터가 연결된 마스크롬 회로를 나타낸다.

즉 비트라인(BL)은 콘택홀에 의해 연결되어 메탈라인(Metal line)으로 형성되고, 워드라인(Wordline; WL)과 워드라인 선택라인(Wordline select line; WL select)은 폴리실리콘(Polysilicon)을 이용하며, 하나의 비트라인에 메모리 셀 스트링 즉, 2개의 워드라인 스트링(Wordline string)(11,12)이 형성되어 있으며, 워드라인 선택라인(WL1,WL2)에 인가되는 전압에 따라 2개의 스트링 중 하나의 스트링이 선택되어 비트라인과 연결된다. 여기서, 상기 각 워드라인 스트링(11,12)은 워드라인 선택 신호가 인가되는 인핸스먼트모드(Enhancement mode) 트랜지스터 및 디플리션모드(Depletion mode) 트랜지스터가 직렬로 연결되고, 순차적으로 8개의 NMOS가 직렬 연결되어 있으며, 상기 워드라인 스트링(11,12)들은 공통 소오스단에 연결된다.

이와 같은 구성으로 이루어지는 종래기술의 마스크롬은 첫 번째 워드라인 선택라인(WL1)에 고전압이 인가되면 첫 번째 워드라인 스트링은 선택되지 않고 두 번째 워드라인 스트링이 선택되고, 동일하게 두 번째 워드라인 선택라인(WL2)에 고전압이 인가되면 첫 번째 워드라인 스트링이 선택되며 두 번째 워드라인 스트링은 선택되지 않는다.

이렇게 2개의 워드라인 스트링을 제어하기 위하여 인핸스먼트모드 NMOS와 디플리션모드 NMOS를 각각 2개씩 총 4개의 트랜지스터를 구비하는 워드라인 선택라인은 각 선택라인에 고전압이 인가되면 해당 워드라인 스트링을 인에이블시킨다.

그러나, 상기와 같이 설계된 종래기술의 마스크롬은 하나의 비트라인이 구동할 수 있는 워드라인 스트링의 수가 2개로 한정되어 있어, 결국 구비되어야 할 비트라인의 수로 인하여 전체 칩의 집적도를 저하시키는 문제점을 내포하고 있다.

따라서, 상기의 문제점을 해결하기 위하여 안출된 본 발명은 구조가 간단하면서도 종래와 동일한 동작을 수행하도록 메모리 워드라인 스트링 선택라인을 구성하므로써, 전체 칩의 크기를 감소시키는 마스크롬을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 마스크롬에 있어서, 하나의 비트라인에 연결된 네 개의 메모리 셀 스트링, 상기 네 개의 메모리 셀스트링 중 예정된 하나의 메모리셀스트링을 선택할 수 있도록 두 개의 선택신호를 입력받는 NMOS와 PMOS의 조합으로 구성된 두 개의 메모리셀스트링 선택라인, 및 상기 네 개의 메모리 셀 스트링을 공통 접속시키는 공통소오스단으로 구성된 것을 특징으로 한다.

이하, 첨부된 도면 제 2 도 내지 제 4 도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다

제 2 도는 본 발명의 일실시예에 따른 마스크롬의 일부 회로도로서, 워드라인 선택라인은 각 워드라인 스트링에 배치된 하나의 NMOS와, 다른 하나의 PMOS를 구비하여, 워드라인 선택라인(선택)에 다음 표〈1〉과 같이 인가되는 전압에 따라 2개의 워드라인 스트링(31,32) 중 예정된 어느 하나를 선택한다.

표〈1〉

제 3 도는 본 발명의 다른 실시예에 따른 마스크롬의 일부 회로도로서, 이는 제 2 도에 도시된 일실시예와 동일한 방법으로 설계되었으나 단, 하나의 비트라인에 4개의 워드라인 스트링이 연결된 구조이다.

도면에 도시된 바와 같이 4개의 워드라인 스트링 중 예정된 어느 하나를 선택하기 위해서 워드라인 선택라인(선택1,선택2)은 각각 2개의 NMOS와 2개의 PMOS를 구비하고 있으며, 그 동작방법은 다음 표〈2〉와 같다.

표〈2〉

제 4도는 본 발명의 또 다른 실시예에 따른 마스크롬의 일부 회로도로서, 제 3도에 도시된 실시예와 기본적인 설계 방법은 동일하나, 도면에 도시된 바와 같이 제 3 도의 구성에 사용된 PMOS를 대신해서 디플리션모드 PMOS를 사용하였다. 결국, 본 제 4 도에 도시된 실시예에서 메모리 셀 스트링 선택라인은 4개의 메모리 셀 스트링 중 예정된 어느 하나를 선택하기 위해서 각각 2개의 인핸스먼트모드 NMOS와 2개의 디플리션모드 PMOS를 구비하고 있으며, 그 동작방법은 표〈3〉과 같다.

표〈3〉

참고적으로, 제 4 도의 회로에서 인핸스먼트모드 NMOS를 대신해서 인핸스먼트모드 PMOS를, 디플리션모드 PMOS를 대신해서 디플리션모드 NMOS를 사용하고, 선택라인에 인가되는 선택신호를 OV나 -5V로 해도 무방하다. 또한, 전술한 여러 실시예와 같은 마스크롬의 구조는 EPROM, 특히 NAND형 EPROM의 설계에도 적용할 수 있다.

상기와 같이 이루어지는 본 발명은 전체 칩의 크기를 감소시킬 수 있으며, 또한 비트라인의 설계 크기를 자유롭게(Loose) 하여 패턴을 정의(define)하는데 상대적인 해상도를 향상시킬 수 있고, 이에 따라 소자의 불량율을 감소시킬 수 있는 효과가 있다.

제 1 도는 종래 마스크롬의 일부 회로도,

제 2 도는 본 발명의 일실시예에 따른 마스크롬의 일부 회로도,

제 3 도는 본 발명의 다른 실시예에 따른 마스크롬의 일부 회로도,

제 4 도는 본 발명의 또 다른 실시예에 따른 마스크롬의 일부 회로도.

*도면의 주요 부분에 대한 부호의 설명

21, 41 : NMOS

22, 42 : PMOS

61 : 인핸스먼트모드 NMOS

62 : 디플리션모드 PMOS

Claims (6)

1. 마스크롬에 있어서,

   하나의 비트라인에 연결된 네 개의 메모리 셀 스트링;

   상기 네 개의 메모리 셀스트링 중 예정된 하나의 메모리셀스트링을 선택할 수 있도록 두 개의 선택신호를 입력받는 NMOS와 PMOS의 조합으로 구성된 두 개의 메모리셀스트링 선택라인; 및

   상기 네 개의 메모리 셀 스트링을 공통 접속시키는 공통소오스단으로 구성된 것을 특징으로 하는 마스크롬.
2. 제 1 항에 있어서,

   상기 두 개의 메모리셀 스트링 선택라인은 각각 두 개의 NMOS와 두개의 PMOS를 구비하며, 상기 두 개의 NMOS와 두 개의 PMOS는 상기 선택신호 중 하나를 공통으로 입력받는 것을 특징으로 하는 마스크롬.
3. 제 2 항에 있어서,

   상기 NMOS와 PMOS는 선택적으로 5V와 -5V를 입력받는 것을 특징으로 하는 마스크롬.
4. 제 1 항에 있어서,

   상기 두 개의 메모리셀 스트링 선택라인은 각각 두 개의 인핸스먼트모드 NMOS와 두 개의 디플리션모드 PMOS를 구비하며, 상기 두 개의 인핸스먼트모드 NMOS와 두 개의 디플리션모드 PMOS는 상기 선택신호 중 하나를 공통으로 입력받는 것을 특징으로 하는 마스크롬.
5. 제 4 항에 있어서,

   상기 인핸스먼트모드 NMOS는 OV와 5V를 선택적으로 입력받으며, 상기 디플리션모드 PMOS는 OV와 5V를 선택적으로 입력받는 것을 특징으로 하는 마스크롬.
6. 제 1 항에 있어서,

   상기 메모리셀스트링은 각각 8개의 NMOS를 포함하는 것을 특징으로 하는 마스크롬.