KR100358148B1 - 마스크롬 - Google Patents

마스크롬 Download PDF

Info

Publication number
KR100358148B1
KR100358148B1 KR1019950011917A KR19950011917A KR100358148B1 KR 100358148 B1 KR100358148 B1 KR 100358148B1 KR 1019950011917 A KR1019950011917 A KR 1019950011917A KR 19950011917 A KR19950011917 A KR 19950011917A KR 100358148 B1 KR100358148 B1 KR 100358148B1
Authority
KR
South Korea
Prior art keywords
memory cell
cell string
mask rom
cell strings
transistors
Prior art date
Application number
KR1019950011917A
Other languages
English (en)
Other versions
KR960042763A (ko
Inventor
황준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950011917A priority Critical patent/KR100358148B1/ko
Publication of KR960042763A publication Critical patent/KR960042763A/ko
Application granted granted Critical
Publication of KR100358148B1 publication Critical patent/KR100358148B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 전체 칩의 크기를 감소시키는데 적합한 마스크롬에 관한 것으로, 하나의 비트라인에 연결되도록 구성된 다수의 메모리 셀 스트링; 및 상기 다수의 메모리 셀 스트링 중 예정된 하나의 메모리 셀 스트링을 선택할 수 있도록 구성되어 있는 메모리 셀 스트링 선택라인을 구비하되, 상기 메모리 셀 스트링 선택라인은 세개 내지 N(N=4,5,6,...)개로 이루어지며, 상기 각 메모리 셀 스트링 선택라인에 인가되는 선택신호에 따라 상기 각 메모리 셀 스트링을 독립적으로 선택하는 것을 특징으로 한다.

Description

마스크롬
본 발명은 반도체 장치에 관한 것으로, 전체 칩의 크기를 감소시키는 마스크롬(MASKROM)에 관한 것이다.
일반적으로, ROM(Read Only Memory)의 일종인 마스크롬은 그 집적도가 매우 우수하여 현재는 물론 장차 크게 이용될 것이라는 전망이다.
제 1 도는 종래 마스크롬의 일예시 회로도로서, 이를 참조하여 종래기술을 살펴본다.
종래 마스크롬에는 도면에 도시된 바와 같이 하나의 비트라인에 2개의 메모리 셀 스트링(Memory cell string)(11, 12)이 형성되어 있으며, 메모리 셀 스트링 선택라인(선택1, 선택2)에 인가되는 전압에 따라 2개 중 예정된 하나의 메모리 셀 스트링이 선택되어 비트라인과 연결된다. 여기서, 메모리 셀 스트링 선택라인은 각 선택라인에 인가되는 신호에 따라 예정된 메모리 셀 스트링이 선택되도록 인핸스먼트(Enhancement) 모드 트랜지스터(1) 및 디플리션(Depletion)모드 트랜지스터(2)가 순차적으로 배치되어 있다. 이렇게 2개 메모리 셀 스트링을 제어하기 위하여 인핸스먼트 모드 트랜지스터와 디플리션 모드 트랜지스터를 각각 2개씩, 총 4개의 트랜지스터를 구비하는 메모리 셀 스트링 선택라인의 동작은 각 선택라인에 하이(High)가 인가되면 해당 메모리 셀 스트링을 인에이블 시키게 된다.
그러나, 이렇게 디자인된 종래 마스크롬은 하나의 비트라인이 구동할수 있는 메모리 셀 스트링의 수가 2개로 한정되어 있어 결국 구비되어야할 비트라인의 수가 전체 칩의 집적도를 저해하는 문제점을 내포하고 있다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 구조가 간단하면서도 종래와 동일한 동작을 수행하도록 메모리 셀 스트링 선택라인을 구성함으로써, 전체 칩의 크기를 감소시키는 마스크롬을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 마스크롬에 있어서, 하나의 비트라인에 연결된 다수의 메모리 셀 스트링, 상기 다수의 메모리 셀스트링 중 예정된 하나의 메모리셀스트링을 선택할 수 있도록 세 개(N)의 선택신호를 입력받고 상기 비트라인에 여덟개(2N)의 상기 메모리셀스트링이 연결되도록 선택되는 메모리셀스트링선택라인, 및 상기 다수의 메모리 셀 스트링을 공통 접속시키는 공통소오스단으로 구성된 것을 특징으로 한다.
이하, 첨부된 도면 제 2 도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제 2 도는 본 발명의 일실시예에 따른 마스크롬의 일부 회로도이다.
도면에 도시된 바와 같이 8개의 메모리 셀 스트링(21 내지 28) 중 예정된 어느 하나를 선택하기 위해서 본 3개의 메모리 셀 스트링 선택라인(선택1, 선택2, 선택3)은 각각 4개의 디플리션모드 PMOS 트랜지스터(31)와 4개의 인핸스먼트모드 NMOS 트랜지스터(32)를 구비하되, 각 스트링에 대해 순차적이고 교차되게 구성한다. 이러한 마스크롬의 작동방법은 아래 표<1>와 같다.
한편, 본 발명의 다른 실시예로서 8개의 메모리 셀 스트링(21 내지 28) 중 예정된 어느 하나를 선택하기 위해서 3개의 메모리 셀 스트링 선택라인(선택1, 선택2, 선택3)은 각각 4개의 인핸스먼트모드 PMOS 트랜지스터와 4개의 디플리션모드 NMOS 트랜지스터를 구비하고 있으며, 선택1, 선택2, 선택3의 인가전압을 -5V로 한다.
또한, 전술한 여러 실시예와 같은 마스크롬의 구조는 EPROM, 특히 NAND형 EPROM의 디자인에도 적용할 수 있다.
상기와 같이 이루어지는 본 발명은 전체 칩의 크기를 감소시킬 수 있으며, 또한 비트라인의 디자인 크기를 자유롭게(Loose) 하여 패턴을 정의(Define)하는데 상대적인 해상력을 향상시킬 수 있고, 이에 따라 소자의 불량률을 감소시킬 수 있는 특유의 효과가 있다.
제 1 도는 종래 마스크롬의 일부 회로도,
제 2 도는 본 발명의 일실시예에 따른 마스크롬의 일부 회로도.
*도면의 주요 부분에 대한 부호의 설명
21 내지 28 : 메모리 셀 스트링
31 : 디플리션모드 PMOS 트랜지스터
32 : 인핸스먼트모드 NMOS 트랜지스터

Claims (3)

  1. 마스크롬에 있어서,
    하나의 비트라인에 연결된 다수의 메모리 셀 스트링;
    상기 다수의 메모리 셀스트링 중 예정된 하나의 메모리셀스트링을 선택할 수 있도록 세 개(N)의 선택신호를 입력받고 상기 비트라인에 여덟개(2N)의 상기 메모리셀스트링이 연결되도록 선택되는 메모리셀스트링선택라인; 및
    상기 다수의 메모리 셀 스트링을 공통 접속시키는 공통소오스단
    으로 구성된 것을 특징으로 하는 마스크롬.
  2. 제 1 항에 있어서,
    상기 메모리 셀 스트링 선택라인은,
    각각 4개의 인핸스먼트모드 NMOS 트랜지스터와 4개의 디플리션모드 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 마스크롬.
  3. 제 1 항에 있어서,
    상기 메모리 셀 스트링 선택라인은,
    각각 4개의 디플리션모드 NMOS트랜지스터와 4개의 인핸스먼트모드 PMOS트랜지스터로 이루어지는 것을 특징으로 하는 마스크롬.
KR1019950011917A 1995-05-15 1995-05-15 마스크롬 KR100358148B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950011917A KR100358148B1 (ko) 1995-05-15 1995-05-15 마스크롬

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950011917A KR100358148B1 (ko) 1995-05-15 1995-05-15 마스크롬

Publications (2)

Publication Number Publication Date
KR960042763A KR960042763A (ko) 1996-12-21
KR100358148B1 true KR100358148B1 (ko) 2003-01-08

Family

ID=37490392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950011917A KR100358148B1 (ko) 1995-05-15 1995-05-15 마스크롬

Country Status (1)

Country Link
KR (1) KR100358148B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006931A (ko) * 1991-09-26 1993-04-22 정몽헌 가상접지 형태를 갖는 nand형 마스크롬
KR930009080A (ko) * 1991-10-29 1993-05-22 김광호 낸드형 마스크 리드 온리 메모리

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006931A (ko) * 1991-09-26 1993-04-22 정몽헌 가상접지 형태를 갖는 nand형 마스크롬
KR930009080A (ko) * 1991-10-29 1993-05-22 김광호 낸드형 마스크 리드 온리 메모리

Also Published As

Publication number Publication date
KR960042763A (ko) 1996-12-21

Similar Documents

Publication Publication Date Title
KR930006843B1 (ko) 반도체 집적회로
EP0591342B1 (en) Basic cell architecture for mask programmable gate array
EP0563973B1 (en) Master slice integrated circuit having a reduced chip size and a reduced power supply noise
JP2006042137A (ja) ドライバ回路、半導体装置、及び電子機器
US6066866A (en) Semiconductor device with alternating general-purpose functional regions and specific functional regions
KR960003967B1 (ko) 디코더 회로
EP0454134A2 (en) Semiconductor device
KR100358148B1 (ko) 마스크롬
KR970017607A (ko) 반도체 집적회로
US4896056A (en) Semiconductor IC including circuit for preventing erroneous operation caused by power source noise
KR100358139B1 (ko) 마스크롬
US5309043A (en) Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits
US6097043A (en) Semiconductor integrated circuit and supply method for supplying multiple supply voltages in a semiconductor integrated circuit
US7307295B2 (en) Method and an apparatus for a hard-coded bit value changeable in any layer of metal
KR100332010B1 (ko) 디코드회로및반도체메모리디바이스
KR100335452B1 (ko) 프로그래머블버퍼회로및이를구비한마스크롬장치
US6683336B1 (en) Semiconductor integrated circuit, supply method for supplying multiple supply voltages in semiconductor integrated circuit, and record medium for storing program of supply method for supplying multiple supply voltages in semiconductor integrated circuit
US5502404A (en) Gate array cell with predefined connection patterns
JP3128661B2 (ja) 高分解能タイミング調整回路
JPH07312384A (ja) 信号線切替回路
KR930004297B1 (ko) Cmos 집적회로의 입출력 겸용 셀
US6463558B1 (en) Semiconductor memory device
KR100234411B1 (ko) Rs 래치회로
EP0181097A2 (en) Programmable enable buffer
KR100272481B1 (ko) 감소된트랜지스터수로이루어진프로그램가능한버퍼회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050922

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee