JPH0879048A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH0879048A JPH0879048A JP6213083A JP21308394A JPH0879048A JP H0879048 A JPH0879048 A JP H0879048A JP 6213083 A JP6213083 A JP 6213083A JP 21308394 A JP21308394 A JP 21308394A JP H0879048 A JPH0879048 A JP H0879048A
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- output
- buffers
- output buffer
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Abstract
(57)【要約】
【目的】 出力バッファを同時に駆動することにより発
生するグランドバウンシングを防止すること。 【構成】 １個の出力バッファを高駆動能力バッファ７
と低駆動能力バッファ１０とプリバッファ４とで構成
し、高駆動能力バッファ７と低駆動能力バッファ１０の
並列接続回路または低駆動能力バッファ１０のみの回路
を選択し得るよう構成した。 【効果】 低駆動能力バッファ１０のみの回路を選択す
ると出力バッファの駆動能力が低下するため、複数の出
力バッファを同時に駆動してもグランドバウンシングの
発生を防止することができる。
生するグランドバウンシングを防止すること。 【構成】 １個の出力バッファを高駆動能力バッファ７
と低駆動能力バッファ１０とプリバッファ４とで構成
し、高駆動能力バッファ７と低駆動能力バッファ１０の
並列接続回路または低駆動能力バッファ１０のみの回路
を選択し得るよう構成した。 【効果】 低駆動能力バッファ１０のみの回路を選択す
ると出力バッファの駆動能力が低下するため、複数の出
力バッファを同時に駆動してもグランドバウンシングの
発生を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける出力バッファに関し、特に駆動能力の選択が可能な
出力バッファに関する。
ける出力バッファに関し、特に駆動能力の選択が可能な
出力バッファに関する。
【０００２】
【従来の技術】従来の半導体集積回路装置においては、
複数の出力バッファの出力信号が同時に変化すると出力
バッファの電流変化によって電源にノイズが誘発される
現象、いわゆるグランドバウンシングが発生し、集積回
路が誤動作し集積回路の検査や選別に支障をきたすこと
があった。
複数の出力バッファの出力信号が同時に変化すると出力
バッファの電流変化によって電源にノイズが誘発される
現象、いわゆるグランドバウンシングが発生し、集積回
路が誤動作し集積回路の検査や選別に支障をきたすこと
があった。
【０００３】図３は従来の出力バッファを複数個配置し
てなる半導体集積装置の一例の回路図である。この回路
はスタンダードセルＬＳＩまたはゲートアレイＬＳＩの
一例で、入力バッファおよび出力バッファの外形上の縦
と横のサイズはそれぞれ等しく、配線、スルーホール、
コンタクトの各層を変更することにより種々のバッファ
を形成している。
てなる半導体集積装置の一例の回路図である。この回路
はスタンダードセルＬＳＩまたはゲートアレイＬＳＩの
一例で、入力バッファおよび出力バッファの外形上の縦
と横のサイズはそれぞれ等しく、配線、スルーホール、
コンタクトの各層を変更することにより種々のバッファ
を形成している。
【０００４】この出力バッファが接続される回路の検査
または選別を行う場合は、グランドバウンシングの発生
を防ぐため、たとえば出力バッファを出力バッファ１０
１〜１０４と出力バッファ１０５〜１０８の２つのグル
ープに分け、まず外部制御端子Ｐ１１に制御信号を入力
して出力バッファ１０１〜１０４のグループのみを活性
化して、これらの出力バッファ１０１〜１０４から出力
される信号を検査し、つぎに、外部制御端子Ｐ１２に制
御信号を入力して出力バッファ１０５〜１０８のグルー
プのみを活性化し、これらの出力バッファ１０５〜１０
８から出力される信号を検査していた。このように、検
査または選別を２回に分けて行い、同時に出力バッファ
の出力信号が変化する数を制限することによりグランド
バウンシングの発生を防止していた。
または選別を行う場合は、グランドバウンシングの発生
を防ぐため、たとえば出力バッファを出力バッファ１０
１〜１０４と出力バッファ１０５〜１０８の２つのグル
ープに分け、まず外部制御端子Ｐ１１に制御信号を入力
して出力バッファ１０１〜１０４のグループのみを活性
化して、これらの出力バッファ１０１〜１０４から出力
される信号を検査し、つぎに、外部制御端子Ｐ１２に制
御信号を入力して出力バッファ１０５〜１０８のグルー
プのみを活性化し、これらの出力バッファ１０５〜１０
８から出力される信号を検査していた。このように、検
査または選別を２回に分けて行い、同時に出力バッファ
の出力信号が変化する数を制限することによりグランド
バウンシングの発生を防止していた。
【０００５】また、特願昭６３−８０６２２号公報に出
力バッファに隣接する余剰出力バッファを並列接続して
駆動能力を選択できるようにした半導体集積回路装置が
開示されている。図４はこの半導体集積回路装置の出力
バッファの回路図である。この半導体集積回路装置によ
れば、出力バッファ１２０と、この出力バッファ１２０
と隣接する余剰バッファ１２１とを並列接続構成とし、
外部制御端子（ＰＡＤ）１２２から入力される制御信号
により、出力バッファ１２０と１２１の並列接続回路ま
たは出力バッファ１２０のみの回路のいずれか一方を選
択するよう構成されていた。
力バッファに隣接する余剰出力バッファを並列接続して
駆動能力を選択できるようにした半導体集積回路装置が
開示されている。図４はこの半導体集積回路装置の出力
バッファの回路図である。この半導体集積回路装置によ
れば、出力バッファ１２０と、この出力バッファ１２０
と隣接する余剰バッファ１２１とを並列接続構成とし、
外部制御端子（ＰＡＤ）１２２から入力される制御信号
により、出力バッファ１２０と１２１の並列接続回路ま
たは出力バッファ１２０のみの回路のいずれか一方を選
択するよう構成されていた。
【０００６】
【発明が解決しようとする課題】しかし、出力バッファ
を２つのグループに分けて一方の出力バッファのみを活
性化させる半導体集積回路装置では、集積回路の検査ま
たは選別を２回に分けて行うため検査に長時間を要する
という課題があった。
を２つのグループに分けて一方の出力バッファのみを活
性化させる半導体集積回路装置では、集積回路の検査ま
たは選別を２回に分けて行うため検査に長時間を要する
という課題があった。
【０００７】また、特願昭６３−８０６２２号公報に開
示された半導体集積回路装置によれば、隣接する余剰バ
ッファが存在しなければ駆動能力の選択が実現できない
という課題があった。
示された半導体集積回路装置によれば、隣接する余剰バ
ッファが存在しなければ駆動能力の選択が実現できない
という課題があった。
【０００８】そこで本発明の目的は、出力バッファをグ
ループごとに活性化させたり、隣接する余剰バッファを
使用して駆動能力を低下させなくともグランドバウンシ
ングの発生を防止することができる出力バッファを提供
することにある。
ループごとに活性化させたり、隣接する余剰バッファを
使用して駆動能力を低下させなくともグランドバウンシ
ングの発生を防止することができる出力バッファを提供
することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に本発明は、半導体集積回路装置上に配置され、ゲート
回路の出力側と外部出力端子間に接続される出力バッフ
ァであって、１個の高駆動能力バッファと１個の低駆動
能力バッファと選択手段とからなり、前記選択手段への
選択入力に応じて前記２個のバッファの並列接続回路ま
たはいずれか一個のバッファのみの回路が選択されるこ
とを特徴とする。
に本発明は、半導体集積回路装置上に配置され、ゲート
回路の出力側と外部出力端子間に接続される出力バッフ
ァであって、１個の高駆動能力バッファと１個の低駆動
能力バッファと選択手段とからなり、前記選択手段への
選択入力に応じて前記２個のバッファの並列接続回路ま
たはいずれか一個のバッファのみの回路が選択されるこ
とを特徴とする。
【００１０】
【作用】１つの出力バッファにおいて、高駆動能力バッ
ファと低駆動能力バッファとの並列接続回路、またはい
ずれか１個のバッファのみの回路の選択ができるよう構
成したので、出力バッファの駆動能力を変えることがで
きる。
ファと低駆動能力バッファとの並列接続回路、またはい
ずれか１個のバッファのみの回路の選択ができるよう構
成したので、出力バッファの駆動能力を変えることがで
きる。
【００１１】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係る出力バッファ
の一実施例の回路図である。出力バッファは、ナンドゲ
ート１とアンドゲート２とインバータ３とで構成される
プリバッファ（選択手段）４と、Ｐチャネルトランジス
タ５とＮチャネルトランジスタ６とで構成される高駆動
能力トライステートメインバッファ７と、Ｐチャネルト
ランジスタ８とＮチャネルトランジスタ９とで構成され
る低駆動能力メインバッファ１０とにより構成される。
照しながら説明する。図１は本発明に係る出力バッファ
の一実施例の回路図である。出力バッファは、ナンドゲ
ート１とアンドゲート２とインバータ３とで構成される
プリバッファ（選択手段）４と、Ｐチャネルトランジス
タ５とＮチャネルトランジスタ６とで構成される高駆動
能力トライステートメインバッファ７と、Ｐチャネルト
ランジスタ８とＮチャネルトランジスタ９とで構成され
る低駆動能力メインバッファ１０とにより構成される。
【００１２】そして、ナンドゲート１の一方の入力側は
外部制御端子Ｐ１と接続され、他方の入力側は信号入力
端子Ｐ２と接続される。また、アンドゲート２の一方の
入力側も外部制御端子Ｐ１と接続され、他方の入力側は
インバータ３の出力側と接続される。そして、インバー
タ３の入力側は信号入力端子Ｐ２と接続される。
外部制御端子Ｐ１と接続され、他方の入力側は信号入力
端子Ｐ２と接続される。また、アンドゲート２の一方の
入力側も外部制御端子Ｐ１と接続され、他方の入力側は
インバータ３の出力側と接続される。そして、インバー
タ３の入力側は信号入力端子Ｐ２と接続される。
【００１３】次に、ナンドゲート１の出力側とＰチャネ
ルトランジスタ５の入力側とが接続され、アンドゲート
２の出力側とＮチャネルトランジスタ６の入力側とが接
続され、Ｐチャネルトランジスタ７とＮチャネルトラン
ジスタ６の出力側は短絡される。
ルトランジスタ５の入力側とが接続され、アンドゲート
２の出力側とＮチャネルトランジスタ６の入力側とが接
続され、Ｐチャネルトランジスタ７とＮチャネルトラン
ジスタ６の出力側は短絡される。
【００１４】そして、Ｐチャネルトランジスタ８とＮチ
ャネルトランジスタ９の入力側は短絡されるとともに、
インバータ３の出力側と接続される。また、Ｐチャネル
トランジスタ７とＮチャネルトランジスタ６の出力側お
よびＰチャネルトランジスタ８とＮチャネルトランジス
タ９の出力側とは短絡される。また、Ｐチャネルトラン
ジスタ８とＮチャネルトランジスタ９の出力側には外部
出力端子Ｐ３が接続され、さらに外部出力端子Ｐ３はコ
ンデンサ１１を介してアースされる。また、Ｐチャネル
トランジスタ５，８の出力側の他端には電源電圧が印加
され、Ｎチャネルトランジスタ６，９の出力側の他端は
アースされる。
ャネルトランジスタ９の入力側は短絡されるとともに、
インバータ３の出力側と接続される。また、Ｐチャネル
トランジスタ７とＮチャネルトランジスタ６の出力側お
よびＰチャネルトランジスタ８とＮチャネルトランジス
タ９の出力側とは短絡される。また、Ｐチャネルトラン
ジスタ８とＮチャネルトランジスタ９の出力側には外部
出力端子Ｐ３が接続され、さらに外部出力端子Ｐ３はコ
ンデンサ１１を介してアースされる。また、Ｐチャネル
トランジスタ５，８の出力側の他端には電源電圧が印加
され、Ｎチャネルトランジスタ６，９の出力側の他端は
アースされる。
【００１５】この回路において、外部制御端子Ｐ１に高
レベル信号（論理値１の信号）が入力されると高駆動能
力トライステートメインバッファ７が活性化されるた
め、信号入力端子Ｐ２から入力された信号は高駆動能力
トライステートメインバッファ７と低駆動能力メインバ
ッファ１０とにより外部出力端子Ｐ３に伝達される。
レベル信号（論理値１の信号）が入力されると高駆動能
力トライステートメインバッファ７が活性化されるた
め、信号入力端子Ｐ２から入力された信号は高駆動能力
トライステートメインバッファ７と低駆動能力メインバ
ッファ１０とにより外部出力端子Ｐ３に伝達される。
【００１６】一方、外部制御端子Ｐ１に低レベル信号
（論理値０）の信号が入力されると高駆動能力トライス
テートメインバッファ７がハイインピーダンスとなるた
め、信号入力端子Ｐ２から入力された信号は低駆動能力
メインバッファ１０のみにより外部出力端子Ｐ３に伝達
される。
（論理値０）の信号が入力されると高駆動能力トライス
テートメインバッファ７がハイインピーダンスとなるた
め、信号入力端子Ｐ２から入力された信号は低駆動能力
メインバッファ１０のみにより外部出力端子Ｐ３に伝達
される。
【００１７】すなわち、集積回路の検査や選別をする場
合は外部制御端子Ｐ１に低レベル信号を入力させること
により高駆動能力トライステートメインバッファ７をハ
イインピーダンスとし、低駆動能力メインバッファ１０
のみで出力バッファを構成することにより出力バッファ
の駆動能力を下げることができる。
合は外部制御端子Ｐ１に低レベル信号を入力させること
により高駆動能力トライステートメインバッファ７をハ
イインピーダンスとし、低駆動能力メインバッファ１０
のみで出力バッファを構成することにより出力バッファ
の駆動能力を下げることができる。
【００１８】図２は本発明に係る出力バッファを複数個
配置してなる半導体集積回路装置の一実施例の回路図で
ある。
配置してなる半導体集積回路装置の一実施例の回路図で
ある。
【００１９】この回路はスタンダードセルＬＳＩまたは
ゲートアレイＬＳＩの一例で、入力バッファおよび出力
バッファの外形上の縦と横のサイズはそれぞれ等しく、
配線、スルーホール、コンタクトの各層を変更すること
により種々のバッファを形成している。
ゲートアレイＬＳＩの一例で、入力バッファおよび出力
バッファの外形上の縦と横のサイズはそれぞれ等しく、
配線、スルーホール、コンタクトの各層を変更すること
により種々のバッファを形成している。
【００２０】この装置では高駆動能力トライステートメ
インバッファ７と低駆動能力メインバッファ１０とプリ
バッファ４とからなる出力バッファを８個（出力バッフ
ァ２１〜２８）配置し、共通の外部制御端子Ｐ１で出力
バッファの駆動能力を制御したものである。
インバッファ７と低駆動能力メインバッファ１０とプリ
バッファ４とからなる出力バッファを８個（出力バッフ
ァ２１〜２８）配置し、共通の外部制御端子Ｐ１で出力
バッファの駆動能力を制御したものである。
【００２１】すなわち、この装置によれば８個の出力バ
ッファを同時に低駆動化することができるため、これら
のバッファを同時に駆動してもグランドバウンシングの
発生を防止することができる。したがって、集積回路の
検査や選別を１度で済ませることができるため時間の削
減を図ることができる。
ッファを同時に低駆動化することができるため、これら
のバッファを同時に駆動してもグランドバウンシングの
発生を防止することができる。したがって、集積回路の
検査や選別を１度で済ませることができるため時間の削
減を図ることができる。
【００２２】また、集積回路の検査や選別をする場合に
低駆動能力メインバッファ１０の方を活性化させたの
で、高駆動能力メインバッファ７を活性化させた場合に
比べより多くの出力バッファを同一集積回路内に配置す
ることができる。また、隣接バッファを用いる必要がな
いためチップサイズを増加させることもない。
低駆動能力メインバッファ１０の方を活性化させたの
で、高駆動能力メインバッファ７を活性化させた場合に
比べより多くの出力バッファを同一集積回路内に配置す
ることができる。また、隣接バッファを用いる必要がな
いためチップサイズを増加させることもない。
【００２３】さらに、２個のメインバッファ７，８と１
個のプリバッファ４とを一列に配置すれば、１個の出力
バッファの占めるスペースが狭くなるため、より多くの
出力バッファを集積回路内に配置することができる。
個のプリバッファ４とを一列に配置すれば、１個の出力
バッファの占めるスペースが狭くなるため、より多くの
出力バッファを集積回路内に配置することができる。
【００２４】また、検査または選別ではなく、その集積
回路本来の目的に使用する場合は、必要に応じて駆動能
力の選択をすればよい。
回路本来の目的に使用する場合は、必要に応じて駆動能
力の選択をすればよい。
【００２５】
【発明の効果】１個の出力バッファ内で駆動能力の選択
ができる。したがって、同時に複数の出力バッファを駆
動させる場合であっても全てのバッファの駆動能力を低
下させることによりグランドバウンシングの発生を防止
することができる。
ができる。したがって、同時に複数の出力バッファを駆
動させる場合であっても全てのバッファの駆動能力を低
下させることによりグランドバウンシングの発生を防止
することができる。
【００２６】また、隣接バッファを必要としないので、
出力バッファの縦、横のサイズを他の出力バッファと同
じサイズで構成することができる。
出力バッファの縦、横のサイズを他の出力バッファと同
じサイズで構成することができる。
【図１】本発明に係る出力バッファの一実施例の回路図
である。
である。
【図２】本発明に係る出力バッファを複数個配置してな
る半導体集積回路装置の一実施例の回路図である。
る半導体集積回路装置の一実施例の回路図である。
【図３】従来の出力バッファを複数個配置してなる半導
体集積装置の一例の回路図である。
体集積装置の一例の回路図である。
【図４】従来の半導体集積回路装置の出力バッファの回
路図である。
路図である。
１ ナンドゲート ２ アンドゲート ３ インバータ ４ プリバッファ（選択手段） ５，８ Ｐチャネルトランジスタ ６，９ Ｎチャネルトランジスタ ７ 高駆動能力トライステートメインバッファ １０ 低駆動能力メインバッファ Ｐ１ 外部制御端子 Ｐ２ 信号入力端子 Ｐ３ 外部出力端子
Claims (3)
- 【請求項１】 半導体集積回路装置上に配置され、ゲー
ト回路の出力側と外部出力端子間に接続される出力バッ
ファであって、１個の高駆動能力バッファと１個の低駆
動能力バッファと選択手段とからなり、前記選択手段へ
の選択入力に応じて前記２個のバッファの並列接続回路
またはいずれか一個のバッファのみの回路が選択される
ことを特徴とする出力バッファ。 - 【請求項２】 集積回路の検査または選別をする場合
は、前記出力バッファとして１個のバッファのみの回路
が選択され、かつ低駆動能力バッファが選択されること
を特徴とする請求項１記載の出力バッファ。 - 【請求項３】 前記２個のバッファと前記選択手段とを
一列に配置したことを特徴とする請求項１または２記載
の出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213083A JPH0879048A (ja) | 1994-09-07 | 1994-09-07 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213083A JPH0879048A (ja) | 1994-09-07 | 1994-09-07 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0879048A true JPH0879048A (ja) | 1996-03-22 |
Family
ID=16633275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6213083A Withdrawn JPH0879048A (ja) | 1994-09-07 | 1994-09-07 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0879048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129601A (ja) * | 2005-11-07 | 2007-05-24 | Canon Inc | 同期回路システム |
| JP2007134938A (ja) * | 2005-11-10 | 2007-05-31 | Kawasaki Microelectronics Kk | ノイズ対策回路 |
-
1994
- 1994-09-07 JP JP6213083A patent/JPH0879048A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129601A (ja) * | 2005-11-07 | 2007-05-24 | Canon Inc | 同期回路システム |
| JP2007134938A (ja) * | 2005-11-10 | 2007-05-31 | Kawasaki Microelectronics Kk | ノイズ対策回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |