JP2007134938A - ノイズ対策回路 - Google Patents
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Abstract
【課題】ノイズの影響による信号のタイミング変動を動的に解析して、そのタイミング変動をリアルタイムに補正し、LSIの性能をより正確に算出することができるノイズ対策回路を提供する。
【解決手段】本発明のノイズ対策回路は、ノイズの影響による信号のタイミング変動を補正するもので、その後段論理をドライブするプリドライバを備えるセルにおいて、セルに入力される入力信号とその反転信号との論理をとって、ノイズの影響による入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備えている。また、プリドライバは、ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えている。
【選択図】図2
【解決手段】本発明のノイズ対策回路は、ノイズの影響による信号のタイミング変動を補正するもので、その後段論理をドライブするプリドライバを備えるセルにおいて、セルに入力される入力信号とその反転信号との論理をとって、ノイズの影響による入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備えている。また、プリドライバは、ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えている。
【選択図】図2
Description
本発明は、LSI(大規模集積回路)において、ノイズの影響による信号のタイミング変動を補正するノイズ対策回路に関するものである。
従来、LSIチップ内において、配線間のカップリング容量によって生じるノイズの影響で引き起こされる信号のタイミング変動を補正するために、そのレイアウト設計に様々な工夫が施されている。例えば、並行配線を削減する、配線間の間隔を広げる、配線同士の間に電源配線もしくはグランド配線を挿入するなどの対策を行うことによって、ノイズを低減する技術が提案されている。
しかし、実際のLSIが動作する時に、どの程度のノイズが発生しているのかに関しては、そのほとんどが静的な解析を行うことによって、LSIの動作検証が行われているのが現状である。
例えば、図7(a)に示すように、信号Sが伝搬される配線28の上層を、信号Aが伝搬される配線30がほぼ直角に横切る場合、もしくは同図(b)に示すように、信号Sとその反転信号S ̄が伝搬される2本の並列配線28a、28bの上層を、信号Aが伝搬される配線30がほぼ直角に横切る場合、配線28もしくは28a、28bと配線30との間には、配線28もしくは28a、28bの上面と配線30の下面や側面との間に容量結合(カップリング容量)が存在する。
従って、信号Aが変化すると、それがノイズ源となって、図7(a)の場合には信号S、同図(b)の場合には信号Sとその反転信号S ̄に何らかの影響が及ぼされ、その動作タイミング(遅延値)が変動する。
ノイズの影響によって信号の遅延値が変動した場合、その遅延変動分を考慮して遅延情報を抽出し、LSIチップ全体のタイミング解析を行う必要がある。しかし、上記例において、例えば信号Aが伝搬される配線30が複数本ある場合の静的な解析は、複数本ある信号Aが全て同じタイミングで同時に変化した場合に、信号Sとその反転信号S ̄に生じるノイズがどれくらいになるか、すなわち信号Sとその反転信号S ̄の遅延値がどれくらいになるかというものである。
すなわち、静的な解析では、複数本ある信号Aの全てが同時に同じ方向(ローレベルからハイレベル、もしくはハイレベルからローレベル)に変化するというワーストケースを想定して、LSIチップ全体の動作検証が行われている。しかし、信号Aが複数本ある場合、その全てが同時に変化するとは限らないし、同時に変化する信号Aの全てが同じ方向に変化するとも限らない。
上記のように、静的解析では、ワーストケースで動作検証が行われるため、実際のLSIチップ内で発生している状況が反映されておらず、結局、遅延の増減がある箇所が放置されている状態である。従って、複数本ある信号Aのうち、同時に同じ方向に変化するものが最大でその半分であっても、ワーストケースでしか動作検証が行われないので、LSIの性能を正確に算出することができず、その性能を最大限に発揮させることができないという問題がある。
なお、本発明に関連性のある先行技術文献としては、例えば下記特許文献1,2などがある。
特許文献1は、大規模集積回路内の配線のクロストークノイズを抑えるクロストークキャンセル回路であって、N個(Nは2以上の偶数)の第1の反転回路と、N個の第1の反転回路を直列接続する第1の配線と、N個の第2の反転回路と、N個の第2の反転回路を直列接続する第2の配線とを有し、第1および第2の配線は、互いに平行または略平行に隣接するように配置されており、N個の第1の反転回路のうち1個以上の第1の反転回路は、第1および第2の配線間の寄生容量によるクロストークノイズが第2の配線上で相殺または略相殺されるような位置に配置されており、N個の第2の反転回路のうち1個以上の第2の反転回路は、第1および第2の配線間の寄生容量によるクロストークノイズが第1の配線上で相殺または略相殺されるような位置に配置されているものである。
特許文献2は、半導体集積回路のレイアウトにおけるクロストーク改善設計方法であって、クロストークノイズが問題となるクロストーク対象パスを抽出する工程と、クロストーク対象パスを経由する全てのパスについてクロストーク対象パスへの信号伝搬時間をクロック基準点から計算する工程と、クロストーク対象パスにおける信号動作タイミングのオーバーラップ時間を計算する工程と、クロストーク対象パスにおけるフリップフロップのセットアップタイムとホールドタイムのマージン計算を行う工程と、マージン計算の結果からクロストーク対象パスにおけるフリップフロップのクロックスキューの変動可能範囲を計算する工程と、クロックスキューの変動可能範囲内でクロストーク対象パスにおけるフリップフロップのクロックスキュー調整を行い信号動作タイミングのオーバーラップ時間を変化させる工程と、を備えるものである。
本発明の目的は、前記従来技術に基づく問題点を解消し、ノイズの影響による信号のタイミング変動を動的に解析して、そのタイミング変動をリアルタイムに補正し、LSIの性能をより正確に算出することができるノイズ対策回路を提供することにある。
上記目的を達成するために、本発明は、ノイズの影響による信号のタイミング変動を補正するノイズ対策回路であって、
その後段論理をドライブするプリドライバを備えるセルにおいて、
前記セルに入力される入力信号とその反転信号との論理をとって、前記ノイズの影響による前記入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備え、
前記プリドライバは、前記ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、前記入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えていることを特徴とするノイズ対策回路を提供するものである。
その後段論理をドライブするプリドライバを備えるセルにおいて、
前記セルに入力される入力信号とその反転信号との論理をとって、前記ノイズの影響による前記入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備え、
前記プリドライバは、前記ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、前記入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えていることを特徴とするノイズ対策回路を提供するものである。
本発明によれば、ノイズの影響によって、その動作タイミングが変動された入力信号とその反転信号は、ノイズの影響によるタイミング変動が動的に解析され、そのタイミング変動がリアルタイムに補正される。従って、ワーストケースを想定して、LSIチップ全体の動作検証を行う必要がないので、LSIの性能をより正確に算出することができ、その性能を最大限に発揮させることができる。また、LSIのロジック設計への応用が期待されるだけでなく、遅延変動を好まない回路部分に適用することによって一定の遅延値を得ることが可能になる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明のノイズ対策回路を詳細に説明する。
図1は、LSIの内部回路を表す一実施形態の概念図である。同図に示す内部回路10は、2つのセル(セル1、セル2)12,14によって構成されている。セル12からは、信号Sとその反転信号S ̄が出力され、セル12とセル14との間に並行に接続された2本の配線28a、28bを介してそれぞれセル14に入力されている。また、信号Aは、これらの信号Sとその反転信号S ̄の2本の並行配線28a、28bの上層をほぼ直角に横切るように配線されている。
ここで、セル12は、LSI内部で使用される一般的なセルを概念的に表したものである。一方、セル14は、ノイズの影響による信号のタイミング変動を補正する本発明のノイズ対策回路を適用したものである。従って、以下、セル14について説明する。
図2は、図1に示すセル14の構成を表す一例の概略図である。同図に示すセル14aは、ノイズ検出部16と、プリドライバ18aと、後段論理20と、出力ドライバ22とによって構成されている。
ノイズ検出部16は、NOR回路24と、NAND回路26とによって構成されている。NOR回路24およびNAND回路26には、それぞれ入力信号Sとその反転信号S ̄が入力されている。ノイズ検出部16のNOR回路24およびNAND回路26は、セル14aに入力される入力信号Sとその反転信号S ̄との論理をとって、ノイズの影響による入力信号Sとその反転信号S ̄のタイミング変動に応じたパルス幅を持つ検出信号D1,D2をそれぞれ出力する。
NOR回路24から出力される検出信号D1は、入力信号Sとその反転信号S ̄の少なくとも一方がハイレベルの時にローレベルとなり、両者がローレベルの時だけにハイレベルのパルスが出力される。また、NAND回路26から出力される検出信号D2は、入力信号Sとその反転信号S ̄の少なくとも一方がローレベルの時にハイレベルとなり、両者がハイレベルの時だけにローレベルのパルスが出力される。
続いて、プリドライバ18aは、インバータやバッファなどのように、後段論理20をドライブする前段のドライバを概念的に表したものである。プリドライバ18aは、ノイズ検出部16から入力される検出信号D1,D2に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、入力信号Sのタイミングのずれを補正するドライブ能力可変回路を備えている。
ここで、前述のノイズ検出部16と、プリドライバ18aに含まれるドライブ能力可変回路は、本発明のノイズ対策回路を構成する。なお、プリドライバ18aの詳細については後述する。
続いて、後段論理20は、プリドライバ18aの出力信号に応じて動作する回路を概念的に表したものである。同様に、出力ドライバ22は、インバータやバッファなどのように、後段論理20の出力信号をドライブして出力するドライバを概念的に表したものである。プリドライバ18aの出力信号は、後段論理20によって処理され、出力ドライバ22によってドライブされ、出力信号OUTとして出力される。
次に、プリドライバ18aについて説明する。
図3は、図2に示すプリドライバ18aの構成を表す回路図である。同図に示すプリドライバ18aは、4つのPMOS(P型MOSトランジスタ)P0,P1,P2,P3と、4つのNMOS(N型MOSトランジスタ)N0,N1,N2,N3とによって構成されている。ここで、PMOSP0とNMOSN0はインバータを構成し、PMOSP1〜P3とNMOSN1〜N3は本発明のドライブ能力可変回路を構成する。
PMOSP1,P2,P3のソースは電源Vddに接続され、そのドレインはPMOSP0のソースに接続されている。また、PMOSP1,P2のゲートには、それぞれ検出信号D1,D2が入力され、PMOSP3のゲートはグランドに接続されている。
PMOSP0のドレインとNMOSN0のドレインは接続され、その接続点から、プリドライバ18aの出力信号が出力されている。この出力信号は、後段論理20へ入力される。また、PMOSP0とNMOSN0のゲートには入力信号Sが入力されている。
NMOSN1,N2,N3のソースはグランドGndに接続され、そのドレインはNMOSN0のソースに接続されている。また、NMOSN1,N2のゲートには、それぞれ検出信号D1,D2が入力され、NMOSN3のゲートは電源Vddに接続されている。
プリドライバ18aを構成するPMOSP3とNMOSN3は常にオン状態である。従って、プリドライバ18aは、基本的にインバータ回路として機能する。一方、PMOSP1,P2とNMOSN1,N2は、検出信号D1,D2の状態に応じて、そのオン状態、オフ状態が切り替えられ、そのプリチャージ側(PMOS側)およびディスチャージ側(NMOS)のドライブ能力は可変となる。
次に、図4に示すタイミング図を参照して、セル14aの動作を説明する。
まず、図4(a)は、信号Aがローレベルからハイレベルに変化する時同時に、信号Sがローレベルからハイレベル、その反転信号S ̄がハイレベルからローレベルに変化する状態を表したものである。図中、実線で表す波形は、信号Aによるノイズの影響がない場合、点線で表す波形は、信号Aによるノイズの影響がある場合の信号Sとその反転信号S ̄の変化をそれぞれ表す。以下の説明においても同様である。
実線で示すように、信号Aによるノイズの影響がない場合には、信号Sとその反転信号S ̄はほぼ同時に変化するが、点線で示すように、信号Aがローレベルからハイレベルに変化する時同時に、信号Sがローレベルからハイレベルに変化し、その反転信号S ̄がハイレベルからローレベルに変化すると、信号Aのハイレベルに引っ張られて、信号Sは、その立ち上がりのタイミングが早くなり、反転信号S ̄は、その立ち下がりのタイミングが遅くなる。
信号Aによるノイズの影響がない場合、上記の通り、信号Sとその反転信号S ̄はほぼ同時に変化するので、ノイズ検出部16のNOR回路24の出力信号D1は常にローレベル、NAND回路26の出力信号D2は常にハイレベルとなる。このため、プリドライバ18aでは、プリチャージ側のドライブ能力とディスチャージ側のドライブ能力はほぼ等しくなる。
これに対し、信号Aがローレベルからハイレベルに変化する時同時に、信号Sがローレベルからハイレベルに変化し、その反転信号S ̄がハイレベルからローレベルに変化すると、NOR回路24の出力信号D1は常にローレベルとなるが、NAND回路26の出力信号D2は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するローレベルのパルスとなる。
この時、プリドライバ18aの出力信号は、信号Sが反転されてハイレベルからローレベルに変化するが、NAND回路26の出力信号がローレベルとなる期間、プリドライバ18aのPMOSP1,P2,P3はオン状態、NMOSN1,N2はオフ状態、NMOSN3はオン状態となる。このため、プリドライバ18aでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
その結果、プリドライバ18aの出力信号は、ハイレベルからローレベルに変化するタイミングが遅くなる方向に補正される。これにより、信号Aによるノイズの影響によって、その動作タイミングが変動した信号Sとその反転信号S ̄は、ノイズ対策回路によって、ノイズの影響によるタイミング変動が動的に解析され、そのタイミング変動がリアルタイムに補正される。
つまり、内部回路10では、セル14aが、信号Aによるノイズの影響をリアルタイムに補正しながら動作するので、静的解析のように、常にワーストケースを想定して、LSIチップ全体の動作検証を行う必要がない。このため、LSIの性能をより正確に算出することができ、その性能を最大限に発揮させることができる。また、LSIのロジック設計への応用が期待されるだけでなく、遅延変動を好まない回路部分に適用することによって一定の遅延値を得ることが可能になる。
以下同様に、図4(b)は、信号Aがハイレベルからローレベルに変化する時同時に、信号Sがローレベルからハイレベル、その反転信号S ̄がハイレベルからローレベルに変化する状態を表したものである。この場合、信号Aのローレベルに引っ張られて、信号Sは、その立ち上がりのタイミングが遅くなり、反転信号S ̄は、その立ち下がりのタイミングが早くなる。
信号Aがハイレベルからローレベルに変化する時同時に、信号Sがローレベルからハイレベルに変化し、その反転信号S ̄がハイレベルからローレベルに変化すると、NAND回路26の出力信号D2は常にハイレベルとなるが、NOR回路24の出力信号D1として、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するハイレベルのパルスとなる。
この時、プリドライバ18aの出力信号は、ハイレベルからローレベルに変化するが、NOR回路24の出力信号D1がハイレベルとなる期間、プリドライバ18aのPMOSP1,P2はオフ状態、PMOSP3はオン状態、NMOSN1,N2,N3はオン状態となる。このため、プリドライバ18aでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
その結果、プリドライバ18aの出力信号は、ハイレベルからローレベルに変化するタイミングが早くなる方向に補正される。
続いて、図4(c)は、信号Aがローレベルからハイレベルに変化する時同時に、信号Sがハイレベルからローレベル、その反転信号S ̄がローレベルからハイレベルに変化する状態を表したものである。この場合、信号Aのハイレベルに引っ張られて、信号Sは、その立ち下がりのタイミングが遅くなり、反転信号S ̄は、その立ち上がりのタイミングが早くなる。
信号Aがローレベルからハイレベルに変化する時同時に、信号Sがハイレベルからローレベルに変化し、その反転信号S ̄がローレベルからハイレベルに変化すると、NOR回路24の出力信号D1は常にローレベルとなるが、NAND回路26の出力信号D2は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するローレベルのパルスとなる。
この時、プリドライバ18aの出力信号は、ローレベルからハイレベルに変化するが、NAND回路26の出力信号D2がローレベルとなる期間、プリドライバ18aのPMOSP1,P2,P3はオン状態、NMOSN1,N2はオフ状態、NMOSN3はオン状態となる。このため、プリドライバ18aでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
その結果、プリドライバ18aの出力信号は、ローレベルからハイレベルに変化するタイミングが早くなる方向に補正される。
最後に、図4(d)は、信号Aがハイレベルからローレベルに変化する時同時に、信号Sがハイレベルからローレベル、その反転信号S ̄がローレベルからハイレベルに変化する状態を表したものである。この場合、信号Aのローレベルに引っ張られて、信号Sは、その立ち下がりのタイミングが早くなり、反転信号S ̄は、その立ち上がりのタイミングが遅くなる。
信号Aがハイレベルからローレベルに変化する時同時に、信号Sがハイレベルからローレベルに変化し、その反転信号S ̄がローレベルからハイレベルに変化すると、NAND回路26の出力信号D2は常にハイレベルとなるが、NOR回路24の出力信号D1は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するハイレベルのパルスとなる。
この時、プリドライバ18aの出力信号は、ローレベルからハイレベルに変化するが、NOR回路24の出力信号D1がハイレベルとなる期間、プリドライバ18aのPMOSP1,P2はオフ状態、PMOSP3はオン状態、NMOSN1,N2,N3はオン状態となる。このため、プリドライバ18aでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
その結果、プリドライバ18aの出力信号は、ローレベルからハイレベルに変化するタイミングが遅くなる方向に補正される。
次に、セル14の別の例を挙げて説明する。
図5は、図1に示すセル14の構成を表す別の例の概略図である。同図に示すセル14bは、プリドライバ18aではなく、プリドライバ18bを用いている点を除いてセル14aと同じである。なお、両者の違いは、図2および図3に示すプリドライバ18aには入力信号Sが入力されているのに対して、図5および図6に示すプリドライバ18bには反転信号S ̄が入力されている点だけである。
図2および図3に示すセル14aと図5及び図6に示すセル14bは、その動作もほぼ同じであるから、以下、図4に示すタイミング図を参照して、セル14bの動作を簡単に説明する。
図4(a)に示すように、信号Aがローレベルからハイレベルに変化する時同時に、信号Sがローレベルからハイレベル、その反転信号S ̄がハイレベルからローレベルに変化する場合、NOR回路24の出力信号D1は常にローレベル、NAND回路26の出力信号D2は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するローレベルのパルスとなる。
プリドライバ18bの出力信号は、反転信号S ̄が反転されてローレベルからハイレベルに変化するが、NAND回路26の出力信号D2がローレベルとなる期間、プリドライバ18bのPMOSP1,P2,P3はオン状態、NMOSN1,N2はオフ状態、NMOSN3はオン状態となる。従って、プリドライバ18bでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
その結果、プリドライバ18bの出力信号は、ローレベルからハイレベルに変化するタイミングが早くなる方向に補正される。
続いて、図4(b)に示すように、信号Aがハイレベルからローレベルに変化する時同時に、信号Sがローレベルからハイレベル、その反転信号S ̄がハイレベルからローレベルに変化する場合、NAND回路26の出力信号D2は常にハイレベル、NOR回路24の出力信号D1は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するハイレベルのパルスとなる。
プリドライバ18bの出力信号は、ローレベルからハイレベルに変化するが、NOR回路24の出力信号D1がハイレベルとなる期間、プリドライバ18bのPMOSP1,P2はオフ状態、PMOSP3はオン状態、NMOSN1,N2,N3はオン状態となる。従って、プリドライバ18bでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
その結果、プリドライバ18bの出力信号は、ローレベルからハイレベルに変化するタイミングが遅くなる方向に補正される。
続いて、図4(c)に示すように、信号Aがローレベルからハイレベルに変化する時同時に、信号Sがハイレベルからローレベル、その反転信号S ̄がローレベルからハイレベルに変化する場合、NOR回路24の出力信号D1は常にローレベル、NAND回路26の出力信号D2は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するローレベルのパルスとなる。
プリドライバ18bの出力信号は、ハイレベルからローレベルに変化するが、NAND回路26の出力信号D2がローレベルとなる期間、プリドライバ18bのPMOSP1,P2,P3はオン状態、NMOSN1,N2はオフ状態、NMOSN3はオン状態となる。従って、プリドライバ18bでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
その結果、プリドライバ18bの出力信号は、ハイレベルからローレベルに変化するタイミングが遅くなる方向に補正される。
最後に、図4(d)に示すように、信号Aがハイレベルからローレベルに変化する時同時に、信号Sがハイレベルからローレベル、その反転信号S ̄がローレベルからハイレベルに変化する場合、NAND回路26の出力信号D2は常にハイレベル、NOR回路24の出力信号D1は、信号Aによるノイズの影響によって、信号Sとその反転信号S ̄の動作タイミングの変動分に相当するハイレベルのパルスとなる。
プリドライバ18bの出力信号は、ハイレベルからローレベルに変化するが、NOR回路24の出力信号D1がハイレベルとなる期間、プリドライバ18bのPMOSP1,P2はオフ状態、PMOSP3はオン状態、NMOSN1,N2,N3はオン状態となる。従って、プリドライバ18bでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
その結果、プリドライバ18bの出力信号は、ハイレベルからローレベルに変化するタイミングが早くなる方向に補正される。
以上のように、プリドライバ18aに入力信号Sが入力された場合も、プリドライバ18bに反転信号S ̄が入力された場合も同様に、信号Aによるノイズの影響によって、その動作タイミングが変動された信号Sとその反転信号S ̄は、ノイズ対策回路によって、ノイズの影響によるタイミング変動が動的に解析され、そのタイミング変動がリアルタイムに補正される。
なお、本発明は、信号Aが伝搬される配線が、信号Sとその反転信号S ̄が伝搬される2本の並行配線の上層もしくは下層のどちらに配線されている場合であっても適用可能である。
また、本発明は、プリドライバを有するセルにおいて適用可能であるが、後段論理の具体的構成は何ら限定されないし、出力ドライバも必須ではない。また、ノイズ検出部の構成も何ら限定されず、入力信号Sとその反転信号S ̄との論理をとって、ノイズの影響による入力信号Sとその反転信号S ̄のタイミング変動に応じたパルス幅を持つ検出信号D1,D2を出力可能なものであれば良い。
また、プリドライバの構成も何ら限定されない。図3および図6に示す例では、インバータ構成のプリドライバに対して、本発明のドライブ能力可変回路を適用した構成ものであるが、プリドライバはバッファ構成のものでも良いし、他の構成のものでも良い。また、ドライブ能力可変回路も図示例のものに限定されず、同様の機能を果たすことのできる各種構成の回路で実現することが可能である。
本発明は、基本的に以上のようなものである。
以上、本発明のノイズ対策回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
以上、本発明のノイズ対策回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
10 内部回路
12、14、14a、14b セル
16 ノイズ検出部
18a、18b プリドライバ
20 後段論理
22 出力ドライバ
24 NOR回路
26 NAND回路
28、28a、28b、30 配線
P0〜P3 P型MOSトランジスタ
N0〜N3 N型MOSトランジスタ
A、S 信号
S ̄ 反転信号
D1、D2 検出信号
12、14、14a、14b セル
16 ノイズ検出部
18a、18b プリドライバ
20 後段論理
22 出力ドライバ
24 NOR回路
26 NAND回路
28、28a、28b、30 配線
P0〜P3 P型MOSトランジスタ
N0〜N3 N型MOSトランジスタ
A、S 信号
S ̄ 反転信号
D1、D2 検出信号
Claims (1)
- ノイズの影響による信号のタイミング変動を補正するノイズ対策回路であって、
その後段論理をドライブするプリドライバを備えるセルにおいて、
前記セルに入力される入力信号とその反転信号との論理をとって、前記ノイズの影響による前記入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備え、
前記プリドライバは、前記ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、前記入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えていることを特徴とするノイズ対策回路。
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Applications Claiming Priority (1)
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Publications (1)
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---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005325766A Pending JP2007134938A (ja) | 2005-11-10 | 2005-11-10 | ノイズ対策回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007134938A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100915829B1 (ko) * | 2008-02-20 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 집적회로의 데이터 출력 드라이버 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6432523A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Output buffer circuit |
JPH0786900A (ja) * | 1993-09-17 | 1995-03-31 | Fujitsu Ltd | 半導体装置 |
JPH07249978A (ja) * | 1994-03-14 | 1995-09-26 | Mitsubishi Denki Semiconductor Software Kk | 出力回路装置 |
JPH0879048A (ja) * | 1994-09-07 | 1996-03-22 | Nec Eng Ltd | 出力バッファ |
JPH1098363A (ja) * | 1996-09-19 | 1998-04-14 | Yamaha Corp | 出力バッファ回路 |
-
2005
- 2005-11-10 JP JP2005325766A patent/JP2007134938A/ja active Pending
Patent Citations (5)
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