TWI592932B - 多埠sram模組及其控制方法 - Google Patents

多埠sram模組及其控制方法 Download PDF

Info

Publication number
TWI592932B
TWI592932B TW105113355A TW105113355A TWI592932B TW I592932 B TWI592932 B TW I592932B TW 105113355 A TW105113355 A TW 105113355A TW 105113355 A TW105113355 A TW 105113355A TW I592932 B TWI592932 B TW I592932B
Authority
TW
Taiwan
Prior art keywords
word line
coupled
potential
control
sram module
Prior art date
Application number
TW105113355A
Other languages
English (en)
Other versions
TW201703040A (zh
Inventor
朱俐瑋
連南鈞
Original Assignee
円星科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 円星科技股份有限公司 filed Critical 円星科技股份有限公司
Publication of TW201703040A publication Critical patent/TW201703040A/zh
Application granted granted Critical
Publication of TWI592932B publication Critical patent/TWI592932B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

多埠SRAM模組及其控制方法
本發明是關於靜態隨機存取記憶體（static random access memory，簡稱SRAM），尤其是關於多埠（multi-port）SRAM模組。
圖1係習知雙埠（dual port）SRAM模組的電路圖。圖中顯示雙埠SRAM模組之記憶體單元陣列中位於同一列的複數個雙埠記憶體單元110，該些雙埠記憶體單元110連接至同一組字元線（word line）WLA及WLB，但各自連接至不同的位元線對（bit line pair）PBLA及位元線對PBLB，位元線對PBLA及位元線對PBLB實際上各自包含2條位元線。圖2為雙埠記憶體單元110 的電路圖，通常以8個電晶體實作，其中4個構成一個閂鎖器（latch）112，2個電晶體113及114構成雙埠記憶體單元110的其中一埠，其與字元線WLA相接以控制閂鎖器是否與位元線對PBLA（由位元線BLA及/BLA所組成）導通，另2電晶體115及116構成另一埠，其與字元線WLB相接以控制閂鎖器是否與位元線對PBLB（由位元線BLB及/BLB所組成）導通。回到圖1，字元線WLA及WLB分別由反相器120及130驅動，反相器120的輸出端耦接雙埠記憶體單元110的其中一埠，反相器130的輸出端耦接雙埠記憶體單元110的另一埠。雙埠SRAM的好處在於提高SRAM的存取速度，但同時面臨一些缺點，例如(a) 對一個雙埠記憶體單元110透過位元線對PBLA及PBLB同時進行讀取操作時，會造成對閂鎖器的2倍讀取干擾（read disturb），使得讀取靜態雜訊容限（read static noise margin，簡稱RSNM）變差；(b) 對一個雙埠記憶體單元110同時進行讀取及寫入操作時，寫入電流與讀取電流相競爭，使得寫入容限（write margin）變差；(c) 同一列的兩條字元線WLA及WLB同時開啟時，處於資料保存狀態的雙埠記憶體單元110因為漏電流增加而造成閂鎖器的資料流失的機率提高。
鑑於先前技術之不足，本發明之一目的在於提供一種多埠SRAM模組及多埠SRAM模組的控制方法，以提升讀取及/或寫入操作的穩定度。
本發明揭露一種多埠SRAM模組，包含：一記憶體單元陣列，包含複數列記憶體單元，每一記憶體單元包含至少一第一控制埠及一第二控制埠；一第一字元線，耦接一目標列的複數個記憶體單元，用來控制該第一控制埠是否開啟；一第二字元線，耦接該目標列的複數個記憶體單元，用來控制該第二控制埠是否開啟；以及一開關元件，耦接該第一字元線及該第二字元線，係依據該第一字元線之電位決定是否將該第二字元線耦接至一參考電位；其中，當該第一字元線不致能且該第二字元線致能時，該第二字元線具有一第一致能電位，當該第一字元線及該第二字元線同時致能時，該第二字元線具有不同於該第一致能電位之一第二致能電位。譬如該第一致能電位係大於該第二致能電位；或者該第一致能電位亦可小於該第二致能電位。
本發明之多埠SRAM模組與多埠SRAM模組的控制方法使用簡單的電路即可決定何時需調整多埠SRAM的電壓，例如字元線的電壓、位元線的電壓及/或記憶體單元的電壓等，以增加多埠SRAM模組的讀取及/或寫入操作的穩定度。並且本發明的多埠SRAM模組還具有非同步操作（即允許不同埠之間存在時鐘偏斜（clock skew））、不需額外的地址定位（address matching）電路及/或仲裁（arbiter）電路及電路面積小等優點。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本發明之揭露內容包含多埠SRAM模組與多埠SRAM模組的控制方法，以提升讀取及/或寫入操作的穩定度。由於本發明之多埠SRAM模組所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖3為本發明之一實施例的多埠SRAM模組的局部電路圖。本發明適用於2埠（含）以上的SRAM，亦即多埠SRAM的任一列包含2條以上的字元線，圖中所示的字元線WLA及WLB為其中的任2條，分別由反相器210及220驅動。字元線WLB在其位於反相器220的輸出端透過開關元件230耦接至某一參考電位，該參考電位高於或低於字元線WLB致能時（例如以高邏輯準位為致能）的電位，在一實施例中，該參考電位可以是接地電位。開關元件230依據字元線WLA的準位呈現導通或不導通，因此字元線WLB的準位會受到字元線WLA的準位的影響，也就是說實際上字元線WLA與字元線WLB的準位有依賴關係（此實施例中為單向的依賴關係，亦即字元線WLB的準位受字元線WLA的準位影響，但字元線WLA的準位不受字元線WLB的準位影響）。如圖所示，當開關元件230以P型金氧半場效電晶體（簡稱PMOS）實作時，PMOS的閘極耦接至反相器210的輸入端，因此當字元線WLA致能時（反相器210的輸入端為低邏輯準位），開關元件230開啟，字元線WLB上的電位便會改變。當字元線WLA不致能且字元線WLB致能時，字元線WLB具有一第一致能電位，當字元線WLA及字元線WLB同時致能時，字元線WLB具有不同於該第一致能電位的一第二致能電位，也就是該第一致能電位可大於或者小於該第二致能電位。以該第二致能電位小於該第一致能電位為例，如圖4所示，T1至T2區間字元線WLB有△V的降幅。如此在字元線WLB上所造成的字元線驅動抑制（word line under-drive，簡稱WLUD）有助於降低讀取干擾，以避免資料錯誤或流失之效果。在一個實施例中，與字元線WLA及WLB相連的記憶體單元，其對應字元線WLA的控制埠（即耦接反相器210之輸出端的控制埠）可專用於寫入操作，而對應字元線WLB的控制埠（即耦接反相器220之輸出端的控制埠）可專用於讀取操作，即可減輕讀取干擾。
上述的開關元件230也可以利用N型金氧半場效電晶體（簡稱NMOS）實作，此時NMOS的閘極耦接反相器210的輸出端。開關元件230也可以是一個以上的NMOS及/或PMOS及其組合，此類變化為本技術領域具有通常知識者所熟知，故不一一舉例說明。
圖5為本發明另一實施例的多埠SRAM模組的局部電路圖。在此實施例中，除了字元線WLB透過開關元件230耦接至參考準位之外，字元線WLA亦透過開關元件240耦接至參考準位，而開關元件240的導通/不導通狀態由字元線WLB的邏輯準位控制。因此字元線WLA與字元線WLB的準位有依賴關係，亦即2條字元線的準位會互相影響。 假設開關元件230及240所耦接的參考電位低於字元線WLB致能時的電位，則如圖6所示，在T1至T2的區間，字元線WLA上的電位因開關元件240導通而被迫下降△V1；同樣的，字元線WLB上的電位因開關元件230導通而被迫下降△V2。電壓降幅△V1與△V2分別與開關元件240及開關元件230的尺寸有關。同樣的，開關元件240不限於以PMOS實作，可以是NMOS及/或PMOS及其組合。由此可見，當字元線WLA及字元線WLB同時致能時，兩者都可獲得字元線驅動抑制的效果；相較於前一實施例，本實施例可以進一步抑制讀取干擾。
圖7為本發明另一實施例的多埠SRAM模組的局部電路圖。在本實施例中，字元線WLA與字元線WLB同時耦接至偵測電路610，偵測電路610依據字元線WLA與字元線WLB的電位產生控制訊號CS。在本實施例中，當字元線WLA及字元線WLB同時致能時，偵測電路610輸出低邏輯準位的控制訊號CS。控制訊號CS經由控制線620耦接至寫入控制電路630及640。寫入控制電路630用來驅動位元線對BLA，而寫入控制電路640則用來驅動位元線對BLB。重置電路650及660耦接至控制線620，分別依據訊號LCA及訊號LCB重置控制線620上的電位。訊號LCA及訊號LCB與SRAM模組的操作頻率有關，使得重置電路650及660的至少其中一者會在介於同一組字元線（即耦接至偵測電路610的字元線，此例中為字元線WLA及WLB）連續2次同時致能的中間重置控制線620的電位。在本實施例中，重置時重置電路650及660係將控制線620的電位設為高邏輯準位。重置電路650（660）可以簡單地藉由電晶體655（665）耦接至一電壓源來實作。當控制訊號CS指示字元線WLA及WLB同時致能，寫入控制電路630及640可以選擇性地降低其所控制之位元線的準位，來造成負位元線（negative bit line，簡稱NBL）的效果，以增加寫入操作的穩定性。偵測電路610可以簡單地利用電晶體的組合來實作（例如2個串接的NMOS 612及614），目的在於當字元線WLA及WLB同時致能時，控制訊號CS會在控制線620上造成準位轉換。
圖8為本發明另一實施例的多埠SRAM模組的局部電路圖。在本實施例中，字元線WLA與字元線WLB同時耦接至電壓調整電路710，電壓調整電路710依據字元線WLA及字元線WLB是否致能決定是否將多埠記憶體單元720中的某一節點耦接至負的電壓準位-V。在一個實施例中，該節點可以是多埠記憶體單元720的閂鎖器與低電壓準位的耦接點；更明確地說，如果閂鎖器係由2個PMOS及2個NMOS所組成，則該節點為NMOS的源極（source），一般操作時耦接至地。本實施例的電壓調整電路710由2個NMOS 712及714串接而成，當字元線WLA與字元線WLB同時致能， 多埠記憶體單元720的該節點的電壓被強制拉低至負的電壓準位-V。如此設計的好處是，當多埠記憶體單元720的閂鎖器的低電壓被拉得更低（比一般操作時低），多埠記憶體單元720所遭遇的讀取干擾就變低，因此可以提高多埠記憶體單元720的RSNM。在其他的實施例中，電壓調整電路710可以不直接連接至字元線WLA及WLB，而是間接地依據偵測電路610的偵測結果（如CS訊號）來決定是否改變多埠記憶體單元720的電位；這種情況下，電壓調整電路710可以只包含一個電晶體，其閘極耦接該偵測電路610，並依據偵測結果決定是否將多埠記憶體單元720耦接至更低的電位。
圖9為本發明另一實施例的多埠SRAM模組的局部電路圖。字元線WLA及字元線WLB透過開關元件810及開關元件820互相耦接，開關元件810及820皆與邏輯電路830耦接。當字元線WLA（字元線WLB）致能時，開關元件820（開關元件810）導通，此時邏輯電路830依據讀寫控制訊號WENA及WENB來決定是否在對應的字元線上實施字元線驅動抑制。在此實施例中，對應讀取操作的字元線會被施予字元線驅動抑制，而當兩字元線同時對應寫入操作時，兩者都會被施予字元線驅動抑制，其對應關係如下表所示： 讀寫控制訊號WENA及WENB為邏輯值1/0時分別對應寫入/讀取操作，WLUD代表施予字元線驅動抑制。由此可知，邏輯電路830的設計原則在於，當字元線WLA及字元線WLB同時對應讀取操作時，兩者都會被施予字元線驅動抑制，當一者對應讀取操作，另一對應寫入操作時，只有對應讀取操作的字元線會被施予字元線驅動抑制，而當兩者同時對應寫入操作時，兩者都會被施予字元線驅動抑制；不同操作與字元線驅動抑制的控制經由本實施的揭露可以衍生不同的變化，為避免贅文於此不一一列舉。邏輯電路830包含反及閘（NAND Gate）831、4個電晶體832、834、836及838，其動作原理及連接方式為本技術領域具有通常知識者可以理解及加以變化，故不贅述。
請參閱圖10，其係本發明之多埠SRAM模組之控制方法之一實施例的流程圖，包含下列步驟： 步驟S910： 依據同一組字元線之其中之一的電位，改變另一字元線的電位。以雙埠為例，如圖1所示，在雙埠SRAM的模組中，同一列的雙埠記憶體單元110由一組字元線（包含2條的字元線）控制。在此步驟中，當其中之一致能時，使另一者的電位改變；更詳細地說，當字元線WLA不致能且字元線WLB致能時，字元線WLB具有一第一致能電位，當字元線WLA及字元線WLB同時致能時，則字元線WLB具有不同於該第一致能電位的一第二致能電位。例如於字元線WLA致能時降低字元線WLB的致能電位，便可達到字元線驅動抑制的效果，減低對雙埠記憶體單元110的讀取干擾。另外，此步驟更可包含以下的細節：依據讀寫控制訊號決定是否改變字元線的電位。在一實施例中，可以依據前述邏輯電路830的設計原則改變字元線的電位； 步驟S920：偵測一組字元線的電位變化，產生一偵測結果。當一組字元線中的至少2條字元線同時致能時，使該偵測結果反應該狀態；以及 步驟S930：依據該偵測結果調整位元線或記憶體單元的電位。當同一列記憶體單元的至少2條字元線同時致能，可以藉由降低位元線的電壓（即實施負位元線）來提高寫入操作的可靠度，或是藉由降低記憶體單元的低電位，使記憶體單元的儲存資料不易被翻轉，來提高讀取操作的可靠度。
上述的實施例可以加以組合實施，例如圖5可以和圖7及/或圖8組合、圖9可以和圖7及/或圖8組合、或是圖3和圖7及/或圖8組合等等，此為本技術領域具有通常知識者能輕易推及之組合變化，故不贅述。圖10之流程中，步驟S910可以獨立於步驟S920及步驟S930之外單獨實施。
上述的實施例中雖然僅繪示多埠SRAM模組中的任2條字元線，本發明可以推及至3條以上的字元線，例如圖3或圖5中的字元線WLB更經由另一個依據字元線WLC的電位呈導通/不導通狀態的開關元件耦接至參考電位，或是在圖7或圖8中的偵測電路更串聯另一個依據字元線WLC的電位呈導通/不導通狀態的開關元件。由於本技術領域具有通常知識者可藉由圖3至圖9之裝置發明的揭露內容來瞭解圖10之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110‧‧‧雙埠記憶體單元
120、130、210、220‧‧‧反相器
230、240、810、820‧‧‧開關元件
610‧‧‧偵測電路
710‧‧‧電壓調整電路
720‧‧‧多埠記憶體單元
612、614、712、714‧‧‧NMOS
620‧‧‧控制線
630、640‧‧‧寫入控制電路
650、660‧‧‧重置電路
655、665、832、834、836、838‧‧‧電晶體
830‧‧‧邏輯電路
831‧‧‧反及閘
S910~S930‧‧‧步驟
［圖1］為習知雙埠SRAM模組的電路圖； ［圖2］為雙埠記憶體單元的電路圖； ［圖3］為本發明之一實施例的多埠SRAM模組的局部電路圖； ［圖4］為2條有依賴關係的字元線的時序圖； ［圖5］為本發明另一實施例的多埠SRAM模組的局部電路圖； ［圖6］為為2條有依賴關係的字元線的時序圖； ［圖7］為本發明另一實施例的多埠SRAM模組的局部電路圖； ［圖8］為本發明另一實施例的多埠SRAM模組的局部電路圖； ［圖9］為本發明另一實施例的多埠SRAM模組的局部電路圖；以及 ［圖10］為本發明之多埠SRAM模組之控制方法之一實施例的流程圖。
210、220‧‧‧反相器
230、240‧‧‧開關元件

Claims (16)

  1. 一種多埠SRAM模組，包含：一記憶體單元陣列，包含複數列記憶體單元，每一記憶體單元包含至少一第一控制埠及一第二控制埠；一第一字元線，耦接一目標列的複數個記憶體單元，用來控制該第一控制埠是否開啟；一第二字元線，耦接該目標列的複數個記憶體單元，用來控制該第二控制埠是否開啟；以及一開關元件，耦接該第二字元線，係依據該第一字元線之電位決定是否將該第二字元線耦接至一參考電位；其中，當該第一字元線不致能且該第二字元線致能時，該第二字元線具有一第一致能電位，當該第一字元線及該第二字元線同時致能時，該第二字元線具有不同於該第一致能電位之一第二致能電位。
  2. 如申請專利範圍第1項所述之多埠SRAM模組，更包含：一第一反相器，用來驅動該第一字元線，其輸出端耦接該第一控制埠；以及一第二反相器，用來驅動該第二字元線，其輸出端耦接該第二控制埠；其中該開關元件係為一P型金氧半場效電晶體，其源極耦接該第二反相器之輸出端及該參考電位的其中一者，汲極耦接另一者，閘極耦 接該第一反相器的輸入端。
  3. 如申請專利範圍第1項所述之多埠SRAM模組，更包含：一第一反相器，用來驅動該第一字元線，其輸出端耦接該第一控制埠；以及一第二反相器，用來驅動該第二字元線，其輸出端耦接該第二控制埠；其中該開關元件係為一N型金氧半場效電晶體，其源極耦接該第二反相器之輸出端及該參考電位的其中一者，汲極耦接另一者，閘極耦接該第一反相器的輸出端。
  4. 如申請專利範圍第1項所述之多埠SRAM模組，更包含：一另一開關元件，耦接該第一字元線，係依據該第二字元線之電位決定是否將該第一字元線耦接至該參考電位。
  5. 如申請專利範圍第4項所述之多埠SRAM模組，更包含：一邏輯電路，耦接於該開關元件、該另一開關元件與該參考電位，用來依據對應該第一控制埠的一第一讀寫控制訊號及對應該第二控制埠的一第二讀寫控制訊號決定是否將該第一字元線及該第二字元線的至少其中之一耦接至該參考電位。
  6. 如申請專利範圍第1項所述之多埠SRAM模組，更包含：一偵測電路，耦接該第一字元線及該第二字元線，用來偵測該第一字元線及該第二字元線之電位，以產生一偵測結果；其中，該偵測結果係據以改變該目標列的該些記憶體單元的電壓，或是據以改變與該第一控制埠或該第二控制埠相連接之一位元線的 電壓。
  7. 如申請專利範圍第1項所述之多埠SRAM模組，其中該第二致能電位小於該第一致能電位。
  8. 如申請專利範圍第1項所述之多埠SRAM模組，其中該第二致能電位大於該第一致能電位。
  9. 一種多埠SRAM模組，包含：一記憶體單元陣列，包含複數列的記憶體單元，每一記憶體單元包含至少一第一控制埠及一第二控制埠；一第一字元線，耦接一目標列的複數個記憶體單元，用來控制該第一控制埠是否開啟；一第二字元線，耦接該目標列的複數個記憶體單元，用來控制該第二控制埠是否開啟；一偵測電路，耦接該第一字元線及該第二字元線，用來偵測該第一字元線及該第二字元線之電位，以產生一偵測結果；以及一寫入控制電路，耦接該偵測電路，係利用與該第一控制埠或該第二控制埠相連接之一位元線以對部分之記憶體單元執行寫入操作；其中，該偵測結果係據以改變該位元線之電位。
  10. 一種多埠SRAM模組，包含：一記憶體單元陣列，包含複數列的記憶體單元，每一記憶體單元包含至少一第一控制埠及一第二控制埠；一第一字元線，耦接一目標列的複數個記憶體單元，用來控制該第一控制埠是否開啟； 一第二字元線，耦接該目標列的複數個記憶體單元，用來控制該第二控制埠是否開啟；以及一偵測電路，耦接該第一字元線及該第二字元線，用來偵測該第一字元線及該第二字元線之電位，以產生一偵測結果；其中，該偵測結果係據以改變該目標列的該些記憶體單元的電壓，或是據以改變與該第一控制埠或該第二控制埠相連接之一位元線的電壓，且該偵測電路包含：一第一電晶體，具有一第一控制端、一第一端點及一第二端點，該第一控制端耦接至該第一字元線，該第一端點耦接至一參考電位；以及一第二電晶體，具有一第二控制端、一第三端點及一第四端點，該第二控制端耦接至該第二字元線，該第三端點耦接至該第二端點，該第四端點輸出該偵測結果。
  11. 一種多埠SRAM模組，包含：一記憶體單元陣列，包含複數列的記憶體單元，每一記憶體單元包含至少一第一控制埠及一第二控制埠；一第一字元線，耦接一目標列的複數個記憶體單元，用來控制該第一控制埠是否開啟；一第二字元線，耦接該目標列的複數個記憶體單元，用來控制該第二控制埠是否開啟；一偵測電路，耦接該第一字元線及該第二字元線，用來偵測該第一字元線及該第二字元線之電位，以產生一偵測結果，其中該偵測結 果係據以改變該目標列的該些記憶體單元的電壓，或是據以改變與該第一控制埠或該第二控制埠相連接之一位元線的電壓；一控制線，耦接該偵測電路，以傳輸該偵測結果；以及一重置電路，耦接該控制線，用來於該第一字元線及該第二字元線連續兩次同時致能的期間重置該控制線之電位。
  12. 一種多埠SRAM模組之控制方法，該多埠SRAM模組包含一第一字元線及一第二字元線，該第一字元線及該第二字元線分別用來控制同一列之複數記憶體單元之一第一控制埠及一第二控制埠是否開啟，該控制方法包含：依據該第一字元線的電位改變該第二字元線的電位；其中，當該第一字元線不致能且該第二字元線致能時，該第二字元線具有一第一致能電位，當該第一字元線及該第二字元線同時致能時，該第二字元線具有不同於該第一致能電位之一第二致能電位。
  13. 如申請專利範圍第12項所述之控制方法，更包含：依據對應該第一控制埠的一第一讀寫控制訊號及對應該第二控制埠的一第二讀寫控制訊號決定是否改變該第一字元線及該第二字元線的至少其中之一的電位。
  14. 如申請專利範圍第12項所述之控制方法，其中每一記憶體單元係耦接一位元線，該控制方法更包含：偵測該第一字元線及該第二字元線的電壓變化以產生一偵測結果；以及 依據該偵測結果調整該位元線或該些記憶體單元的電位。
  15. 如申請專利範圍第12項所述之控制方法，其中該第二致能電位小於該第一致能電位。
  16. 如申請專利範圍第12項所述之控制方法，其中該第二致能電位大於該第一致能電位。
TW105113355A 2015-06-02 2016-04-28 多埠sram模組及其控制方法 TWI592932B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104117723 2015-06-02
US14/827,719 US9336865B1 (en) 2015-06-02 2015-08-17 Multi-port SRAM module and control method thereof

Publications (2)

Publication Number Publication Date
TW201703040A TW201703040A (zh) 2017-01-16
TWI592932B true TWI592932B (zh) 2017-07-21

Family

ID=55860063

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105113355A TWI592932B (zh) 2015-06-02 2016-04-28 多埠sram模組及其控制方法

Country Status (2)

Country Link
US (1) US9336865B1 (zh)
TW (1) TWI592932B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2525904B (en) * 2014-05-08 2018-05-09 Surecore Ltd Memory unit
US10403384B2 (en) 2016-06-22 2019-09-03 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US9940999B2 (en) 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
CN111951864B (zh) * 2019-05-14 2022-10-28 兆易创新科技集团股份有限公司 一种控制读操作的方法、装置以及Nand flash存储器
CN110598369B (zh) * 2019-10-18 2024-09-27 深圳忆联信息系统有限公司 一种时钟电路结构
US11984151B2 (en) 2021-07-09 2024-05-14 Stmicroelectronics International N.V. Adaptive bit line overdrive control for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)
US12087356B2 (en) 2021-07-09 2024-09-10 Stmicroelectronics International N.V. Serial word line actuation with linked source voltage supply modulation for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)
US11955171B2 (en) 2021-09-15 2024-04-09 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6778462B1 (en) * 2003-05-08 2004-08-17 Lsi Logic Corporation Metal-programmable single-port SRAM array for dual-port functionality
US7443747B2 (en) * 2004-08-09 2008-10-28 Integrated Device Technology, Inc. Memory array bit line coupling capacitor cancellation
KR101475346B1 (ko) * 2008-07-02 2014-12-23 삼성전자주식회사 비트라인 쌍의 디벨롭 레벨을 클립핑하는 디벨롭 레벨클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트반도체 메모리 장치
US8339893B2 (en) * 2009-09-25 2012-12-25 International Business Machines Corporation Dual beta ratio SRAM
US9208853B2 (en) * 2013-03-15 2015-12-08 Intel Corporation Dual-port static random access memory (SRAM)

Also Published As

Publication number Publication date
US9336865B1 (en) 2016-05-10
TW201703040A (zh) 2017-01-16

Similar Documents

Publication Publication Date Title
TWI592932B (zh) 多埠sram模組及其控制方法
EP2911297B1 (en) Stability-enhanced physically unclonable function circuitry
US9042162B2 (en) SRAM cells suitable for Fin field-effect transistor (FinFET) process
US11005669B2 (en) PUF generators based on SRAM bit cells
US9349437B2 (en) Memory cell having built-in read and write assist
US10008261B2 (en) Sense amplifier in low power and high performance SRAM
US11417377B2 (en) Three-dimensional (3-D) write assist scheme for memory cells
US11012246B2 (en) SRAM-based authentication circuit
US9030886B2 (en) Memory device and driving method thereof
US20170178719A1 (en) Semiconductor memory
US9449661B2 (en) Memory device
US5805506A (en) Semiconductor device having a latch circuit for latching data externally input
TW201814709A (zh) 具有負電壓輔助的記憶體電路
US8223571B2 (en) Generating and amplifying differential signals
US9767870B1 (en) Voltage aware circuitry
US8675427B2 (en) Implementing RC and coupling delay correction for SRAM
US9496024B1 (en) Automatic latch-up prevention in SRAM
US10008260B1 (en) Clock generation circuitry for memory applications
KR20120135054A (ko) 반도체 장치 및 가공 방법
US20200395064A1 (en) Bitcell Architecture
US20160111145A1 (en) 6t sram cell
JP2008059674A (ja) 半導体記憶装置