JPH06310691A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06310691A JPH06310691A JP9782993A JP9782993A JPH06310691A JP H06310691 A JPH06310691 A JP H06310691A JP 9782993 A JP9782993 A JP 9782993A JP 9782993 A JP9782993 A JP 9782993A JP H06310691 A JPH06310691 A JP H06310691A
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- JP
- Japan
- Prior art keywords
- cells
- core region
- cell
- basic
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレーにおいて、論理設計の自由度を
高め、かつ、クロック信号の遅延を防止する。 【構成】 半導体チップ１１の中央部に多数のベーシッ
クセル１２からなるコア領域１５が形成され、この半導
体チップ１１の周辺部に前記コア領域１５と離隔してコ
ア領域１５を取り囲むように多数の入出力セル１４が配
置されてなるゲートアレーにおいて、コア領域１５の外
周全体にベーシックセル１２よりも駆動能力の高いセル
１３を配列した。
高め、かつ、クロック信号の遅延を防止する。 【構成】 半導体チップ１１の中央部に多数のベーシッ
クセル１２からなるコア領域１５が形成され、この半導
体チップ１１の周辺部に前記コア領域１５と離隔してコ
ア領域１５を取り囲むように多数の入出力セル１４が配
置されてなるゲートアレーにおいて、コア領域１５の外
周全体にベーシックセル１２よりも駆動能力の高いセル
１３を配列した。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、半導
体チップ上に多数のトランジスタ基本回路（べ−シック
セル）を規則的に配置したゲートアレーに関するもので
ある。
体チップ上に多数のトランジスタ基本回路（べ−シック
セル）を規則的に配置したゲートアレーに関するもので
ある。
【０００２】
【従来の技術】図２は、従来のＳＯＧ（シ−オブゲイ
ト）タイプのゲートアレーの構成を示す平面図である。
半導体チップ１上の中央部には、トランジスタ基本回路
からなる多数のベーシックセル２が縦横に規則正しく配
列されてコア領域３が形成されている。半導体チップ１
の周辺部には、コア領域３を取り囲むように多数の入出
力セル４が配列されている。このようなゲートアレーに
対して、ベーシックセル２内の配線およびベーシックセ
ル２間の配線を行い、論理回路や記憶回路等を構成す
る。また、各入出力セル４は配線により入力バッファ、
出力バッファ、双方向性バッファなどを構成する。コア
領域３内に構成された論理回路や記憶回路は、入出力セ
ル４を介して外部回路等と接続される。
ト）タイプのゲートアレーの構成を示す平面図である。
半導体チップ１上の中央部には、トランジスタ基本回路
からなる多数のベーシックセル２が縦横に規則正しく配
列されてコア領域３が形成されている。半導体チップ１
の周辺部には、コア領域３を取り囲むように多数の入出
力セル４が配列されている。このようなゲートアレーに
対して、ベーシックセル２内の配線およびベーシックセ
ル２間の配線を行い、論理回路や記憶回路等を構成す
る。また、各入出力セル４は配線により入力バッファ、
出力バッファ、双方向性バッファなどを構成する。コア
領域３内に構成された論理回路や記憶回路は、入出力セ
ル４を介して外部回路等と接続される。
【０００３】ところで、外部から与えられる信号の中に
は、クロック信号のようにコア領域３内で多岐に分岐す
る必要のある信号がある。このような信号に対しては、
複数のベーシックセル２を組み合わせて駆動能力の高い
バッファを構成し、入出力セル４からの信号をこの高駆
動能力バッファに一旦入力し、このバッファの出力ライ
ンを複数にすることにより、信号分岐を行っていた。
は、クロック信号のようにコア領域３内で多岐に分岐す
る必要のある信号がある。このような信号に対しては、
複数のベーシックセル２を組み合わせて駆動能力の高い
バッファを構成し、入出力セル４からの信号をこの高駆
動能力バッファに一旦入力し、このバッファの出力ライ
ンを複数にすることにより、信号分岐を行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ように高駆動能力バッファをベーシックセルの組み合わ
せで構成するには、コア領域内の論理設計の際に、同時
に設計することになり、本来の論理設計の自由度が損な
われていた。
ように高駆動能力バッファをベーシックセルの組み合わ
せで構成するには、コア領域内の論理設計の際に、同時
に設計することになり、本来の論理設計の自由度が損な
われていた。
【０００５】また、論理設計の際に、高駆動能力バッフ
ァを同時に設計すると接続すべき入出力セル、たとえば
クロック信号を取り込む入出力セルの位置にこのバッフ
ァの位置が制約を受けるという問題があった。つまり、
クロック信号の場合、入出力セルと高駆動能力バッファ
との間の配線が長すぎると、信号の遅延が生じてしまう
ため、クロック信号用の入出力セルの近傍に高駆動能力
バッファを配置することが必要であった。
ァを同時に設計すると接続すべき入出力セル、たとえば
クロック信号を取り込む入出力セルの位置にこのバッフ
ァの位置が制約を受けるという問題があった。つまり、
クロック信号の場合、入出力セルと高駆動能力バッファ
との間の配線が長すぎると、信号の遅延が生じてしまう
ため、クロック信号用の入出力セルの近傍に高駆動能力
バッファを配置することが必要であった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
このような問題点を解消するためになされたものであ
り、ゲートアレーにおいて、コア領域の外周全体に前記
ベーシックセルよりも駆動能力の高いセルを配列したこ
とを特徴とするものである。
このような問題点を解消するためになされたものであ
り、ゲートアレーにおいて、コア領域の外周全体に前記
ベーシックセルよりも駆動能力の高いセルを配列したこ
とを特徴とするものである。
【０００７】
【作用】高駆動能力バッファに適した駆動能力の高いセ
ルが予め作りつけられているので、論理設計の際に複数
のベーシックセルを用いて高駆動能力バッファを構成す
る必要がない。また、駆動能力の高いセルがコア領域の
外周全体に設けられているので、クロック信号の入力バ
ッファとして用いる入出力セルをどこにとっても、その
近傍に駆動能力の高いセルが存在し、それを高駆動能力
バッファとして用いることができる。
ルが予め作りつけられているので、論理設計の際に複数
のベーシックセルを用いて高駆動能力バッファを構成す
る必要がない。また、駆動能力の高いセルがコア領域の
外周全体に設けられているので、クロック信号の入力バ
ッファとして用いる入出力セルをどこにとっても、その
近傍に駆動能力の高いセルが存在し、それを高駆動能力
バッファとして用いることができる。
【０００８】
【実施例】図１は、本発明の一実施例であるＳＯＧ型
（敷き詰め型）のゲートアレーの構造を示す平面図であ
る。半導体チップ１１の表面中央部には、トランジスタ
基本回路であるベーシックセル１２が縦横に多数敷き詰
められている。ベーシックセル１２の構成は様々であ
り、最も基本的なものとしてｐチャネルＦＥＴとｎチャ
ネルＦＥＴをそれぞれ２個ずつ備えたものがある。この
基本的なベーシックセルの場合には、１セルで２入力ナ
ンドゲートを構成することができる。近年では、６トラ
ンジスタ、８トランジスタなどもある。ベーシックセル
群の周囲には、ベーシックセルよりも駆動能力が高いセ
ル１３がベーシックセル群を取り囲むように配列されて
おり、ベーシックセル群と高駆動能力セル群とでコア領
域１５を構成している。
（敷き詰め型）のゲートアレーの構造を示す平面図であ
る。半導体チップ１１の表面中央部には、トランジスタ
基本回路であるベーシックセル１２が縦横に多数敷き詰
められている。ベーシックセル１２の構成は様々であ
り、最も基本的なものとしてｐチャネルＦＥＴとｎチャ
ネルＦＥＴをそれぞれ２個ずつ備えたものがある。この
基本的なベーシックセルの場合には、１セルで２入力ナ
ンドゲートを構成することができる。近年では、６トラ
ンジスタ、８トランジスタなどもある。ベーシックセル
群の周囲には、ベーシックセルよりも駆動能力が高いセ
ル１３がベーシックセル群を取り囲むように配列されて
おり、ベーシックセル群と高駆動能力セル群とでコア領
域１５を構成している。
【０００９】この実施例の高駆動能力セル１３の面積
は、ベーシックセル１２を３個並べた面積とほぼ等し
い。しかし、ベーシックセル１２を３個並列に接続して
高駆動能力バッファを構成した場合のベーシックセル間
のスペースに相当する部分も素子の一部として利用する
ことになるので、駆動能力は３個のベーシックセル以上
のものとなる。すなわち、面積効率が高くなる。
は、ベーシックセル１２を３個並べた面積とほぼ等し
い。しかし、ベーシックセル１２を３個並列に接続して
高駆動能力バッファを構成した場合のベーシックセル間
のスペースに相当する部分も素子の一部として利用する
ことになるので、駆動能力は３個のベーシックセル以上
のものとなる。すなわち、面積効率が高くなる。
【００１０】半導体チップ１１の周辺部には入出力セル
１４が配列されている。各入出力セル１４は、配線によ
り入力バッファ、出力バッファ、双方向性バッファなど
を構成する。各入出力セル１４は、半導体チップ１１が
実装された際に電極ピンと、たとえばボンディングワイ
ヤなどで電気的に接続される。
１４が配列されている。各入出力セル１４は、配線によ
り入力バッファ、出力バッファ、双方向性バッファなど
を構成する。各入出力セル１４は、半導体チップ１１が
実装された際に電極ピンと、たとえばボンディングワイ
ヤなどで電気的に接続される。
【００１１】クロック信号用入力バッファとして入出力
セル１４−１を選択した場合、入出力セル１４−１は、
対向する高駆動能力セル１３−１と接続することができ
る。すなわち、クロック信号用入力バッファ１４−１か
ら分岐用の高駆動能力バッファ１３−１までの配線１６
を最短にすることができる。したがって、配線１６での
信号遅延をほとんど無視することができ、コア領域１５
の論理設計の段階で、クロック信号用入力バッファと高
駆動能力バッファとの間での遅延を考慮する必要がな
い。したがって、論理設計の自由度が高まる。高駆動能
力バッファ１３−１からは、複数のクロック信号線１７
ａ〜１７ｃが延びており、論理設計でベーシックセル群
中に配置・配線された種々の論理セルにクロック信号を
与える。
セル１４−１を選択した場合、入出力セル１４−１は、
対向する高駆動能力セル１３−１と接続することができ
る。すなわち、クロック信号用入力バッファ１４−１か
ら分岐用の高駆動能力バッファ１３−１までの配線１６
を最短にすることができる。したがって、配線１６での
信号遅延をほとんど無視することができ、コア領域１５
の論理設計の段階で、クロック信号用入力バッファと高
駆動能力バッファとの間での遅延を考慮する必要がな
い。したがって、論理設計の自由度が高まる。高駆動能
力バッファ１３−１からは、複数のクロック信号線１７
ａ〜１７ｃが延びており、論理設計でベーシックセル群
中に配置・配線された種々の論理セルにクロック信号を
与える。
【００１２】なお、コア領域１５の外周部に高駆動能力
セル１３を配列したために、従来のゲートアレーと比較
すると、ベーシックセル１２の面積が多少食われること
になる。しかし、実際にはコア領域１５の自動配置・配
線を行うと、配線はコア領域１５の中央部に集中して周
辺部の配線密度は比較的低くなる。すなわち、コア領域
１５の外周部は論理セル領域としても配線領域としても
利用しない部分が多く、高駆動能力セル１３の存在が実
質的にベーシックセル領域を小さくしない。
セル１３を配列したために、従来のゲートアレーと比較
すると、ベーシックセル１２の面積が多少食われること
になる。しかし、実際にはコア領域１５の自動配置・配
線を行うと、配線はコア領域１５の中央部に集中して周
辺部の配線密度は比較的低くなる。すなわち、コア領域
１５の外周部は論理セル領域としても配線領域としても
利用しない部分が多く、高駆動能力セル１３の存在が実
質的にベーシックセル領域を小さくしない。
【００１３】本実施例はＳＯＧ型のゲートアレーである
が、ベーシックセル列間にチャネル領域が設けられてい
るチャネル型のゲートアレーにも適用できる。
が、ベーシックセル列間にチャネル領域が設けられてい
るチャネル型のゲートアレーにも適用できる。
【００１４】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ゲートアレーにおいて、高駆動能力バッフ
ァに適した駆動能力の高いセルが予め作りつけられてい
るので、論理設計の際に複数のベーシックセルを用いて
高駆動能力バッファを構成する必要がない。したがっ
て、その分論理設計の自由度が高まる。また、駆動能力
の高いセルがコア領域の外周全体に設けられているの
で、クロック信号の入力バッファとして用いる入出力セ
ルをどこにとっても、その近傍に駆動能力の高いセルが
必ず存在し、それを高駆動能力バッファとして用いるこ
とができる。したがって、クロック信号用入力バッファ
と高駆動能力バッファとの間でのクロック信号の遅延を
無視することができる。
置によれば、ゲートアレーにおいて、高駆動能力バッフ
ァに適した駆動能力の高いセルが予め作りつけられてい
るので、論理設計の際に複数のベーシックセルを用いて
高駆動能力バッファを構成する必要がない。したがっ
て、その分論理設計の自由度が高まる。また、駆動能力
の高いセルがコア領域の外周全体に設けられているの
で、クロック信号の入力バッファとして用いる入出力セ
ルをどこにとっても、その近傍に駆動能力の高いセルが
必ず存在し、それを高駆動能力バッファとして用いるこ
とができる。したがって、クロック信号用入力バッファ
と高駆動能力バッファとの間でのクロック信号の遅延を
無視することができる。
【図１】本発明の一実施例のゲートアレーを示す平面
図。
図。
【図２】従来のゲートアレーを示す平面図。
１１…半導体チップ、１２…ベーシックセル、１３…高
駆動能力セル、１４…入出力セル、１６、１７ａ〜１７
ｃ…配線。
駆動能力セル、１４…入出力セル、１６、１７ａ〜１７
ｃ…配線。
Claims (1)
- 【請求項１】 半導体チップの中央部に多数のベーシッ
クセルからなるコア領域が形成され、この半導体チップ
の周辺部に前記コア領域と離隔して前記コア領域を取り
囲むように多数の入出力セルが配置されてなる半導体装
置において、 前記コア領域の外周全体に前記ベーシックセルよりも駆
動能力の高いセルを配列したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9782993A JPH06310691A (ja) | 1993-04-23 | 1993-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9782993A JPH06310691A (ja) | 1993-04-23 | 1993-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310691A true JPH06310691A (ja) | 1994-11-04 |
Family
ID=14202617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9782993A Pending JPH06310691A (ja) | 1993-04-23 | 1993-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084127A (en) * | 1997-02-28 | 2000-07-04 | Nippon Shokubai Co Ltd | Method for recovering acrylic acid |
| WO2010044138A1 (ja) | 2008-10-14 | 2010-04-22 | 新日鉄エンジニアリング株式会社 | コークス乾式消火設備およびコークス乾式消火方法 |
-
1993
- 1993-04-23 JP JP9782993A patent/JPH06310691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084127A (en) * | 1997-02-28 | 2000-07-04 | Nippon Shokubai Co Ltd | Method for recovering acrylic acid |
| WO2010044138A1 (ja) | 2008-10-14 | 2010-04-22 | 新日鉄エンジニアリング株式会社 | コークス乾式消火設備およびコークス乾式消火方法 |
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