JPH08116036A - メモリチップ - Google Patents

Abstract

(57)【要約】 【目的】 メモリチップのボンディングパッドと機能ブ
ロックを効率的に配置してチップ内の配線経路を短縮化
し、メモリアクセス速度を向上させる技術を提供する。 【構成】 チップの中央部に設けられた制御及びアドレ
ス用ボンディングパッドブロック１と、外周部に設けら
れたデータ用ボンディングパッドブロック２と、上記制
御用ボンディングパッドブロック１とデータ用ボンディ
ングパッドブロック２との間に中心部から同心円状に直
列配置された制御回路ブロック３、メモリブロック４、
入出力ブロック５から構成されるメモリチップ１００
は、チップ内の配線経路を短縮化してメモリアクセスを
高速化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリチップにおける
レイアウト技術に関し、詳しくは、メモリチップのボン
ディングパッド及び機能ブロックの配置を機能的に関連
性をもたせることにより、メモリアクセス経路を短縮化
する技術に関する。

【０００２】

【従来の技術】従来のメモリチップのレイアウトは、ゲ
ートアレイ方式やスタンドアローン方式によって機能ブ
ロックの配置がおおよそ定められている。また、これら
配置される機能ブロック間の配線経路は、結合される機
能ブロックの対応関係に応じて最短距離となるように考
慮されている。このようなレイアウトに関する技術とし
ては、特開昭６１−２０２４５３号公報がある。

【０００３】

【発明が解決しようとする課題】従来のメモリチップの
レイアウト設計においては、配置される機能ブロックの
レイアウトに関して機能ブロック間の結合関係は考慮さ
れているが、ボンディングパッドと機能ブロックの配置
関係については考慮されていない。したがって、如何に
機能ブロック間の配線経路が効率的に設けられている場
合でも、ボンディングパッドと機能ブロック間の配線経
路が徒に長く設けられることがある。このような不所望
とする配線経路長は、メモリアクセス速度の高速化を阻
害する原因ともなってしまう。例えば、メモリマットか
らボンディングパッド迄のデータパスが長い場合は、メ
モリが高速メモリであってもデータ経路が長いことによ
り遅延要素が荷担されてしまう。また、メモリチップに
搭載されるメモリブロック毎にデータ経路長が異なる場
合が生じ、メモリアクセス制御をメモリブロック毎に考
慮しなければならないといった不都合が生じてしまう。
同様に、制御信号の経路に関しても長い経路と短い経路
が生じるためデータ転送にさらなる制御を要することか
らレイアウト設計を容易に行うことができない。

【０００４】本発明の目的は、メモリチップのボンディ
ングパッドブロックと機能ブロック間の配線経路を短縮
化し均一化することで、メモリアクセスを高速化し、メ
モリチップのメモリアクセス制御を容易にし機能ブロッ
クの性能を有効に活用させるための技術に関する。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、メモリチップを構成する機能ブ
ロックは、外部とメモリアクセス制御信号を入出力する
経路と、外部とアドレスを入出力する経路と、を有する
第１のボンディングパッドブロックと、メモリアクセス
制御を行うメモリ制御ブロックと、メモリブロックと、
外部とデータを入出力する入出力ブロックと、外部とデ
ータの入出力する経路を有する第２のボンディングパッ
ドブロックの順に直列に配置される。また、上記メモリ
チップにおいて、上記第１のボンディングパッドブロッ
クは、メモリチップの中心部に配置され、当該第１のボ
ンディングパッドブロックを中心としてメモリ制御ブロ
ック、メモリブロック、入出力ブロック、第２のボンデ
ィングパッドブロックの順に各ブロックが同心円状に直
列配置することができる。逆に、上記メモリチップにお
いて、上記第２のボンディングパッドブロックは、メモ
リチップの中心部に配置され、当該第２のボンディング
パッドブロックを中心として入出力ブロック、メモリブ
ロック、メモリ制御ブロック、第２のボンディングパッ
ドブロックの順に各ブロックが同心円状に直列配置する
ことができる。上記メモリブロックには、搭載メモリと
してＤＲＡＭを用いることができる。

【０００８】

【作用】上記した手段によれば、メモリチップが第１の
ボンディングパッドブロック、メモリ制御ブロック、メ
モリブロック、入出力ブロック、第２のボンディングパ
ッドブロックの順に関連する機能ブロックを隣合わせに
して直列に配置することで、構成ブロック間に設けられ
る配線経路を短縮化することができる。また、メモリチ
ップの中心部に第１のボンディングパッドブロックを配
置し、その第１のボンディングパッドブロックを中心と
して同心円状にメモリ制御ブロック、メモリブロック、
入出力ブロック、第２のボンディングパッドブロックを
直列に設けることにより、同一機能経路を均一化し、メ
モリチップの形状を正方形状にすることが可能になる。
これら機能ブロックの配置を逆にすることでも同様の作
用を得られる。メモリブロックにＤＲＡＭを搭載するこ
とにより、メモリ自体のアクセス速度を向上させ、メモ
リチップのメモリアクセス速度の向上を補助することが
できる。

【０００９】

【実施例】図１の（Ａ）には、本発明のメモリチップ１
００の機能ブロックの一例レイアウトが示される。メモ
リチップ１００は、リード・オン・チップ構造状のリー
ドフレームを用いて構成され、メモリチップ１００の中
心部にメモリチップ１００と外部との制御信号の経路、
及びアドレスの経路を有する制御及びアドレス用ボンデ
ィングパッドブロック１、外周部にメモリチップ１００
と外部とのデータの経路を有するデータ用ボンディング
パッドブロック２が設けられる。メモリチップ１００に
おいて、上記制御及びアドレス用ボンディングパッドブ
ロック１とデータ用ボンディングパッドブロック２以外
の表面は、特に限定されないが例えば保護膜として用い
る絶縁フィルム等で覆われて保護される。メモリチップ
１００の各機能ブロックは上記制御及びアドレス用ボン
ディングパッドブロック１を中心として四方に、制御回
路ブロック３、メモリブロック４、及び入出力ブロック
５が設けられる。

【００１０】上記制御回路ブロック３には、メモリアク
セス用のリード信号、ライト信号、チップセレクト信
号、タイミング信号、ワード線駆動信号、データ線駆動
信号等の制御信号を入出力する制御回路が搭載される。
上記メモリブロック４には、メモリセルとしてＤＲＡ
Ｍ、チップ外部から供給されるリード又はライト対象と
するメモリセルのアドレス情報を取り込むアドレスバッ
ファ、供給されるアドレスに応じてワード線及びデータ
線を選択するデコーダ、選択されたワード線及びデータ
線を制御回路ブロック３から供給されるワード線及びデ
ータ線駆動信号により駆動するドライバ線等が搭載され
る。上記入出力ブロック５には、選択されたメモリセル
に書き込まれるデータを取り込む入力バッファやメモリ
セルから読出されるデータが取り込まれる出力バファ等
が搭載される。これら機能ブロックは、制御及びアドレ
ス用ボンディングパッドブロック１を中心に制御回路ブ
ロック３、メモリブロック４、入出力ブロック５の順に
同心円状に直列に配置され、当該入出力ブロック５にチ
ップ外部とデータの入出力を行うデータ用ボンディング
パッドブロック２が接合される。なお、メモリチップ１
００の４隅には内部電源発生回路ブロック６が設けられ
ている。

【００１１】同図に示すように、上記各機能ブロックは
メモリチップ１００の中心部から四方に無駄な経路を必
要とすることなく直列配置される。すなわち、制御及び
アドレス用ボンディングパッドブロック１は制御回路ブ
ロック３に囲まれる形でメモリチップ１００の中心部に
配置され、当該制御回路ブロック３により制御されるメ
モリが搭載されるメモリブロック４は制御回路ブロック
３の真向かいに配置される。また、データの入出力回路
が搭載される入出力ブロック５はメモリブロック４とデ
ータ用ボンディングパッドブロック２の間に配置され
る。このように各機能ブロックを関連ブロック毎に隣り
合わせて余分な信号転送経路を省くことにより、制御信
号及びデータの経路を短縮化することができる。また、
上記メモリチップ１００のように中心部を中心として同
心円状に機能ブロックが配置されるメモリチップは、正
方形の形状を得ることができる。これは、不定形のウエ
ハ上にメモリチップを形成する場合、通常の長方形状の
チップを形成するよりもウエハの無駄な部分を少なくで
きることから、ウエハを有効に用いることに貢献する。

【００１２】同図において、メモリチップ１００の中心
部に制御及びアドレス用ボンディングパッドブロックの
代わりにデータ用ボンディングパッドブロックを配置
し、外縁部にデータ用ボンディングパッドブロックの代
わりに制御及びアドレス用ボンディングパッドブロック
を配置し、他の機能ブロックを上記メモリチップ１００
と同様な相対位置関係となるように配置することで、上
記メモリチップ１００と同様の効果を得ることができ
る。

【００１３】図１の（Ｂ）には、本発明のメモリチップ
１００の平均メモリアクセス経路が示される。平均アク
セスメモリ経路は、平均制御信号経路長と平均アドレス
経路長と平均データ経路長とを加えた値とする。平均制
御信号経路長と平均アドレス経路長は、メモリアクセス
する際の制御信号の平均経路の長さを示し、メモリチッ
プ１００の場合は制御及びアドレス用ボンディングパッ
ド１の重心からメモリブロック４の重心迄の長さを示
す。平均データ経路長は、メモリアクセスする際のデー
タの平均経路の長さを示し、メモリチップ１００の場合
はデータ用ボンディングパッドブロック２の重心からメ
モリブロック３の重心迄の長さを示す。すなわち、メモ
リチップ１００の平均メモリアクセス経路は、正方形状
の外周を有するメモリチップ１００の１辺弱程の長さと
判断される。

【００１４】図２の（Ａ）には、ボンディングパッドブ
ロック、制御回路ブロック、メモリブロック、入出力ブ
ロックが機能的な関連性を考慮されずに配置されている
従来型のメモリチップ２００の機能ブロックのレイアウ
トが示される。同図に示されるメモリチップ２００の大
きさはメモリチップ１００の大きさと同じであり、双方
のメモリチップが有する同機能ブロックの大きさも同じ
ものとする。また、メモリチップ２００のボンディング
パッドブロック２０１は、外部との制御信号の経路、外
部とのアドレスの経路、及び外部とのデータの経路とを
合わせ持っている。同図のメモリチップ２００は、上記
メモリチップ１００のように機能ブロックとボンディン
グパッドの配置が上記直列的な関連性を持たないチップ
の一例である。上記メモリチップ２００のメモリをアク
セスする場合、図２の（Ｂ）に示すように、ボンディン
グパッドブロック２０１とメモリブロック２０４との間
のデータ経路、ボンディングパッドブロック２０１とメ
モリブロック２０４との間のアドレス経路、ボンディン
グパッドブロック２０１と制御回路ブロック２０３との
間の制御信号経路、制御回路ブロック２０３とメモリブ
ロック２０４との間の制御信号経路が必要となる。これ
らの経路の全長は、メモリチップ２００の２辺弱程の長
さとなり、メモリチップ１００が要する経路に比べて約
２倍の長さになることが図１と図２を比較することによ
ってわかる。メモリチップ２００の機能ブロックの配置
構成を変えたとしても、ボンディングパッドブロックが
メモリチップ１００のように内と外に分けて配置される
ことはなく、ボンディングパッドと機能ブロックとを関
連性をもたせて直列に配置することは不可能であり、メ
モリチップ１００のメモリアクセス経路より短い経路を
設けることは不可能である。

【００１５】図３には、本発明のメモリチップを用いた
システムの構成図が示される。同図において、本発明の
メモリチップはＤＲＡＭ、補助記憶装置及び拡張ＲＡＭ
を構成するメモリチップとして用いられる。本発明のメ
モリチップは、以上の如く説明したようにメモリアクセ
ス経路が従来のメモリチップのメモリアクセス経路に比
べ著しく短縮されている。さらに、メモリアクセス経路
長がメモリチップに搭載される全メモリブロックとも同
じであることから、各メモリブロック毎にメモリアクセ
ス制御を考慮することなく同一のメモリアクセス制御で
足りる。よって、本発明のメモリチップを用いたシステ
ムは、メモリ部でのアクセス処理を高速化でき、システ
ム全体のスループットを向上させることができる。

【００１６】上記実施例によれば以下の作用効果が得ら
れる。 （１）メモリチップ１００の中心部に制御及びアドレス
用ボンディングパッドブロック１と外周部にデータ用ボ
ンディングパッドブロック２を設け、その間に中心部か
ら制御回路ブロック３、メモリブロック４、入出力ブロ
ック５の順に機能ブロックを機能的に関連性をもたせて
直列に配置することにより、ボンディングパッドブロッ
クと機能ブロック間の経路長及び機能ブロック間の経路
長を短縮化することができる。このことにより、メモリ
アクセスの高速化を補助する。 （２）上記機能ブロックを同じ順序で中心部より四方に
同心円状に直列配置することにより、メモリチップの形
状を正方形状に形成することができる。このことは、長
方形状のチップでウエハをダイシングする場合よりもチ
ップ化されるウエハ面積を大きくし、ウエハを有効に用
いることができる。また、上記機能ブロックを全く逆の
配置にしても同様の効果を得ることができる。 （３）メモリブロックに高速アクセスメモリであるＤＲ
ＡＭを搭載することで、本発明の時間的に短縮化された
経路を有効に活用することができる。

【００１７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００１８】例えば、本実施例ではメモリチップの中心
部から同心円状に機能ブロックが配置されるようにした
が、メモリチップの一端にデータ用のボンディングパッ
ドブロックを設け、相対する他端に制御及びアドレス用
のボンディングパッドブロックを設けてメモリチップを
構成することも可能である。

【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを搭載したメモリチップに適用した場合について述べ
たが、それに限定されるものではない。

【００２０】本発明は、少なくともメモリチップの機能
ブロックのレイアウト方法に利用することができる。

【００２１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２２】すなわち、制御及びアドレス用ボンディン
グパッドブロック、制御回路ブロック、メモリブロッ
ク、入出力ブロック、データ用ボンディングパッドブロ
ックの順に機能的な関連性をもたせて機能ブロックが配
置されるメモリチップは、機能ブロック間の配線経路長
が最短化される。このことは、メモリアクセス速度を向
上させることを意味する。また、上記機能ブロックの配
置が制御及びアドレス用ボンディングパッドブロックを
中心として同心円状にされているメモリチップは、各種
アクセス経路長を均一化させることが可能であると共
に、チップの形状を正方形状に形成することが可能であ
る。すなわち、アクセス経路長に長短が生じないため、
例えばメモリアクセスのタイミング制御を単一化できる
等、制御方式を簡易化できる。また、メモリチップを正
方形状にすることは、原料ウエハを加工する上で長方形
のチップを形成するよりもウエハの無駄を無くし、原料
ウエハを効率的に利用することができる。

【図面の簡単な説明】

【図１】本発明のメモリチップの機能ブロックの一例レ
イアウト図である。

【図２】従来のメモリチップの機能ブロックのレイアウ
ト図である。

【図３】本発明のメモリチップを用いた一例システム図
である。

【符号の説明】 １００ メモリチップ １ 制御及びアドレス用ボンディングパッドブロック ２ データ用ボンディングパッドブロック ３ 制御回路ブロック ４ メモリブロック ５ 入出力ブロック ６ 内部電源発生回路ブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部とメモリアクセス制御信号及びアド
   レスを入出力する経路を有する第１のボンディングパッ
   ドブロックと、メモリアクセス制御を行うメモリ制御ブ
   ロックと、メモリブロックと、外部とデータを入出力す
   る入出力ブロックと、外部とデータの入出力する経路を
   有する第２のボンディングパッドブロックとを備えたメ
   モリチップにおいて、 上記ブロックは、第１のボンディングパッドブロック、
   メモリ制御ブロック、メモリブロック、入出力ブロッ
   ク、第２のボンディングパッドブロックの順に直列に配
   置されていることを特徴とするメモリチップ。
2. 【請求項２】 上記第１のボンディングパッドブロック
   は、メモリチップの中心部に配置され、当該第１のボン
   ディングパッドブロックを中心としてメモリ制御ブロッ
   ク、メモリブロック、入出力ブロック、第２のボンディ
   ングパッドブロックの順に各ブロックが同心円状に直列
   配置されることを特徴とする請求項１記載のメモリチッ
   プ。
3. 【請求項３】 上記第２のボンディングパッドブロック
   は、メモリチップの中心部に配置され、当該第２のボン
   ディングパッドブロックを中心として入出力ブロック、
   メモリブロック、メモリ制御ブロック、第１のボンディ
   ングパッドブロックの順に各ブロックが同心円状に直列
   配置されることを特徴とする請求項１記載のメモリチッ
   プ。
4. 【請求項４】 上記メモリブロックは、ＤＲＡＭを備え
   ることを特徴とする請求項１乃至３の何れか１項に記載
   のメモリチップ。