JPH0745795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0745795A JPH0745795A JP5190079A JP19007993A JPH0745795A JP H0745795 A JPH0745795 A JP H0745795A JP 5190079 A JP5190079 A JP 5190079A JP 19007993 A JP19007993 A JP 19007993A JP H0745795 A JPH0745795 A JP H0745795A
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Abstract
(57)【要約】
【目的】 センターパワーピン方式の多ＩＯ構成の半導
体記憶装置に対して高速動作に有効なチップアーキテク
チャを得る。 【構成】 メモリセルアレイをチップ１００の短辺方向
および長辺方向にそれぞれ２分割し、合計４つのマット
Ａ〜Ｄに分割する。各マットＡ〜Ｄのデータの入出力
は、そのマットに最も近い入出力パッドＤＱを通して行
なう。短辺方向の分割によりビット線の長さは１／２に
なり、長辺方向の分割によりデータバス線ＲＤの長さが
１／２になり、負荷容量が低減される。 【効果】 ビット線およびデータバス線の負荷容量の低
減によりアクセス速度が向上する。
体記憶装置に対して高速動作に有効なチップアーキテク
チャを得る。 【構成】 メモリセルアレイをチップ１００の短辺方向
および長辺方向にそれぞれ２分割し、合計４つのマット
Ａ〜Ｄに分割する。各マットＡ〜Ｄのデータの入出力
は、そのマットに最も近い入出力パッドＤＱを通して行
なう。短辺方向の分割によりビット線の長さは１／２に
なり、長辺方向の分割によりデータバス線ＲＤの長さが
１／２になり、負荷容量が低減される。 【効果】 ビット線およびデータバス線の負荷容量の低
減によりアクセス速度が向上する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に電源および接地ピンをチップ中央に配置したセ
ンターパワーピン方式の半導体記憶装置に適したチップ
アーキテクチャに関するものである。
し、特に電源および接地ピンをチップ中央に配置したセ
ンターパワーピン方式の半導体記憶装置に適したチップ
アーキテクチャに関するものである。
【０００２】
【従来の技術】図９は、従来のコーナーパワーピン方式
の半導体記憶装置のチップアーキテクチャを示す図であ
る。図９を参照して、この半導体記憶装置は、チップ１
００、周辺回路１０１、メモリセルアレイ１０２を含
む。周辺回路１０１に含まれるチップ１００の短辺に配
置されている四角形は、外部ピンＶｃｃ、ＧＮＤなどと
接続されるパッドであり、Ｖは電源パッドを、Ｇは接地
パッドを、ＤＱは複数の入出力パッドを示す。コーナー
パワーピン方式では、図９のように電源ピンＶｃｃおよ
び接地ピンＧＮＤは、コーナに配置され、電源パッド
Ｖ、接地パッドＧは、それぞれチップ１００の短辺側に
配置され、入力パッドＤＱは接地パッドＧの両側に配置
されるのが一般的である。ＲＴ１〜ＲＴ１６は、データ
バス信号線であり、この図においては、同時に扱えるデ
ータ数が１６である。また、１６ＩＯ分割の場合を考え
ているためデータバスの数は１６本である。メモリセル
アレイ１０２は、Ｎ個のブロック１〜Ｎに分割され、各
ブロック１〜Ｎに対してビット線負荷ＢＴおよびセンス
アンプＳＡが配置される。
の半導体記憶装置のチップアーキテクチャを示す図であ
る。図９を参照して、この半導体記憶装置は、チップ１
００、周辺回路１０１、メモリセルアレイ１０２を含
む。周辺回路１０１に含まれるチップ１００の短辺に配
置されている四角形は、外部ピンＶｃｃ、ＧＮＤなどと
接続されるパッドであり、Ｖは電源パッドを、Ｇは接地
パッドを、ＤＱは複数の入出力パッドを示す。コーナー
パワーピン方式では、図９のように電源ピンＶｃｃおよ
び接地ピンＧＮＤは、コーナに配置され、電源パッド
Ｖ、接地パッドＧは、それぞれチップ１００の短辺側に
配置され、入力パッドＤＱは接地パッドＧの両側に配置
されるのが一般的である。ＲＴ１〜ＲＴ１６は、データ
バス信号線であり、この図においては、同時に扱えるデ
ータ数が１６である。また、１６ＩＯ分割の場合を考え
ているためデータバスの数は１６本である。メモリセル
アレイ１０２は、Ｎ個のブロック１〜Ｎに分割され、各
ブロック１〜Ｎに対してビット線負荷ＢＴおよびセンス
アンプＳＡが配置される。
【０００３】図１０は、図９に示したブロックのうちの
１つと、それに付随するビット線負荷ＢＴおよびセンス
アンプＳＡを示した図である。図１０において、ＷＬ０
〜ＷＬｉはワード線であり、ＲＤ１〜ＲＤ１６は、図９
に示したデータバス信号線である。各ブロックにおいて
メモリセルアレイは、さらにいくつかのＩＯに分割され
ており、図１０の例では１６個のＩＯ１〜１６に分割さ
れている。各ＩＯ１〜１６は独立しており、同時にデー
タの交換を行なうことができ、各ＩＯ１〜１６のセンス
アンプＳＡ１〜ＳＡ１６からの出力は、それぞれのＩＯ
１〜１６に対応したデータバス信号線ＲＤ１〜ＲＤ１６
に接続されている。
１つと、それに付随するビット線負荷ＢＴおよびセンス
アンプＳＡを示した図である。図１０において、ＷＬ０
〜ＷＬｉはワード線であり、ＲＤ１〜ＲＤ１６は、図９
に示したデータバス信号線である。各ブロックにおいて
メモリセルアレイは、さらにいくつかのＩＯに分割され
ており、図１０の例では１６個のＩＯ１〜１６に分割さ
れている。各ＩＯ１〜１６は独立しており、同時にデー
タの交換を行なうことができ、各ＩＯ１〜１６のセンス
アンプＳＡ１〜ＳＡ１６からの出力は、それぞれのＩＯ
１〜１６に対応したデータバス信号線ＲＤ１〜ＲＤ１６
に接続されている。
【０００４】図１０に示したＩＯの１つを図１１に示
す。図１１に示したＩＯは、メモリセルアレイＭＡ、ビ
ット線負荷ＢＴ、トランスファゲートＴＧ、センスアン
プＳＡを含む。メモリセルアレイＭＡは、ワード線ＷＬ
０〜ＷＬｉ、ビット線ＢＬ０，／ＢＬ０〜ＢＬｊ，／Ｂ
Ｌｊ、およびメモリセルＭＣを含む。メモリセルＭＣ
は、ワード線方向にｉ個、ビット線方向にｊ個設けられ
る。また、ＹＤ０〜ＹＤｊはカラム選択信号、ＩＯ，／
ＩＯはＩＯ線対、ＲＤはデータバス信号線ＲＤ１〜ＲＤ
１６のうちの１つである。
す。図１１に示したＩＯは、メモリセルアレイＭＡ、ビ
ット線負荷ＢＴ、トランスファゲートＴＧ、センスアン
プＳＡを含む。メモリセルアレイＭＡは、ワード線ＷＬ
０〜ＷＬｉ、ビット線ＢＬ０，／ＢＬ０〜ＢＬｊ，／Ｂ
Ｌｊ、およびメモリセルＭＣを含む。メモリセルＭＣ
は、ワード線方向にｉ個、ビット線方向にｊ個設けられ
る。また、ＹＤ０〜ＹＤｊはカラム選択信号、ＩＯ，／
ＩＯはＩＯ線対、ＲＤはデータバス信号線ＲＤ１〜ＲＤ
１６のうちの１つである。
【０００５】図１２は、図９のうちのセンスアンプＳＡ
の出力から入出力パッドＴＱまでの経路を示した図であ
る。図において、ａ１〜ａＮは各ブロック１〜Ｎのセン
スアンプＳＡの出力、ｂはデータバス信号線ＲＤ１〜Ｒ
Ｄ１６のうちの１本、ｃは出力バッファ、ｄは入出力パ
ッドである。
の出力から入出力パッドＴＱまでの経路を示した図であ
る。図において、ａ１〜ａＮは各ブロック１〜Ｎのセン
スアンプＳＡの出力、ｂはデータバス信号線ＲＤ１〜Ｒ
Ｄ１６のうちの１本、ｃは出力バッファ、ｄは入出力パ
ッドである。
【０００６】次に、図９ないし図１１に示した半導体記
憶装置の動作について説明する。図９に示した各ブロッ
ク１〜Ｎのうち、読出動作時に活性化されるのは常に１
個である。活性化されたブロックでは、図１０および図
１１に示したワード線ＷＬ０〜ＷＬｉのうちの１本が選
択されてこれに接続されたメモリセルＭＣが選択状態と
なり、図１１に示した各ビット線対ＢＬ０，／ＢＬ０〜
ＢＬｊ，／ＢＬｊに記憶されたデータが読出される。こ
の時、カラム選択信号ＹＤ０〜ＹＤｊの内の１本のみが
選択され、これに対応するビット線対ＢＬ，／ＢＬがＩ
Ｏ線対ＩＯ，／ＩＯに接続される。このようにして、各
ＩＯ１〜１６のメモリセルアレイＭＡ１〜ＭＡ１６のう
ちの１個のセルのデータがＩＯ線対に読出され、このデ
ータがセンスアンプＳＡによって増幅され、データバス
信号線ＲＤに出力される。図１０において、各ブロック
内の各ＩＯ１〜１６の動作は独立であり、記憶されたデ
ータは各々のＩＯ１〜１６において読出され、各センス
アンプＳＡ１〜ＳＡ１６で増幅されて、それぞれに対応
したデータバス信号線ＲＤ１〜ＲＤ１６に伝達される。
なお、活性化されたブロック以外ではすべてのワード線
は非選択であり、メモリセルのデータは読出されない。
また、センスアンプも動作しないため、データバス信号
線ＲＤにはブロックの数だけのセンスアンプ出力が接続
されているが、活性化されたブロックのセンスアンプの
みがデータを出力する。このうち１本のデータバス線に
注目すると、図１２に示すように、活性化されたブロッ
クに対応するセンスアンプの出力信号がデータバス信号
線に伝わり、入出力パッドの付近に設けられた出力バッ
ファｃに至る。出力バッファｃにより信号はさらに増幅
され、入出力パッドｄを介して外部に出力される。
憶装置の動作について説明する。図９に示した各ブロッ
ク１〜Ｎのうち、読出動作時に活性化されるのは常に１
個である。活性化されたブロックでは、図１０および図
１１に示したワード線ＷＬ０〜ＷＬｉのうちの１本が選
択されてこれに接続されたメモリセルＭＣが選択状態と
なり、図１１に示した各ビット線対ＢＬ０，／ＢＬ０〜
ＢＬｊ，／ＢＬｊに記憶されたデータが読出される。こ
の時、カラム選択信号ＹＤ０〜ＹＤｊの内の１本のみが
選択され、これに対応するビット線対ＢＬ，／ＢＬがＩ
Ｏ線対ＩＯ，／ＩＯに接続される。このようにして、各
ＩＯ１〜１６のメモリセルアレイＭＡ１〜ＭＡ１６のう
ちの１個のセルのデータがＩＯ線対に読出され、このデ
ータがセンスアンプＳＡによって増幅され、データバス
信号線ＲＤに出力される。図１０において、各ブロック
内の各ＩＯ１〜１６の動作は独立であり、記憶されたデ
ータは各々のＩＯ１〜１６において読出され、各センス
アンプＳＡ１〜ＳＡ１６で増幅されて、それぞれに対応
したデータバス信号線ＲＤ１〜ＲＤ１６に伝達される。
なお、活性化されたブロック以外ではすべてのワード線
は非選択であり、メモリセルのデータは読出されない。
また、センスアンプも動作しないため、データバス信号
線ＲＤにはブロックの数だけのセンスアンプ出力が接続
されているが、活性化されたブロックのセンスアンプの
みがデータを出力する。このうち１本のデータバス線に
注目すると、図１２に示すように、活性化されたブロッ
クに対応するセンスアンプの出力信号がデータバス信号
線に伝わり、入出力パッドの付近に設けられた出力バッ
ファｃに至る。出力バッファｃにより信号はさらに増幅
され、入出力パッドｄを介して外部に出力される。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように構成されているので、記憶容量が増加
しチップ面積が増大すると、１本のビット線につながる
メモリセルの数が増加するため、ビット線の負荷容量が
増加しアクセスが遅延するという問題がある。また、チ
ップの面積の増大は、データバス線の長さの増加につな
がり、データバス線の負荷容量の増大をもたらし、アク
セスが遅延するという問題がある。
は、以上のように構成されているので、記憶容量が増加
しチップ面積が増大すると、１本のビット線につながる
メモリセルの数が増加するため、ビット線の負荷容量が
増加しアクセスが遅延するという問題がある。また、チ
ップの面積の増大は、データバス線の長さの増加につな
がり、データバス線の負荷容量の増大をもたらし、アク
セスが遅延するという問題がある。
【０００８】この発明は、上記のような問題を解消する
ために成されたもので、センターパワーピン方式の多Ｉ
Ｏ構成の場合に、記憶容量を増加させるとともにビット
線およびデータバス線の負荷容量を低減することのでき
る半導体記憶装置を提供することを目的としている。
ために成されたもので、センターパワーピン方式の多Ｉ
Ｏ構成の場合に、記憶容量を増加させるとともにビット
線およびデータバス線の負荷容量を低減することのでき
る半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、４つのデータ入出力ピン群、および４
つのマットを含む。４つのデータ入出力ピン群は、電源
および接地ピンの両側に配置され、各々が多ビットのデ
ータを４分割して入出力するための複数のデータ入出力
ピンを有する。４つのマットはメモリセルアレイがワー
ド線方向に２分割されかつビット線方向に２分割され
る。この各マットは、４つのデータ入出力ピン群のうち
のそのマットに最も近いデータ入出力ピン群に接続さ
れ、４分割された多ビットのデータの読出／書込を行な
う。
導体記憶装置は、４つのデータ入出力ピン群、および４
つのマットを含む。４つのデータ入出力ピン群は、電源
および接地ピンの両側に配置され、各々が多ビットのデ
ータを４分割して入出力するための複数のデータ入出力
ピンを有する。４つのマットはメモリセルアレイがワー
ド線方向に２分割されかつビット線方向に２分割され
る。この各マットは、４つのデータ入出力ピン群のうち
のそのマットに最も近いデータ入出力ピン群に接続さ
れ、４分割された多ビットのデータの読出／書込を行な
う。
【００１０】請求項４の発明に係る半導体記憶装置は、
４つのデータ入出力ピン群および４つのマットを含む。
４つのデータ入出力ピン群は、電源および接地ピンの両
側に配置され、各々が多ビットのデータを４分割して入
出力する複数のデータ入出力ピン群を有する。４つのマ
ットは、チップの長辺に平行なビット線とチップの短辺
に平行なワード線を有するメモリセルアレイがビット線
方向に２分割され、ワード線方向に２分割されている。
各マットは、４つの４つのデータ入出力ピン群のうちの
そのマットに最も近いデータ入出力ピン群に接続される
４分割された多ビットのデータの読出／書込を行なう。
４つのデータ入出力ピン群および４つのマットを含む。
４つのデータ入出力ピン群は、電源および接地ピンの両
側に配置され、各々が多ビットのデータを４分割して入
出力する複数のデータ入出力ピン群を有する。４つのマ
ットは、チップの長辺に平行なビット線とチップの短辺
に平行なワード線を有するメモリセルアレイがビット線
方向に２分割され、ワード線方向に２分割されている。
各マットは、４つの４つのデータ入出力ピン群のうちの
そのマットに最も近いデータ入出力ピン群に接続される
４分割された多ビットのデータの読出／書込を行なう。
【００１１】
【作用】請求項１の発明では、メモリセルアレイをビッ
ト線方向に分割することによりビット線の長さが短くな
り、１本のビット線に接続されるメモリセルの個数が減
少するため、ビット線の負荷容量が減少しアクセス速度
が向上する。また、メモリセルアレイをワード線方向に
２分割することにより、データバスの長さが短くなるた
め、データバスの負荷容量が減少しアクセス速度が向上
する。しかも、各マットに記憶されたデータは、そのマ
ットに最も近い位置に設けられたデータ入出力パッド群
を通して出力されるので、この点においてもアクセス速
度は向上される。
ト線方向に分割することによりビット線の長さが短くな
り、１本のビット線に接続されるメモリセルの個数が減
少するため、ビット線の負荷容量が減少しアクセス速度
が向上する。また、メモリセルアレイをワード線方向に
２分割することにより、データバスの長さが短くなるた
め、データバスの負荷容量が減少しアクセス速度が向上
する。しかも、各マットに記憶されたデータは、そのマ
ットに最も近い位置に設けられたデータ入出力パッド群
を通して出力されるので、この点においてもアクセス速
度は向上される。
【００１２】請求項４の発明では、チップの長辺に平行
なビット線とチップの短辺に平行なワード線を有するメ
モリセルアレイをビット線方向に２分割しかつワード線
方向に２分割している。こうすることにより、請求項１
の発明と同様にビット線の負荷容量が半分に減少しかつ
データバスの長さが半分に減少するため、アクセス速度
が向上する。請求項１の発明に係る半導体記憶装置と比
較してデータバス線が短くなるが、ビット線は長くな
る。
なビット線とチップの短辺に平行なワード線を有するメ
モリセルアレイをビット線方向に２分割しかつワード線
方向に２分割している。こうすることにより、請求項１
の発明と同様にビット線の負荷容量が半分に減少しかつ
データバスの長さが半分に減少するため、アクセス速度
が向上する。請求項１の発明に係る半導体記憶装置と比
較してデータバス線が短くなるが、ビット線は長くな
る。
【００１３】請求項５の発明では請求項４の各マット
を、ビット線方向に２分割している。そうすることによ
り、各マットのビット線の長さが半分になるので、ビッ
ト線の負荷容量が減少しアクセス速度が向上される。
を、ビット線方向に２分割している。そうすることによ
り、各マットのビット線の長さが半分になるので、ビッ
ト線の負荷容量が減少しアクセス速度が向上される。
【００１４】
【実施例】実施例１ 以下、この発明の一実施例を図について説明する。図１
は、この発明の一実施例を示す半導体記憶装置である。
図１において、一般に縦方向はチップ１００の短辺で横
方向がチップ１００の長辺となる。周辺回路１０１に含
まれるチップ長辺に配置される四角形はパッドであり、
Ｖは電源パッドを、Ｇは接地パッドを、ＤＱ１〜ＤＱ１
６は複数の入出力パッドを示す。電源パッドＶ、接地パ
ッドＧおよび入出力パッドＤＱ１〜ＤＱ１６は、チップ
の長辺に設けられた外部ピンに接続される。
は、この発明の一実施例を示す半導体記憶装置である。
図１において、一般に縦方向はチップ１００の短辺で横
方向がチップ１００の長辺となる。周辺回路１０１に含
まれるチップ長辺に配置される四角形はパッドであり、
Ｖは電源パッドを、Ｇは接地パッドを、ＤＱ１〜ＤＱ１
６は複数の入出力パッドを示す。電源パッドＶ、接地パ
ッドＧおよび入出力パッドＤＱ１〜ＤＱ１６は、チップ
の長辺に設けられた外部ピンに接続される。
【００１５】図１に示すように、センターパワーピン方
式においては、電源ピンＶｃｃおよび接地ピンＧＮＤが
中央に配置され、電源パッドＧおよび接地パッドＧは、
チップ１００の長辺の中央にそれぞれ１個ずつ配置さ
れ、入出力パッドＤＱ１〜ＤＱ１６は、これらのパッド
ＶおよびＧの両側に配置されるのが一般的である。本実
施例においてメモリセルアレイ１０２は、チップ１００
の短辺方向に２分割されており、それぞれの領域では、
ビット線負荷ＢＴをチップ中央側に、センスアンプＳＡ
をチップ外周側に配置している。また、メモリセルアレ
イ１０２は、チップ長辺方向にも２分割されており、前
部で４個のマットＡ〜Ｄに分かれている。本実施例で
は、従来例と同様に同時に入出力できるデータ数が１６
個であるので、１６ＩＯ分割構造を仮定しているが、各
マットＡ〜Ｄは、１６個のＩＯのうちの４ＩＯずつ分担
している。各マットＡ〜Ｄは、さらにＮ個のブロックに
分割され、これらのブロックの構造は基本的に図９のブ
ロックと同様であるが、図９のブロック１〜Ｎが、１６
個のＩＯのすべてを含んでいるのに対して図１のブロッ
クは、１６個のＩＯのうちの４ＩＯのみを含んでいると
ころが異なっている。また、メモリセルアレイ１０２
が、チップ短辺方向に２分割されていることから、同一
記憶領域ならば縦方向のメモリセルの数は、１／２に減
少しワード線の本数は半分になる。ＲＤ１〜ＲＤ１６
は、データバス信号線であるが、従来例と異なりデータ
バス信号線ＲＤ１〜ＲＤ１６はＲＤ１〜ＲＤ４、ＲＤ５
〜ＲＤ８、ＲＤ９〜ＲＤ１２、ＲＤ１３〜ＲＤ１６から
なる４つの組に分割され、それぞれ対応するＩＯを受け
持つマットＡ〜ＤのセンスアンプＳＡの側に位置する。
したがって、本実施例では各領域のセンスアンプ側には
データバス線が４本ずつ配置されている。
式においては、電源ピンＶｃｃおよび接地ピンＧＮＤが
中央に配置され、電源パッドＧおよび接地パッドＧは、
チップ１００の長辺の中央にそれぞれ１個ずつ配置さ
れ、入出力パッドＤＱ１〜ＤＱ１６は、これらのパッド
ＶおよびＧの両側に配置されるのが一般的である。本実
施例においてメモリセルアレイ１０２は、チップ１００
の短辺方向に２分割されており、それぞれの領域では、
ビット線負荷ＢＴをチップ中央側に、センスアンプＳＡ
をチップ外周側に配置している。また、メモリセルアレ
イ１０２は、チップ長辺方向にも２分割されており、前
部で４個のマットＡ〜Ｄに分かれている。本実施例で
は、従来例と同様に同時に入出力できるデータ数が１６
個であるので、１６ＩＯ分割構造を仮定しているが、各
マットＡ〜Ｄは、１６個のＩＯのうちの４ＩＯずつ分担
している。各マットＡ〜Ｄは、さらにＮ個のブロックに
分割され、これらのブロックの構造は基本的に図９のブ
ロックと同様であるが、図９のブロック１〜Ｎが、１６
個のＩＯのすべてを含んでいるのに対して図１のブロッ
クは、１６個のＩＯのうちの４ＩＯのみを含んでいると
ころが異なっている。また、メモリセルアレイ１０２
が、チップ短辺方向に２分割されていることから、同一
記憶領域ならば縦方向のメモリセルの数は、１／２に減
少しワード線の本数は半分になる。ＲＤ１〜ＲＤ１６
は、データバス信号線であるが、従来例と異なりデータ
バス信号線ＲＤ１〜ＲＤ１６はＲＤ１〜ＲＤ４、ＲＤ５
〜ＲＤ８、ＲＤ９〜ＲＤ１２、ＲＤ１３〜ＲＤ１６から
なる４つの組に分割され、それぞれ対応するＩＯを受け
持つマットＡ〜ＤのセンスアンプＳＡの側に位置する。
したがって、本実施例では各領域のセンスアンプ側には
データバス線が４本ずつ配置されている。
【００１６】図２は、図１のデータバス線のうちマット
ＡおよびＢに属するものを１個ずつ取出し（たとえばＲ
Ｄ１とＲＤ５など）、その接続を表した図である。図に
おいて、ａ〜ＮはマットＡのセンスアンプ出力、ｂはマ
ットＡに対応するデータバス線のうちの１本、ｃは対応
する出力バッファ、ｄは入出力パッドである。右側の′
の付加されたものはマットＢで対応するものである。デ
ータバス線ｂ，ｂ′の終端は出力バッファｃ，ｃ′を介
して入出力パッドｄ，ｄ′に接続されている。図２は、
基本的に図１２と同様であるが、図１２ではデータバス
線がチップ長辺とほぼ同じ長さであるのに対して、本実
施例ではチップ長辺方向で２分割されているためデータ
バス線ｂ，ｂ′は各マットの長さに対応し、その長さは
従来例に比べて１／２となる。
ＡおよびＢに属するものを１個ずつ取出し（たとえばＲ
Ｄ１とＲＤ５など）、その接続を表した図である。図に
おいて、ａ〜ＮはマットＡのセンスアンプ出力、ｂはマ
ットＡに対応するデータバス線のうちの１本、ｃは対応
する出力バッファ、ｄは入出力パッドである。右側の′
の付加されたものはマットＢで対応するものである。デ
ータバス線ｂ，ｂ′の終端は出力バッファｃ，ｃ′を介
して入出力パッドｄ，ｄ′に接続されている。図２は、
基本的に図１２と同様であるが、図１２ではデータバス
線がチップ長辺とほぼ同じ長さであるのに対して、本実
施例ではチップ長辺方向で２分割されているためデータ
バス線ｂ，ｂ′は各マットの長さに対応し、その長さは
従来例に比べて１／２となる。
【００１７】図３は、図１に示したマットのうちの１つ
の具体的構成を示した図である。なお、各マットの構成
は同じなので代表例としてマットＡの構成のみを示す。
図３に示したＩＯ１〜４の構成は、従来例における図１
１と同様であり、図示しないビット線負荷、メモリセル
アレイ、トランスファゲート、およびセンスアンプから
なる。本実施例では、各マットのブロックは図３に示さ
れたように４つのＩＯからなり、各ＩＯのセンスアンプ
の出力がそれぞれ対応するデータバス信号線ＲＤ１〜４
に接続される。なお、ワード線ＷＬ０〜ｉをデコードす
るＸデコーダは各マットに対応し１セット必要である。
また、図４は図１におけるパッドと周辺回路１０１の位
置関係の一例を示した図であり、この例では、パッドが
チップの最外周に配置されてその内側に周辺回路１０１
がある。しかしながら、これは一例にすぎず、たとえば
周辺回路１０１はパッド間に配置されてもよく、パッド
の領域と周辺回路１０１の領域を必ずしも区別する必要
がない。また、図４は、センターパワーピン方式のパッ
ド配置の典型的な例を示している。図４において、Ｇは
グランドパッド、Ｖは電源パッド、ＤＱ１〜４は入出力
パッド、Ａ０，Ａ１はアドレスパッドまたはコントロー
ルパッドを示す。マットの境界はチップ中央、すなわち
グランドパッドＧと電源パッドＧの間である。
の具体的構成を示した図である。なお、各マットの構成
は同じなので代表例としてマットＡの構成のみを示す。
図３に示したＩＯ１〜４の構成は、従来例における図１
１と同様であり、図示しないビット線負荷、メモリセル
アレイ、トランスファゲート、およびセンスアンプから
なる。本実施例では、各マットのブロックは図３に示さ
れたように４つのＩＯからなり、各ＩＯのセンスアンプ
の出力がそれぞれ対応するデータバス信号線ＲＤ１〜４
に接続される。なお、ワード線ＷＬ０〜ｉをデコードす
るＸデコーダは各マットに対応し１セット必要である。
また、図４は図１におけるパッドと周辺回路１０１の位
置関係の一例を示した図であり、この例では、パッドが
チップの最外周に配置されてその内側に周辺回路１０１
がある。しかしながら、これは一例にすぎず、たとえば
周辺回路１０１はパッド間に配置されてもよく、パッド
の領域と周辺回路１０１の領域を必ずしも区別する必要
がない。また、図４は、センターパワーピン方式のパッ
ド配置の典型的な例を示している。図４において、Ｇは
グランドパッド、Ｖは電源パッド、ＤＱ１〜４は入出力
パッド、Ａ０，Ａ１はアドレスパッドまたはコントロー
ルパッドを示す。マットの境界はチップ中央、すなわち
グランドパッドＧと電源パッドＧの間である。
【００１８】本実施例の動作は、基本的に図９に示した
従来例の動作と同様である。ただし、図９においては、
Ｎ個のブロックのうちの１つのみが活性化されるが、本
実施例においては、各マットＡ〜Ｄは別々のＩＯを担当
しているため、各マットでＮ個のブロックのうちの１つ
ずつを活性化する。すなわち、同時に４つのブロックが
活性化される。ただし、各ブロックは４ＩＯを担当する
ので、同時に活性化されるＩＯの数は従来例と同様の１
６個である。各ブロックから入出力パッドまでのデータ
の流れは従来例と同様である。 実施例２ 図５は、本発明の他の実施例を示す図であり、図１にお
ける各記号は図１と同様である。この実施例は、ＬＯＣ
構造（リードオンチップ）のチップに適合したものであ
り、パッドＶ、ＧおよびＤＱがチップ中央部に存在す
る。この場合、図５のようにセンスアンプ側をチップ中
央に向ける構成が有効である。このような構成の場合も
従来に比べてビット線の長さ、データバス線の長さがと
もに１／２となり、実施例１と同様な効果を得ることが
できる。また動作については図１の場合と全く同様であ
る。 実施例３ 図６は、この発明の他の実施例を示す図である。図６に
示す半導体記憶装置が図１に示す半導体記憶装置と異な
るところはメモリチップの長辺に平行なビット線とチッ
プの短辺に平行なワード線を有するメモリセルアレイ
を、ビット線方向に２分割し、ワード線方向に２分割し
た４つのマットを設け、各マットをさらにビット線方向
に２分割していることである。こうすることにより、ビ
ット線の長さをさらに短くすることができ、ビット線の
負荷容量が減少する。なお、動作については図１とほぼ
同様であるが、図６においては、マット内を２分割して
いるので、図１と同様各ブロックに含まれるＩ／Ｏの数
を４としてマット内のブロックを１個だけ立ち上げる方
法の他に、各ブロックに含まれるＩ／Ｏの数を２として
マット内のブロックを２個同時に立ち上げる（ブロック
１Ａとブロック２Ａなど）方法がある。
従来例の動作と同様である。ただし、図９においては、
Ｎ個のブロックのうちの１つのみが活性化されるが、本
実施例においては、各マットＡ〜Ｄは別々のＩＯを担当
しているため、各マットでＮ個のブロックのうちの１つ
ずつを活性化する。すなわち、同時に４つのブロックが
活性化される。ただし、各ブロックは４ＩＯを担当する
ので、同時に活性化されるＩＯの数は従来例と同様の１
６個である。各ブロックから入出力パッドまでのデータ
の流れは従来例と同様である。 実施例２ 図５は、本発明の他の実施例を示す図であり、図１にお
ける各記号は図１と同様である。この実施例は、ＬＯＣ
構造（リードオンチップ）のチップに適合したものであ
り、パッドＶ、ＧおよびＤＱがチップ中央部に存在す
る。この場合、図５のようにセンスアンプ側をチップ中
央に向ける構成が有効である。このような構成の場合も
従来に比べてビット線の長さ、データバス線の長さがと
もに１／２となり、実施例１と同様な効果を得ることが
できる。また動作については図１の場合と全く同様であ
る。 実施例３ 図６は、この発明の他の実施例を示す図である。図６に
示す半導体記憶装置が図１に示す半導体記憶装置と異な
るところはメモリチップの長辺に平行なビット線とチッ
プの短辺に平行なワード線を有するメモリセルアレイ
を、ビット線方向に２分割し、ワード線方向に２分割し
た４つのマットを設け、各マットをさらにビット線方向
に２分割していることである。こうすることにより、ビ
ット線の長さをさらに短くすることができ、ビット線の
負荷容量が減少する。なお、動作については図１とほぼ
同様であるが、図６においては、マット内を２分割して
いるので、図１と同様各ブロックに含まれるＩ／Ｏの数
を４としてマット内のブロックを１個だけ立ち上げる方
法の他に、各ブロックに含まれるＩ／Ｏの数を２として
マット内のブロックを２個同時に立ち上げる（ブロック
１Ａとブロック２Ａなど）方法がある。
【００１９】図７および図８は、図６における１つのマ
ットの構成を示したものであって、各ブロックに含まれ
るＩ／Ｏの数を４とする場合は、図７に示すようにブロ
ック１、２などのブロックのうちの１つを活性化するこ
とによりデータバス信号線ＲＤ１〜４にデータを読出
す。また、各ブロックに含まれるＩ／Ｏの数を２とする
場合には、図８に示すようにブロック１Ａと２Ａ、また
は３Ａと４Ａというように向かい合った２つのブロック
を同時に活性化することにより、データバス信号線ＲＤ
１〜４にデータを読出す。
ットの構成を示したものであって、各ブロックに含まれ
るＩ／Ｏの数を４とする場合は、図７に示すようにブロ
ック１、２などのブロックのうちの１つを活性化するこ
とによりデータバス信号線ＲＤ１〜４にデータを読出
す。また、各ブロックに含まれるＩ／Ｏの数を２とする
場合には、図８に示すようにブロック１Ａと２Ａ、また
は３Ａと４Ａというように向かい合った２つのブロック
を同時に活性化することにより、データバス信号線ＲＤ
１〜４にデータを読出す。
【００２０】
【発明の効果】以上のように、請求項１および４の発明
によれば、メモリセルアレイをワード線方向に２分割し
かつビット線方向に２分割しているため、ビット線およ
びデータバス線を短くすることができるので、ビット線
およびデータバスの負荷容量を減少させることができ、
アクセスタイムを向上できるという効果がある。
によれば、メモリセルアレイをワード線方向に２分割し
かつビット線方向に２分割しているため、ビット線およ
びデータバス線を短くすることができるので、ビット線
およびデータバスの負荷容量を減少させることができ、
アクセスタイムを向上できるという効果がある。
【００２１】また、請求項５の発明によれば、各マット
をビット線方向に２分割することができるので、ビット
線の負荷容量をさらに減少させることができ、アクセス
タイムもその分向上できる。
をビット線方向に２分割することができるので、ビット
線の負荷容量をさらに減少させることができ、アクセス
タイムもその分向上できる。
【図１】この発明の一実施例による半導体記憶装置の構
成を示す図である。
成を示す図である。
【図２】図１に示した２本のデータバス線とそれに接続
する部分を示す図である。
する部分を示す図である。
【図３】図１に示した各マットの構成を示す図である。
【図４】図１に示した周辺回路とパッドとの位置関係の
一例を示した図である。
一例を示した図である。
【図５】この発明の他の実施例による半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図６】この発明の他の実施例による半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図７】図６に示した各マットの構成の一例を示す図で
ある。
ある。
【図８】図６に示した各マットの構成のもう１つの例を
示す図である。
示す図である。
【図９】従来の半導体記憶装置の構成を示す図である。
【図１０】図９に示した各ブロックの構成を示す図であ
る。
る。
【図１１】図１０に示したＩＯの具体的構成を示した図
である。
である。
【図１２】図９に示したデータバス線のうちの１本とそ
れに接続される部分を示す図である。
れに接続される部分を示す図である。
１００ チップ １０１ 周辺回路 １０２ メモリセルアレイ Ａ〜Ｄ マット Ｇ 接地パッド Ｖ 電源パッド Ｖｃｃ 電源ピン ＲＤ１〜ＲＤ１６ リードデータバス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３７１ Ｋ
Claims (5)
- 【請求項１】 チップの各長辺の中央に配置される電源
および接地ピンと、多ビットのデータを記憶するための
メモリセルアレイとを含む半導体記憶装置であって、 前記電源および接地ピンの両側に配置され、各々が多ビ
ットのデータを４分割して入出力するための複数のデー
タ入出力ピンを有する４つのデータ入出力ピン群、 前記メモリセルアレイがワード線方向に２分割され、ビ
ット線方向に２分割された４つのマットを含み、 各前記マットは、前記４つのデータ入出力ピン群のうち
の最も近いデータ入出力ピン群に接続され、前記４分割
された多ビットのデータの読出／書込を行なうことを特
徴とする半導体記憶装置。 - 【請求項２】 各前記マットは、チップの外周側にかつ
前記ワード線に平行に配置され、前記４つのデータ入出
力ピンのうちの対応のマットに最も近いデータ入出力ピ
ンに接続されるデータバス、 チップの長辺に平行なワード線および短辺に平行なビッ
ト線を含むメモリセルアレイ領域、 前記メモリセルアレイ領域と前記データバスとの間に設
けられ、前記メモリセルアレイ領域に記憶したデータを
増幅して前記データバスに与えるセンスアンプ手段、お
よび前記チップ中央側に配置され、前記メモリセルアレ
イ領域のビット線に接続されるビット線負荷を含む請求
項１記載の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置は、前記チップの主
面の中央に前記電源ピン、接地ピンおよび４つのデータ
入出力ピン群に対応して設けられ、これらの対応のピン
に上方に設けられる配線によって接続される電源パッ
ド、接地パッドおよび４つのデータ入出力パッド群を含
み、 各前記マットは、前記チップの中央側にかつ前記ワード
線に平行に配置され、前記４つのデータ入出力パッド群
のうちの対応のマットに最も近いデータ入出力パッド群
に接続されるデータバス、 前記チップの長辺に平行なワード線および短辺に平行な
ビット線を含むメモリセルアレイ領域、 前記メモリセルアレイ領域と前記データバスとの間に設
けられ、前記メモリセルアレイ領域に記憶したデータを
増幅して前記データバスに与えるセンスアンプ手段、お
よび前記チップの外周側に配置され、前記メモリセルア
レイ領域のビット線に接続されるビット線負荷を含む請
求項１記載の半導体記憶装置。 - 【請求項４】 チップの各長辺の中央に配置される電源
および接地ピンと、チップの長辺に平行なビット線とチ
ップの短辺に平行なワード線を有し多ビットのデータを
記憶するメモリセルアレイとを備えた半導体記憶装置で
あって、 前記電源および接地ピンの両側に配置され、各々が多ビ
ットのデータを４分割して入出力する複数のデータ入出
力ピンを有する４つのデータ入出力ピン群、 前記メモリセルアレイがビット線方向に２分割されワー
ド線方向に２分割された４つのマットを含み、 各前記マットは、前記４つのデータ入出力ピン群のうち
の最も近いデータ入出力ピン群に接続され、前記４分割
された多ビットのデータの読出／書込を行なうことを特
徴とする半導体記憶装置。 - 【請求項５】 前記マットは、ビット線方向に２分割さ
れた２つの領域を含み、 前記２つの領域の各々は、メモリセルアレイ領域と、マ
ット外周側に配置されるビット線負荷と、マットの中央
側にチップ短辺と平行に配置されるデータバスと、前記
メモリセルアレイ領域と前記データバスとの間に設けら
れ、前記メモリセルアレイ領域に記憶したデータを増幅
して出力するセンスアンプとを含む前記請求項４記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19007993A JP3349777B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19007993A JP3349777B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745795A true JPH0745795A (ja) | 1995-02-14 |
| JP3349777B2 JP3349777B2 (ja) | 2002-11-25 |
Family
ID=16252018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19007993A Expired - Fee Related JP3349777B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3349777B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894448A (en) * | 1997-03-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchy control circuit architecture of master/local control circuits permitting high speed accessing |
| KR100304084B1 (ko) * | 1997-05-29 | 2001-11-22 | 가네꼬 히사시 | 멀티뱅크 구성의 반도체 메모리장치 |
| US6625050B2 (en) | 2001-10-29 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device adaptable to various types of packages |
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
-
1993
- 1993-07-30 JP JP19007993A patent/JP3349777B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894448A (en) * | 1997-03-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchy control circuit architecture of master/local control circuits permitting high speed accessing |
| KR100304084B1 (ko) * | 1997-05-29 | 2001-11-22 | 가네꼬 히사시 | 멀티뱅크 구성의 반도체 메모리장치 |
| US6625050B2 (en) | 2001-10-29 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device adaptable to various types of packages |
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3349777B2 (ja) | 2002-11-25 |
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